JPH04361538A - 大規模集積回路 - Google Patents
大規模集積回路Info
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- 238000010586 diagram Methods 0.000 description 8
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- 238000007796 conventional method Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- 239000011800 void material Substances 0.000 description 1
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はボンディングワイヤをボ
ンディングするパッドをチップの内側の位置に配設した
大規模集積回路（ＬＳＩ）に関する。従来のＬＳＩはチ
ップ周辺にパッドを１列に配設していた。それはボンデ
ィングワイヤをボンディングするため必要なことであっ
たが、ユーザが所望する回路によっては、小面積で済む
ためパッドと回路との間に空所が生じて、チップが全体
として必要以上に大き過ぎることとなった。チップがよ
り小型化されるように考慮したＬＳＩを開発することが
要望された。
ンディングするパッドをチップの内側の位置に配設した
大規模集積回路（ＬＳＩ）に関する。従来のＬＳＩはチ
ップ周辺にパッドを１列に配設していた。それはボンデ
ィングワイヤをボンディングするため必要なことであっ
たが、ユーザが所望する回路によっては、小面積で済む
ためパッドと回路との間に空所が生じて、チップが全体
として必要以上に大き過ぎることとなった。チップがよ
り小型化されるように考慮したＬＳＩを開発することが
要望された。
【０００２】
【従来の技術】近年、半導体使用の装置は益々小型化の
要望が強く、チップサイズも出来るだけ無駄を省き小型
化することが要求されている。それと共に顧客の必要と
する回路規模に合致したチップサイズを実現する必要が
ある。従来のチップ・パッド・ボンディングワイヤを部
分的に示すと図５のようになっている。図５において、
１はＬＳＩのチップ、２は集積回路部分、３−１，３−
２ 〜はパッド、４−１，４−２ 〜はボンディングワ
イヤ、５−１，５−２ 〜はリードフレームを示す。即
ち、チップ１の周辺部分にパッド３−１，３−２ 〜が
１列に配設され、チップ内側に集積回路部分２が存在す
る。回路部分２とパッド３−１，３−２ 〜の間に所定
の接続配線があるけれど、簡略化した図面のため記載し
てない。パッド３−１，３−２ のそれぞれ略中央にボ
ンディングワイヤ４−１，４−２ 〜の一端がボンディ
ングされている。ボンディングワイヤ４−１，４−２
〜の他端はリードフレーム５−１，５−２ 〜にボンデ
ィングされ、各リードフレームはＬＳＩパッケージの端
子ピンとなっている。
要望が強く、チップサイズも出来るだけ無駄を省き小型
化することが要求されている。それと共に顧客の必要と
する回路規模に合致したチップサイズを実現する必要が
ある。従来のチップ・パッド・ボンディングワイヤを部
分的に示すと図５のようになっている。図５において、
１はＬＳＩのチップ、２は集積回路部分、３−１，３−
２ 〜はパッド、４−１，４−２ 〜はボンディングワ
イヤ、５−１，５−２ 〜はリードフレームを示す。即
ち、チップ１の周辺部分にパッド３−１，３−２ 〜が
１列に配設され、チップ内側に集積回路部分２が存在す
る。回路部分２とパッド３−１，３−２ 〜の間に所定
の接続配線があるけれど、簡略化した図面のため記載し
てない。パッド３−１，３−２ のそれぞれ略中央にボ
ンディングワイヤ４−１，４−２ 〜の一端がボンディ
ングされている。ボンディングワイヤ４−１，４−２
〜の他端はリードフレーム５−１，５−２ 〜にボンデ
ィングされ、各リードフレームはＬＳＩパッケージの端
子ピンとなっている。
【０００３】
【発明が解決しようとする課題】図５における集積回路
部分２は多種多様であり、最近は小数のゲートで回路を
構成するが、入出力用ピン数は回路規模に比較して大き
いという場合が増加している。そのときはパッド数を減
少することなくチップ形状を小型化したいが具体的対応
策がなかった。即ち、ボンディングワイヤをボンディン
グするためパッドはそれ自体の大きさが必要であって、
ボンディング処理とワイヤの太さとの関係から、パッド
は必要最小限のお解きさとなっていて、これ以上小型化
することが出来ない。そしてチップの周辺部に１列に配
設したパッドのため、チップの所要の大きさはそのパッ
ドの総数（リードフレーム数）で定まり、チップを小型
化することが出来なかった。例えばユーザの注文により
小型回路を製作することができても、それに見合ったチ
ップサイズを実現することが困難であった。単にチップ
サイズを小さくすることではチップ周辺に配設できるパ
ッドの数が減少してしまう。
部分２は多種多様であり、最近は小数のゲートで回路を
構成するが、入出力用ピン数は回路規模に比較して大き
いという場合が増加している。そのときはパッド数を減
少することなくチップ形状を小型化したいが具体的対応
策がなかった。即ち、ボンディングワイヤをボンディン
グするためパッドはそれ自体の大きさが必要であって、
ボンディング処理とワイヤの太さとの関係から、パッド
は必要最小限のお解きさとなっていて、これ以上小型化
することが出来ない。そしてチップの周辺部に１列に配
設したパッドのため、チップの所要の大きさはそのパッ
ドの総数（リードフレーム数）で定まり、チップを小型
化することが出来なかった。例えばユーザの注文により
小型回路を製作することができても、それに見合ったチ
ップサイズを実現することが困難であった。単にチップ
サイズを小さくすることではチップ周辺に配設できるパ
ッドの数が減少してしまう。
【０００４】本発明の目的は前述の欠点を改善し、必要
とするパッドの総数を変えることなく、チップ形状を小
型化したＬＳＩを提供することを目的とする。
とするパッドの総数を変えることなく、チップ形状を小
型化したＬＳＩを提供することを目的とする。
【０００５】
【課題を解決するための手段】図１は本発明の原理構成
を示す図てある。図１において、１はチップ、２は集積
回路分、３−１１，３−１２ 〜，３−２１，３−２２
〜はパッド、５−１，５−２ 〜はリードフレーム、６
−１ は第１列のパッド群、６−２ は第２列のパッド
群を示す。図１においては、リードフレームの接続と、
集積回路部分とパッドとの接続を一部省略している。リ
ードフレーム５−１，５−２ 〜とのボンディングワイ
ヤ４−１，４−２ 〜をボンディングするパッド３−１
１，３−１２ 〜をチップ１の周囲に配設した大規模集
積回路において、本発明は、チップ１周辺から見て内側
の位置であって、前記パッド総数を変更することなくパ
ッドをチップ中心から見て同心的に複数列６−１，６−
２ 〜に配設して構成する。
を示す図てある。図１において、１はチップ、２は集積
回路分、３−１１，３−１２ 〜，３−２１，３−２２
〜はパッド、５−１，５−２ 〜はリードフレーム、６
−１ は第１列のパッド群、６−２ は第２列のパッド
群を示す。図１においては、リードフレームの接続と、
集積回路部分とパッドとの接続を一部省略している。リ
ードフレーム５−１，５−２ 〜とのボンディングワイ
ヤ４−１，４−２ 〜をボンディングするパッド３−１
１，３−１２ 〜をチップ１の周囲に配設した大規模集
積回路において、本発明は、チップ１周辺から見て内側
の位置であって、前記パッド総数を変更することなくパ
ッドをチップ中心から見て同心的に複数列６−１，６−
２ 〜に配設して構成する。
【０００６】
【作用】図１に示すようにパッド３−１１，３−１２
〜，３−２１，３−２２〜はチップ１の周辺から見て内
側であり、チップ中心から見ると同心的であって、且つ
複数列に配設されている。従来チップ周辺にパッドを１
列に配設した場合と比較して、パッドの総数は同じであ
る。本発明において、パッド列の内側は集積回路部であ
って、更に外側には他の集積回路を配設することも可能
であるが、通常は集積回路をパッドの内側にまとめて置
き、外側のチップ材料は切断すれば、小型化されて有効
である。
〜，３−２１，３−２２〜はチップ１の周辺から見て内
側であり、チップ中心から見ると同心的であって、且つ
複数列に配設されている。従来チップ周辺にパッドを１
列に配設した場合と比較して、パッドの総数は同じであ
る。本発明において、パッド列の内側は集積回路部であ
って、更に外側には他の集積回路を配設することも可能
であるが、通常は集積回路をパッドの内側にまとめて置
き、外側のチップ材料は切断すれば、小型化されて有効
である。
【０００７】
【実施例】本発明の実施例においてボンディングワイヤ
４−１，４−２ 〜は対応するパッド３−１，３−２
〜に対し専用機械を使用して順次に溶着していて、使用
するボンディングワイヤの長さは所定の一定長である。 本発明においてはボンディングワイヤ４−１，４−２
〜についてチップ１の内側へ届き、且つパッドに溶着で
きる位置に内側のパッド列を配設する。次にそのパッド
列のチップ周辺側に外側パッド列を設ければ良い。
４−１，４−２ 〜は対応するパッド３−１，３−２
〜に対し専用機械を使用して順次に溶着していて、使用
するボンディングワイヤの長さは所定の一定長である。 本発明においてはボンディングワイヤ４−１，４−２
〜についてチップ１の内側へ届き、且つパッドに溶着で
きる位置に内側のパッド列を配設する。次にそのパッド
列のチップ周辺側に外側パッド列を設ければ良い。
【０００８】図２は本発明の他の実施例の構成を示す図
である。図２において、３−１１，３−１２〜，３−２
１，３−２２〜はそれぞれ第１列パッド群、第２列パッ
ド群、４−１，４−２ 〜，４−１１，４−１２〜はそ
れぞれボンディングワイヤ、５−１，５−２ 〜，５−
１１，５−１２〜はそれぞれリードフレームを示す。図
２ において第１列パッド群の各パッドは中間間隙を広
い目に取り、第２列パッド群の各パッドと互い違いにな
るように配設する。そのため第２列パッド群に対するボ
ンディングワイヤは、第１列パッド群に対するボンディ
ングワイヤの各中間位置において各リードフレームの方
向に延長されている。
である。図２において、３−１１，３−１２〜，３−２
１，３−２２〜はそれぞれ第１列パッド群、第２列パッ
ド群、４−１，４−２ 〜，４−１１，４−１２〜はそ
れぞれボンディングワイヤ、５−１，５−２ 〜，５−
１１，５−１２〜はそれぞれリードフレームを示す。図
２ において第１列パッド群の各パッドは中間間隙を広
い目に取り、第２列パッド群の各パッドと互い違いにな
るように配設する。そのため第２列パッド群に対するボ
ンディングワイヤは、第１列パッド群に対するボンディ
ングワイヤの各中間位置において各リードフレームの方
向に延長されている。
【０００９】図３は本発明の応用例として、集積回路が
パッドの内側にあり、集積回路に接近してパッド列を設
けた場合は、チップの外周部７が余分になることを示し
ている。チップ１の外周部６を切断し去ることで、チッ
プとパッケージが小型化される。直線８は従来のチップ
外周を示す線、直線９は小型化したチップ外周線である
。
パッドの内側にあり、集積回路に接近してパッド列を設
けた場合は、チップの外周部７が余分になることを示し
ている。チップ１の外周部６を切断し去ることで、チッ
プとパッケージが小型化される。直線８は従来のチップ
外周を示す線、直線９は小型化したチップ外周線である
。
【００１０】図４は図３の他の応用例であって、第２集
積回路部１２を第１列パッド群６−１の外側に設けた場
合を示し、この場合は若干でも小型化に寄与している。 即ち、パッド・ボンディングワイヤの数が集積回路の所
要面積と比較して少な目であるとき、集積回路の一部を
第１パッド列の外側に持って来て、第２集積回路部１２
とするからである。
積回路部１２を第１列パッド群６−１の外側に設けた場
合を示し、この場合は若干でも小型化に寄与している。 即ち、パッド・ボンディングワイヤの数が集積回路の所
要面積と比較して少な目であるとき、集積回路の一部を
第１パッド列の外側に持って来て、第２集積回路部１２
とするからである。
【００１１】
【発明の効果】このようにして本発明によると、パッド
群をチップの外周から見て出来るだけ内側位置に複数列
配設したため、集積回路の規模・パッド（ピン）配設数
・ユーザの注文に対し、それぞれ最適な状態でチップを
小型化することが出来る。したがってパッド総数を変更
すること無く、小型な大規模集積回路を得ることが出来
る。
群をチップの外周から見て出来るだけ内側位置に複数列
配設したため、集積回路の規模・パッド（ピン）配設数
・ユーザの注文に対し、それぞれ最適な状態でチップを
小型化することが出来る。したがってパッド総数を変更
すること無く、小型な大規模集積回路を得ることが出来
る。
【図１】本発明の原理構成を示す図である。
【図２】本発明の実施例の構成を示す図である。
【図３】本発明の具体的応用例を示す図てある。
【図４】本発明の他の応用例を示す図である。
【図５】従来技術の構成を示す図である。
１ チップ
３−１１，３−１２ 〜パッド
４−１，４−２ 〜ボンディングワイヤ５−１，５−２
〜リードフレーム ６−１，６−２ 〜各列パッド群
〜リードフレーム ６−１，６−２ 〜各列パッド群
Claims (3)
- 【請求項１】 リードフレーム（５−１）（５−２）
〜とのボンディングワイヤ（４−１）（４−２）〜をボ
ンディングするパッド（３−１１）（３−１２）〜をチ
ップ（１） の周囲に配設した大規模集積回路において
、チップ（１） 周辺から見て内側の位置であって、前
記パッド総数を変更することなくチップ（１） 中心か
ら見てパッドを同心的に複数列（６−１）（６−２）〜
に配設したことを特徴とする大規模集積回路。 - 【請求項２】請求項１記載の所定の長さのボンディング
ワイヤが、届き得るチップ周辺から最も内側の位置にパ
ッドを配設したことを特徴とする大規模集積回路。 - 【請求項３】請求項１または２記載のパッドについて、
その内側のパッドは外側のパッドの中間の位置に配設さ
れたことを特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138025A JPH04361538A (ja) | 1991-06-10 | 1991-06-10 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138025A JPH04361538A (ja) | 1991-06-10 | 1991-06-10 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361538A true JPH04361538A (ja) | 1992-12-15 |
Family
ID=15212294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3138025A Withdrawn JPH04361538A (ja) | 1991-06-10 | 1991-06-10 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361538A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186144A (ja) * | 1994-12-28 | 1996-07-16 | Nec Kyushu Ltd | 半導体集積回路 |
| US6037669A (en) * | 1994-04-07 | 2000-03-14 | Vlsi Technology, Inc. | Staggered pad array |
| US6251768B1 (en) * | 1999-03-08 | 2001-06-26 | Silicon Integrated Systems Corp. | Method of arranging the staggered shape bond pads layers for effectively reducing the size of a die |
| EP2876679A3 (en) * | 2013-10-30 | 2015-08-12 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
-
1991
- 1991-06-10 JP JP3138025A patent/JPH04361538A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037669A (en) * | 1994-04-07 | 2000-03-14 | Vlsi Technology, Inc. | Staggered pad array |
| JPH08186144A (ja) * | 1994-12-28 | 1996-07-16 | Nec Kyushu Ltd | 半導体集積回路 |
| US6251768B1 (en) * | 1999-03-08 | 2001-06-26 | Silicon Integrated Systems Corp. | Method of arranging the staggered shape bond pads layers for effectively reducing the size of a die |
| EP2876679A3 (en) * | 2013-10-30 | 2015-08-12 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
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