JPS61222148A - １チツプマイクロコンピユ−タの製造方法 - Google Patents
１チツプマイクロコンピユ−タの製造方法Info
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- JPS61222148A JPS61222148A JP60045808A JP4580885A JPS61222148A JP S61222148 A JPS61222148 A JP S61222148A JP 60045808 A JP60045808 A JP 60045808A JP 4580885 A JP4580885 A JP 4580885A JP S61222148 A JPS61222148 A JP S61222148A
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は産業用或いは民生用の各種機器に組み込まれて
利用される１チツプ型のマイクロコンピュータに関する
もので、特にその中に組み込まれるプログラムを評価す
るのに使用される評価用チップを設計する方法に関する
ものである。
利用される１チツプ型のマイクロコンピュータに関する
もので、特にその中に組み込まれるプログラムを評価す
るのに使用される評価用チップを設計する方法に関する
ものである。
近年、きわめて多様な分野の機器にマイクロコンピュー
タが組み込まれ、複雑な制御を行うのに利用されている
。この目的に使用されるマイクロコンピュータはＡＬＵ
、 レジスタ群、クロックジェネレータ、プログラム
カウンタ、ＩＰＬＡ、ＲＯＭ、ＲＡＭ、入力／出力ポー
１−等の機能要素を１個のチップに集積した１チツプ型
のものが殆どである。
タが組み込まれ、複雑な制御を行うのに利用されている
。この目的に使用されるマイクロコンピュータはＡＬＵ
、 レジスタ群、クロックジェネレータ、プログラム
カウンタ、ＩＰＬＡ、ＲＯＭ、ＲＡＭ、入力／出力ポー
１−等の機能要素を１個のチップに集積した１チツプ型
のものが殆どである。
これ等の機能要素のうち、ＲＯＭと呼ばれる要素は通常
０．５〜４ＫＢ或いはそれ以上の記憶容量を持つ読み出
し専用の記憶装置であって、マイクロコンピュータが組
み込まれる機器に所定の機能を付与するためのプログラ
ムを固定的に記憶するものである。このプログラムはマ
イクロコンピュータを動作させるものであり、ＲＯＭに
固定する前に、組み込む機器に所定の機能を付与するも
のであることを確認することが必要である。これはＲＯ
ＭがマスクＲＯＭであってもプログラマブルＲＯＭであ
っても変わらない。
０．５〜４ＫＢ或いはそれ以上の記憶容量を持つ読み出
し専用の記憶装置であって、マイクロコンピュータが組
み込まれる機器に所定の機能を付与するためのプログラ
ムを固定的に記憶するものである。このプログラムはマ
イクロコンピュータを動作させるものであり、ＲＯＭに
固定する前に、組み込む機器に所定の機能を付与するも
のであることを確認することが必要である。これはＲＯ
ＭがマスクＲＯＭであってもプログラマブルＲＯＭであ
っても変わらない。
プログラムの良否を含むマイクロコンピュータの試験評
価のために、評価用チップと呼ばれるマイクロコンピュ
ータを用意することが通常行われる。この評価用チップ
は、これから製造しようとするマイクロコンピュータの
チップ即ち量産用チップと同一の回路を存し、ＲＯＭの
部分だけを外部の記憶装置で代行し得る如く構成したも
のであって、外部記憶装置にプログラムを格納し、マイ
クロコンピュータの評価を行うのに使用される。
価のために、評価用チップと呼ばれるマイクロコンピュ
ータを用意することが通常行われる。この評価用チップ
は、これから製造しようとするマイクロコンピュータの
チップ即ち量産用チップと同一の回路を存し、ＲＯＭの
部分だけを外部の記憶装置で代行し得る如く構成したも
のであって、外部記憶装置にプログラムを格納し、マイ
クロコンピュータの評価を行うのに使用される。
ＲＯＭの部分を外部記憶装置で代行させるには、評価用
チップにアドレス信号とデータ信号を出し入れするため
のアドレス出カバソファとデータ人カバソファを設けて
おくことが必要である。
チップにアドレス信号とデータ信号を出し入れするため
のアドレス出カバソファとデータ人カバソファを設けて
おくことが必要である。
用意すべきデータ入カバソファのビット数は通常８ビツ
ト単一であるが、アドレス出カバソファのビット数はＲ
ＯＭの記憶容量によって異なり、例えばＩＫＢでは１０
ビツトである。なお、前記外部記憶装置では読み出しの
みが行われるので、コントロール信号の授受は不要であ
る。
ト単一であるが、アドレス出カバソファのビット数はＲ
ＯＭの記憶容量によって異なり、例えばＩＫＢでは１０
ビツトである。なお、前記外部記憶装置では読み出しの
みが行われるので、コントロール信号の授受は不要であ
る。
従って、評価用チップの設計では、量産用チップに含ま
れるＲＯＭ以外の機能要素と同一回路の機能要素を配置
し、これに前記２種のバッファを追加することが行われ
る。この場合、チップ内の回路をパッケージのピンに接
続するためのボンディングパッドの数は追加された２個
の回路の分だけ増えることになる。
れるＲＯＭ以外の機能要素と同一回路の機能要素を配置
し、これに前記２種のバッファを追加することが行われ
る。この場合、チップ内の回路をパッケージのピンに接
続するためのボンディングパッドの数は追加された２個
の回路の分だけ増えることになる。
マイクロコンピュータに限らず集積回路装置では、ボン
ディングバソ１はチップの周辺に等間隔に配置すること
が要求される。従って、包含される回路が類似している
が必要なボンディングパッド数は異なる集積回路を何種
類か設計する場合に、回路部分では共通なパターンが利
用できるが、ボンディングパッドに接続する部分の配線
パターンだけは個々に設計しなければならないという事
情がある。
ディングバソ１はチップの周辺に等間隔に配置すること
が要求される。従って、包含される回路が類似している
が必要なボンディングパッド数は異なる集積回路を何種
類か設計する場合に、回路部分では共通なパターンが利
用できるが、ボンディングパッドに接続する部分の配線
パターンだけは個々に設計しなければならないという事
情がある。
マイクロコンピュータの評価用チップと量産用チップの
大部分は同一の回路で形成されるにもかかわらず、ボン
ディングパッドへの接続配線が異なるというだけの理由
で夫々の製造用マスクを別個に設計するのは、単に能率
が悪いというだけでなく、誤りの発生が増えるという不
都合を伴う。
大部分は同一の回路で形成されるにもかかわらず、ボン
ディングパッドへの接続配線が異なるというだけの理由
で夫々の製造用マスクを別個に設計するのは、単に能率
が悪いというだけでなく、誤りの発生が増えるという不
都合を伴う。
量産用チップのパターンを改造して評価用チップのパタ
ーンを作成すること、或いはその逆、は従来から行われ
ている。例えば、まず量産用チッソド部分を拡張してボ
ンディングパッド数を増し、更に拡張領域にバッファ群
のパターンを追加すると共に、ボンディングパッドへの
接続を含む配線パターンを新規に設計することによって
評価用チップのパターンを得るというような方法である
。
ーンを作成すること、或いはその逆、は従来から行われ
ている。例えば、まず量産用チッソド部分を拡張してボ
ンディングパッド数を増し、更に拡張領域にバッファ群
のパターンを追加すると共に、ボンディングパッドへの
接続を含む配線パターンを新規に設計することによって
評価用チップのパターンを得るというような方法である
。
然し乍らこの方法では新規に設計する部分が多く、特に
ボンディングパッドへの配線のように輻較したパターン
を新しく作成するのでは、誤り発生の可能性は依然とし
て大であり、工数低減の効果も少ない。
ボンディングパッドへの配線のように輻較したパターン
を新しく作成するのでは、誤り発生の可能性は依然とし
て大であり、工数低減の効果も少ない。
上記問題点は特許請求の範囲の項に記された本発明のマ
イクロコンピュータの設計方法によって解決されるが、
本発明は、後述の実施例に従って要約すると、量産用チ
ップを設計した後、該チップ領域とそれを外囲する領域
から成る新しいチップ領域を設定して、該外囲領域に評
価用チップが必要とする数のボンデイン〉゛パッドを略
等間隔にＱ ＩＭｌ ｌ １１ 卒ｍ１．．．−１”
１マｎ ＋Ｊ ｒ”、 ４Ｑ −ｒ １．％ Ｊ＋
Ｄ ｎ ｈｚ １９代えて、同じ領域に外部メモリイン
ターフェイス用回路を設け、該回路内の入出カバ、：、
ファとボンディングパッドを接続する配線及び量産用チ
ップのボンディングパッドに相当する端子と新規チ・ノ
ブのボンディングパッドとを接続する配線を最上層の配
線パターンとして作成するｌチップマイクロコンピュー
タの製造方法である。
イクロコンピュータの設計方法によって解決されるが、
本発明は、後述の実施例に従って要約すると、量産用チ
ップを設計した後、該チップ領域とそれを外囲する領域
から成る新しいチップ領域を設定して、該外囲領域に評
価用チップが必要とする数のボンデイン〉゛パッドを略
等間隔にＱ ＩＭｌ ｌ １１ 卒ｍ１．．．−１”
１マｎ ＋Ｊ ｒ”、 ４Ｑ −ｒ １．％ Ｊ＋
Ｄ ｎ ｈｚ １９代えて、同じ領域に外部メモリイン
ターフェイス用回路を設け、該回路内の入出カバ、：、
ファとボンディングパッドを接続する配線及び量産用チ
ップのボンディングパッドに相当する端子と新規チ・ノ
ブのボンディングパッドとを接続する配線を最上層の配
線パターンとして作成するｌチップマイクロコンピュー
タの製造方法である。
本発明のマイクロコンピュータ評価用チップの設計では
、回路パターンの変更個所は評価用チップで不要なＲＯ
Ｍを外部記憶装置用のインターフェイスに替える点だけ
であり、ボンディングパッドの再配列は、該インターフ
ェイスに接続されるものを除き、量産用チップのボンデ
ィングパッドに相当する端子と新規に用意されたボンデ
ィングパッドとの間を接続するだけの作業となるので、
パターン設計が容易であり、工数の低減と誤り発生の解
消が達成される。
、回路パターンの変更個所は評価用チップで不要なＲＯ
Ｍを外部記憶装置用のインターフェイスに替える点だけ
であり、ボンディングパッドの再配列は、該インターフ
ェイスに接続されるものを除き、量産用チップのボンデ
ィングパッドに相当する端子と新規に用意されたボンデ
ィングパッドとの間を接続するだけの作業となるので、
パターン設計が容易であり、工数の低減と誤り発生の解
消が達成される。
第１図は本発明の基本的な実施例を模式的に示す平面図
である。
である。
第１図（ａ）は評価用チップ設計の基になる量産用チッ
プを示す図であり、ボンディングパッド８はチップ周辺
に等間隔に配列されている。第１図（ｂ）に示す本発明
の実施例に於いては評価用チ・ノブ１は、ＲＯＭ領域以
外の素子パターン及び配線パターンをそのまま引き継い
だ領域２と、それを外囲する領域３から構成され、ＲＯ
ＭｆｉＩ域４には図示のようにアドレス出力バッファ５
とデータ入力バッファ６が形成される。ボンディングパ
ッド７はこれ等の回路を外部装置に接続するのに必要な
数だけ増したものが外囲領域３に略等間隔に設けられて
いる。
プを示す図であり、ボンディングパッド８はチップ周辺
に等間隔に配列されている。第１図（ｂ）に示す本発明
の実施例に於いては評価用チ・ノブ１は、ＲＯＭ領域以
外の素子パターン及び配線パターンをそのまま引き継い
だ領域２と、それを外囲する領域３から構成され、ＲＯ
ＭｆｉＩ域４には図示のようにアドレス出力バッファ５
とデータ入力バッファ６が形成される。ボンディングパ
ッド７はこれ等の回路を外部装置に接続するのに必要な
数だけ増したものが外囲領域３に略等間隔に設けられて
いる。
第１図（ｂ）から明らかな如く、前記外付はメモリ用の
入出力回路から外部に接続される配線は増設されたボン
ディングパッドに接続されており、図示されていない無
変更部分では、量産用チップのボンディングパッドに相
当する端子８′までの配線は、量産用チップと同一に形
成されているので、これと新チップのボッディングパッ
ド７を接続することによって外部への引き出しを実現し
ている。なお、本実施例ではＲＯＭ容量はＩＫＢで・ア
ドレス信号は１０ビツトになっている。
入出力回路から外部に接続される配線は増設されたボン
ディングパッドに接続されており、図示されていない無
変更部分では、量産用チップのボンディングパッドに相
当する端子８′までの配線は、量産用チップと同一に形
成されているので、これと新チップのボッディングパッ
ド７を接続することによって外部への引き出しを実現し
ている。なお、本実施例ではＲＯＭ容量はＩＫＢで・ア
ドレス信号は１０ビツトになっている。
これ等のバッファの外部接続配線と、新／旧パッド間の
接続配線は、量産用チップから見れば追加的に設けられ
るものであり、量産用チ、、ブの配線変更はＲＯＭの削
除に伴って発生する必要最小限の範囲にとどめられてい
る。
接続配線は、量産用チップから見れば追加的に設けられ
るものであり、量産用チ、、ブの配線変更はＲＯＭの削
除に伴って発生する必要最小限の範囲にとどめられてい
る。
第２図は該実施例をより具体的に示す図面であり、ＲＡ
Ｍ、 レジスタ群、ＩＰＬＡ、スタック。
Ｍ、 レジスタ群、ＩＰＬＡ、スタック。
クロックジェネレータ等の配置例が示されている。
本発明を多層配線の１チップマイクロコンピュータに適
用する場合には、新規に設計されるアドレス出力バッフ
ァ及びデータ人力バッファの内部配線を、その他の回路
ブロックの内部配線が含まれる配線パターンの修正作業
として設計し、これ等バッファとボンディングパッド間
の接続及び新旧２種のボンディングパッド間の接続は回
路ブロック間の接続配線が含まれる上層配線にパターン
２層配線では後者の配線層が最上層であるが、３層或い
はそれ以上の多層配線の場合も、ボンディングパッドへ
の接続配線を追加する層として最上層を選ぶのが有利で
ある。
用する場合には、新規に設計されるアドレス出力バッフ
ァ及びデータ人力バッファの内部配線を、その他の回路
ブロックの内部配線が含まれる配線パターンの修正作業
として設計し、これ等バッファとボンディングパッド間
の接続及び新旧２種のボンディングパッド間の接続は回
路ブロック間の接続配線が含まれる上層配線にパターン
２層配線では後者の配線層が最上層であるが、３層或い
はそれ以上の多層配線の場合も、ボンディングパッドへ
の接続配線を追加する層として最上層を選ぶのが有利で
ある。
上記実施例ではいずれもアドレス出力バッファ及びデー
タ人力バッファの外部接続用パッドは夫々集中的に配置
されているが、これを他のパッドの間に分散して配置す
ることも可能である。この場合、量産用チップのボンデ
ィングパッドに相当する部分と、チップのボンディング
パッドとは最近接のもの同士を接続することが可能にな
る。
タ人力バッファの外部接続用パッドは夫々集中的に配置
されているが、これを他のパッドの間に分散して配置す
ることも可能である。この場合、量産用チップのボンデ
ィングパッドに相当する部分と、チップのボンディング
パッドとは最近接のもの同士を接続することが可能にな
る。
以上説明したように、本発明のマイクロコンピュータ評
価用チップ設計法は量産用チ・ノブのパターンを最大限
に活用し、専ら追加配線によってボンディングパッドへ
の接続を変更するものであるから、量産用チップを設計
した後、僅かな工数を追加するだけで、誤りなく評価用
チップを設計することが可能である。
価用チップ設計法は量産用チ・ノブのパターンを最大限
に活用し、専ら追加配線によってボンディングパッドへ
の接続を変更するものであるから、量産用チップを設計
した後、僅かな工数を追加するだけで、誤りなく評価用
チップを設計することが可能である。
第１図は本発明を、量産用チップと評価用チップの対比
によって示す図、 第２図は本発明による評価用チップ内の配置を示す図で
あって、 図に於いて、 １はマイクロコンピュータの評価用チップ２は量産用チ
ップに相当する領域 ３は外囲領域 ４はＲＯＭ配置用領域 ５はアドレス出カバソファ ６はデータ人力バッファ ７はボンディングパッド ８は量産用チップのボンディングパッド８′は量産用チ
ップのボンディングパッドに相当する端子である。 （ａ） 察 １ 因
によって示す図、 第２図は本発明による評価用チップ内の配置を示す図で
あって、 図に於いて、 １はマイクロコンピュータの評価用チップ２は量産用チ
ップに相当する領域 ３は外囲領域 ４はＲＯＭ配置用領域 ５はアドレス出カバソファ ６はデータ人力バッファ ７はボンディングパッド ８は量産用チップのボンディングパッド８′は量産用チ
ップのボンディングパッドに相当する端子である。 （ａ） 察 １ 因
Claims (2)
- （１）１チップマイクロコンピュータの量産用チップの
製造に使用されるマスクパターンを準備した後、該マス
クパターン中のＲＯＭ領域のパターンを外部メモリイン
ターフェイス用回路のパターンに変更し、且つ、前記マ
スクパターン中の配線形成に使用されるパターンに、該
パターン中に存在する第１のボンディングパッド列の外
側に第２のボンディングパッド列を形成するのに使用さ
れるパターンを追加し、更に前記第１、第２のボンディ
ングパッド間の接続を形成するのに使用されるパターン
と、前記外部メモリインターフェイス用回路と前記第２
のボンディングパッド間の接続を形成するのに使用され
るパターンとを追加することによって評価用チップのマ
スクパターンを構成することを特徴とする１チップマイ
クロコンピュータの製造方法。 - （２）前記第１、第２のボンディングパッド間の接続を
形成するのに使用されるパターンと、前記外部メモリイ
ンターフェイス用回路と前記第２のボンディングパッド
間の接続を形成するのに使用されるパターンとを、多層
配線の最上層配線を形成するのに使用されるパターンに
追加することを特徴とする特許請求の範囲第１項記載の
１チップマイクロコンピュータの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045808A JPS61222148A (ja) | 1985-03-08 | 1985-03-08 | １チツプマイクロコンピユ−タの製造方法 |
| US06/836,752 US4833620A (en) | 1985-03-08 | 1986-03-06 | Method for fabricating a 1-chip microcomputer |
| EP86400480A EP0194205B1 (en) | 1985-03-08 | 1986-03-07 | A method for fabricating a 1-chip microcomputer |
| KR1019860001628A KR900008017B1 (ko) | 1985-03-08 | 1986-03-07 | 1칩 마이크로 컴퓨터의 제조방법 |
| DE8686400480T DE3675038D1 (de) | 1985-03-08 | 1986-03-07 | Verfahren zum herstellen eines einzelchip-mikrocomputers. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045808A JPS61222148A (ja) | 1985-03-08 | 1985-03-08 | １チツプマイクロコンピユ−タの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222148A true JPS61222148A (ja) | 1986-10-02 |
| JPH0367342B2 JPH0367342B2 (ja) | 1991-10-22 |
Family
ID=12729555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60045808A Granted JPS61222148A (ja) | 1985-03-08 | 1985-03-08 | １チツプマイクロコンピユ−タの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4833620A (ja) |
| EP (1) | EP0194205B1 (ja) |
| JP (1) | JPS61222148A (ja) |
| KR (1) | KR900008017B1 (ja) |
| DE (1) | DE3675038D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02197160A (ja) * | 1989-01-26 | 1990-08-03 | Nec Corp | Ｌｓｉ基板 |
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| US5270944A (en) * | 1988-06-09 | 1993-12-14 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US5182719A (en) * | 1988-06-09 | 1993-01-26 | Hitachi, Ltd. | Method of fabricating a second semiconductor integrated circuit device from a first semiconductor integrated circuit device |
| FR2649504B1 (fr) * | 1989-07-07 | 1991-09-27 | Sgs Thomson Microelectronics | Circuit integre a microprocesseur et horloge interne programmable |
| US4936334A (en) * | 1989-09-29 | 1990-06-26 | Allied-Signal Inc. | Differential pressure shuttle valve |
| US5119158A (en) * | 1989-11-21 | 1992-06-02 | Nec Corporation | Gate array semiconductor integrated circuit device |
| JP2531827B2 (ja) * | 1990-04-25 | 1996-09-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5493723A (en) * | 1990-11-06 | 1996-02-20 | National Semiconductor Corporation | Processor with in-system emulation circuitry which uses the same group of terminals to output program counter bits |
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| KR101883152B1 (ko) | 2011-08-04 | 2018-08-01 | 삼성전자 주식회사 | 반도체 장치 |
Family Cites Families (6)
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| JPS57212563A (en) * | 1981-06-25 | 1982-12-27 | Fujitsu Ltd | Address reading circuit for one-chip microcomputer |
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1985
- 1985-03-08 JP JP60045808A patent/JPS61222148A/ja active Granted
-
1986
- 1986-03-06 US US06/836,752 patent/US4833620A/en not_active Expired - Fee Related
- 1986-03-07 EP EP86400480A patent/EP0194205B1/en not_active Expired - Lifetime
- 1986-03-07 DE DE8686400480T patent/DE3675038D1/de not_active Expired - Fee Related
- 1986-03-07 KR KR1019860001628A patent/KR900008017B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0194205A3 (en) | 1987-10-07 |
| EP0194205B1 (en) | 1990-10-24 |
| US4833620A (en) | 1989-05-23 |
| DE3675038D1 (de) | 1990-11-29 |
| KR860007743A (ko) | 1986-10-17 |
| KR900008017B1 (ko) | 1990-10-29 |
| EP0194205A2 (en) | 1986-09-10 |
| JPH0367342B2 (ja) | 1991-10-22 |
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