JPH04280119A - プログラム可能な論理装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プログラム可能な論
理装置、すなわちＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ　Ｌ
ｏｇｉｃＤｅｖｉｃｅ）（以下、ＰＬＤという）の製造
方法に関するものである。

【０００２】

【従来の技術】図３は従来のＬＳＩの内部構成を示した
ものである。このＬＳＩは、同図に示すように、論理機
能を持った論理素子１と、論理素子１を一定量まとめて
構成した論理機能ブロック（以下マクロ・セルという）
２と、各マクロ・セル２を接続するためにメッシュ状に
配線されたインタフェース・アレイ３から構成されてい
る。インタフェース・アレイ３は、各マクロ・セル２か
らの配線３ａとそれらと直交する配線３ｂとで構成され
、マクロ・セル２間の配線は、両配線３ａ，３ｂの適宜
の交点３ｃで接続することによって行われている。マク
ロ・セル２内の論理素子１の量及びインタフェース・ア
レイ３の配線３ａ，３ｂの数はあらかじめ決められてい
る。

【０００３】これらの要素を目的とする論理回路として
組み立てる場合には、「ＣＡＤ」と呼ばれる自動配置配
線用の計算機システムを用いるのが一般的である。

【０００４】図４は、この計算機システムの処理フロー
であり、目的とする論理回路の組立ては、このフローに
従って以下の流れで行われる。

【０００５】まず、ステップ２２において、論理図及び
論理式等で記述された目的とする論理回路データを「Ｃ
ＡＤ」に入力する。ついで、目的の性能を得るための基
本的な内部配置配線情報（配置配線を実施する上での制
約事項等）を「ＣＡＤ」に入力する（ステップ２３）。 上記データと情報の入力が完了すると、「ＣＡＤ」は目
的とする論理回路を、使用するＬＳＩの規模に合わせて
複数のブロックに分割し、それらを図３に示す各マクロ
・セル２のうちのどのマクロ・セルで構成するかを決定
する。すなわち、使用マクロ・セルの配置を行う（ステ
ップ２４）。ステップ２５では、ステップ２４で分割し
た各ブロック内に目的の動作を行うために必要な論理回
路を、マクロ・セル２内の論理素子１を用いて構成する
。ステップ２６では、論理回路の構成が完了した各マク
ロ・セル２を接続するための配線ルートを決定し、その
ルートに従って各マクロ・セル２を図３に示すインタフ
ェース・アレイ３を用いて接続する。

【０００６】次に、ステップ２７では、ステップ２６で
のマクロ・セル２間の接続がインタフェース・アレイ３
の範囲で可能であるかをチェックし、可能ならば、ステ
ップ２９のタイミング検証に移り、接続不可能な部分が
検出された場合には、ステップ３２へ移る。

【０００７】ステップ３２では、接続不可能な配線を取
り除くために、ステップ２４の使用マクロ・セルの配置
を変更すべく、配置情報を変更し、再びステップ２４か
らの処理を行う。ステップ２９では、マクロ・セル２内
の構成及び各マクロ・セル２間の接続が全て完了したと
ころで、各部の動作が目的とする動作時間で正しく動作
するかを検証する。

【０００８】ステップ３０では、ステップ２９でのタイ
ミング検証結果に不具合が無いかをチェックし、正常で
あれば、全ての処理を終了させる。不具合が検出された
場合には、ステップ３３へ移る。ステップ３３では、不
具合の検出された部分を修正するために、使用マクロ・
セルの配置を変更すべく、配置情報を変更し、再びステ
ップ２４から処理をやり直す。

【０００９】

【発明が解決しようとする課題】従来のＰＬＤの製造方
法では、目的とする論理回路を組立てる場合、マクロ・
セル２間の接続及びタイミング検証で不具合が発生する
と、マクロ・セル２の配置からやり直す必要があるので
、再試行に必要な処理が非常に多く、一度正しく構成さ
れた部分も、再配置により再び不具合を含む構成となる
可能性が高い。また、タイミング検証も、再配置の都度
、全てのチェックを行う必要がある。

【００１０】この発明は、上記のような問題点を解消す
るためになされたもので、マクロ・セルの接続に不可能
な部分があった場合でも、全体の配置を変更することな
くマクロ・セルの接続が可能となり、再試行処理を大幅
に短縮することができるＰＬＤの製造方法を提供するこ
とを目的とする。

【００１１】

【課題を解決するための手段】この発明に係るＰＬＤの
製造方法は、論理素子と論理素子よりなる複数の論理機
能ブロックと各ブロックを接続するインタフェース・ア
レイとを組み立てて目的とする論理回路を形成する場合
の配置配線処理において、あらかじめ修正用のインタフ
ェース・アレイを確保しておき、前記論理機能ブロック
間に接続不可能な部分が発生したときに、前記修正用の
インタフェース・アレイを使用する方法である。

【００１２】

【作用】この発明によれば、配置配線処理において、マ
クロ・セル間に接続不可能な部分が発生した場合でも、
あらかじめ確保しておいた修正用のインタフェース・ア
レイを使用することにより、その部分を接続することが
できる。したがって、従来のようにマクロ・セルの配置
からやり直す必要はなくなる。

【００１３】

【実施例】以下、この発明の一実施例を説明する。図１
は、実施例の製造方法によって得られるＬＳＩの構成を
示し、１は論理機能を持った論理素子、２は論理素子１
が一定量まとめられている論理機能ブロック（以下マク
ロ・セルという）、３はマクロ・セル２を接続するため
のインタフェース・アレイ、３ｄ１　，３ｄ２　，３ｄ
３　は、修正用のインタフェース・アレイである。イン
タフェース・アレイ３は、各マクロ・セル２からの配線
３ａとそれらと直交する配線３ｂとで構成され、マクロ
・セル２間の配線は、両配線３ａ，３ｂの適宜の交点３
ｃで接続することによって行われている。マクロ・セル
２内の論理素子１の量及びインタフェース・アレイ３の
配線３ａ，３ｂの数はあらかじめ決められている。

【００１４】上記各要素を目的とする論理回路として組
み立てる場合には、「ＣＡＤ」と呼ばれる計算機システ
ムを使用する。図２は、この計算機システムの処理フロ
ーを示し、目的とする論理回路の組立ては、このフロー
に従って以下の流れで行われる。

【００１５】まず、ステップ２１において、ＬＳＩに使
用する全配置配線資源のうちの一部を修正用として確保
しておく。図１のインタフェース・アレイ３ｄ１　〜３
ｄ３　は、この処理によって確保された資源である。次
に、従来と同様に、目的とする論理回路データを「ＣＡ
Ｄ」に入力し（ステップ２２）、内部配置配線情報を「
ＣＡＤ」に入力する（ステップ２３）。ついで、目的と
する論理回路を、使用するＬＳＩの規模に合わせて複数
のブロックに分割し、それらを図１に示す各マクロ・セ
ル２のうちのどのマクロ・セルで構成するかを決定する
。すなわち、使用マクロ・セルの配置を行う（ステップ
２４）。使用マクロ・セルの配置が終わると、ステップ
２５に移り、分割配置されたそれぞれのマクロ・セル内
に、図１の論理素子１を用いて必要な論理回路を構成す
る。マクロ・セル内の構成が完了すると、ステップ２６
へ移る。ここでは、論理回路の構成が完了した各マクロ
・セル２を接続するための配線ルートを決定し、そのル
ートに従って各マクロ・セル２を図１に示すインタフェ
ース・アレイ３を用いて接続する。

【００１６】ステップ２７では、決定された配線ルート
での接続が可能であるか判断される。その結果、可能で
あれば、ステップ２９へ移り、不可能であれば、ステッ
プ２８へ移る。接続不可能と判断された場合、ステップ
２８では、従来のようにマクロ・セル配置を変更せず、
ステップ２１で確保しておいた修正用インタフェース・
アレイ３ｄ１　〜３ｄ３　のうち、今回の接続に必要な
部分のみ３ｄ１　を解放して使用可能とし、ステップ２
６へ戻す。

【００１７】再試行となったステップ２６では、ステッ
プ２８で開放された配線ルートを前回のステップ２７で
接続不可能と判断された部分に指定し、他の部分は再試
行前のデータのままとする。ステップ２７では、配線不
可能部分も検出されず、ステップ２９へ移る。

【００１８】ステップ２９では、構成された論理回路が
、どのようなタイミングで動作しているかを検証し、ス
テップ３０で動作タイミングに不具合が無いかをチェッ
クする。その結果、問題が無ければ、すべての処理を終
了し、問題が有れば、ステップ３１へ移る。ステップ３
１では、不具合の検出された部分を修正するために、ス
テップ２１で確保しておいた修正用のインタフェース・
アレイ３ｄ１　〜３ｄ３のうち、必要な部分３ｄ２　を
開放し、マクロ・セル配置情報を修正してステップ２４
へ移る。

【００１９】なお、上記実施例では、目的とする論理回
路を構成する場合の例で説明したが、一度構成された回
路の一部分を修正する場合であっても同様に説明するこ
とができる。その場合は、新たに修正する部分のみを、
図２のステップ２１で確保しておいた資源を使用して修
正することにより対応することかでき、上記実施例と同
様の効果が得られる。

【００２０】

【発明の効果】以上のように、この発明によれば、マク
ロ・セル間の接続が不可能な場合に、あらかじめ確保し
ておいた修正用のインタフェース・アレイを使用するこ
とで対応できるようにしたので、マクロ・セルの再配置
が不要となり、再試行処理を大幅に短縮できるとともに
、一度接続完了した部分については変更がなされないた
め、マクロ・セルの再配置による不具合の混入やその摘
出などの余計な処理が不要になり、したがって信頼性の
高い論理回路を構成することかできる。

【図面の簡単な説明】

【図１】　　実施例の製造方法によって得られるＬＳＩ
の内部構成図

【図２】　　実施例における計算機システムによる処理
のフローチャート

【図３】　　従来の製造方法によって得られるＬＳＩの
内部構成図

【図４】　　従来例における計算機システムによる処理
のフローチャートなお、図中、同一符号は同一または相
当部分を示す。

【符号の説明】

１　　　　論理素子 ２　　　　論理機能ブロック（マクロ・セル）３　　　
　インタフェース・アレイ ３ｄ１　．３ｄ２　，３ｄ３　　　修正用のインタフェ
ース・アレイ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　論理素子と論理素子よりなる複数の論
   理機能ブロックと各ブロックを接続するインタフェース
   ・アレイとを組み立てて目的とする論理回路を形成する
   場合の配置配線処理において、あらかじめ修正用のイン
   タフェース・アレイを確保しておき、前記論理機能ブロ
   ック間に接続不可能な部分が発生したときに、前記修正
   用のインタフェース・アレイを使用することを特徴とす
   るプログラム可能な論理装置の製造方法。