JP2003516588A

JP2003516588A - 集積回路の改良

Info

Publication number: JP2003516588A
Application number: JP2001544213A
Authority: JP
Inventors: リガン，ティモシー，ジェームス
Original assignee: リガン，ティモシー，ジェームス
Priority date: 1999-12-08
Filing date: 2000-12-08
Publication date: 2003-05-13
Also published as: AU2192501A; EP1236131A2; US20030084418A1; GB9929084D0; WO2001042994A3; US7039881B2; WO2001042994A2

Abstract

(57)【要約】集積回路のデザインの改良方法であって、新セルのライブラリに対して旧回路セルをマッピング処理するステップ（１３４）と、該旧セルの少なくとも一部を、セル間の電気接続を維持しつつ該旧セルと同一論理機能を有した新セルと交換するステップ（１５６）とを含んでいる。それらセル間の電気接続ジオメトリは再配線される（１６８）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本願発明は、同様な回路機能を含んだ複数の新“セル”を使用させ、同時にセ
ル間の接続を維持あるいは改良するための集積回路の物理的デザインあるいは“
レイアウト”を改良する方法に関する。

【０００２】

【課題を解決するための手段】

本明細書にて使用する“セル”を、所定の電気機能を実行する回路デザイン内
の部品として定義する。セルは典型的にはいくつかのトランジスタと相互接続ワ
イヤを含んでおり、それぞれのセルは全体デザイン内で何度も反復(replication
)されるであろう。このレベルの抽象概念は“ゲートレベル”及び“マクロセル
”デザインとして説明されることがある。

【０００３】この“プロセスミグレーション”技術には、プレースメントの変更と、新セル
を収容するための物理的ジオメトリデータの修正と、セル間を接続させるジオメ
トリの調整に先立った旧セルと新セルとの交換とが関与する。このように、集積
回路の現存物理デザインまたは“レイアウト”は異なる製造法に合わせてデザイ
ンされた新セルを使用するように改良でき、同時にオリジナル装置の機能性、ト
ポロジー及び階層性が維持される。

【０００４】このプロセスミグレーション技術は“セルスワッピング”と呼ばれることがあ
り、配線ジオメトリによって接続されているサブセルで構成された現存集積回路
の物理的デザインやレイアウトのコンピュータモデルに適用できる。この技術を
使用することにより、チップのレイアウトは新デザインルールに則した新プロセ
スとスケールで製造されるように修正できる。この方法はセルを他のセル間に階
層状態で配置させる回路の物理的デザインに適用できる。これらセルは、全体的
なチップ体または回路ブロックとして集積回路の全体デザインを形成する（“ハ
ード知的財産”または“ハードＩＰ”とも呼称）。

【０００５】本願発明によれば、集積回路のデザインを修正する方法が提供される。この方
法には、新部品のライブラリに対して旧回路の電子部品をマップ処理するステッ
プと、少なくとも一部の旧部品を同じ論理機能を有する新部品と交換するステッ
プとが含まれている。それら部品間の電気接続状態は維持され、電気接続の配線
ジオメトリがその後に調節される。

【０００６】このプロセスは製造業者等から入手された、あるいはオリジナルライブラリデ
ータから開発された新部品のライブラリの利用を含んでいる。有利には、そのラ
イブラリはそれら新部品に関する情報を含んでいる。その情報には、その部品を
構成する物理的形状、製造に使用される説明、論理解説及びディレー情報のうち
の少なくとも１つが含まれている。

【０００７】このプロセスは旧部品と新部品の機能とタイミングの分析及び比較を含むこと
ができ、その比較に基いて旧部品の交換に使用される新部品が選択される。

【０００８】このプロセスは一般的なスケールファクターによる回路のスケール処理を含む
ことができる。このスケール処理は旧部品と新部品の相対的サイズの比較と、そ
の比較に基いた一般的スケールファクターの選択を含むことができる。

【０００９】このプロセスは異なるスケールファクターによる回路のスケール処理部分を含
むことができ、好適には２本の直交軸の方向で異なるスケールファクターを適用
することができる。

【００１０】このプロセスは旧回路部品を同様または改良された機能の新部品と交換させる
ことができる。

【００１１】このプロセスは部品交換後に残されたギャップを満たすフィードスルーセルを
追加することができる。このプロセスはバイアセルの交換及び/又はフィードスルーポイントの追加を
含むことができる。このプロセスは電気部品のポジションの調整を含むことができる。このプロセスは配線層の追加または除去を含むことができる。このプロセスは配線層間で電気接続を移動させることができる。このプロセスは回路のコンパクト処理を含むことができる。このプロセスはレイアウトとタイミング違反の確認を含むことができる。

【００１２】本願発明の１好適実施例によれば集積回路の改良法が提供される。この方法は
改良セル間の接続性を維持しつつ集積回路のレイアウトの個々のセルを改良する
ステップと、その後の接続の配線ジオメトリを改良するステップを含んでいる。

【００１３】この方法は非改良セルと改良セル及び回路の全体レイアウト間の一般的スケー
ルファクターの決定ステップを含むことができる。改良セル間の接続は非改良接続ポイントと改良接続ポイントとの間のワイヤの
接続によって維持できる。配線ジオメトリの少なくとも一部はさらに高位の相互接続層にプロモートする
ことができる。改良セルのポジションを非改良セルにより提供される隙間にマッチさせること
ができる。改良セルのポジションを非改良セルのポジションに対して調整することができ
る。フィードスルーセル等の追加セルを改良ステップ中に導入することができる。配線ジオメトリの改良ステップ中にバイアセルを接続配線層で継続機能するよ
うに移動させることができる。

【００１４】本願発明の別な特徴によれば集積回路の別な改良法が提供される。この方法は
集積回路のレイアウトの個々のセルの改良ステップを含んでいる。このステップ
では１軸に沿ったスケールファクターが直交軸に沿ったスケールファクターとは
独立的に決定される。２つのスケールファクターが異なっているこのような場合
には余分のスペースが１方向のセル列間に加えられる。

【００１５】

【発明の実施の形態】

添付の図面を利用して本願発明の実施例を解説する。図１に、一般的な回路の階層構造を示す。回路の構成ブロック２は、それより
大きなブロック４に載置され、そのブロック４は、さらに大きなブロック６に載
置されている。

【００１６】回路を修正する技術には、既存の回路に既に載置されているセルに、新規セル
のライブラリをマッピングする方法がある。新規のセルは、既存のセルと同様の
論理機能を備えているが、その機能を実現するためのトポロジーや構成部品の組
み合わせは異なる。セルのスワッピング処理システムでは、それら新規のセルは
「ブラックボックス」として扱われるが、セルの入力端子および出力端子である
ピンやセルの輪郭部を越えた構成の詳細には関知しない。

【００１７】前記の回路修正技術の手順には、以下の工程のいくつか、または、全てが含ま
れる。なお、これらの工程については、後でより詳細に説明する。

【００１８】回路部品の新規ライブラリの変換、および、選択工程既存、新規構成部品の機能、および、タイミングの分析工程新規セルの名称の既存セルに対するマッピング工程最適な機能変更およびタイミング変更に基づく各セル事例のマッピング工程新規セルの接続ポイント名称の、既存セルの接続ポイントへのマッピング工程相互接続層の名称のマッピング工程設計分析、および、スケール演算工程標準セルの「有孔率」の演算工程ＸとＹ方向におけるデータの一般的なスケール処理工程接点の変換工程セルのスワッピング処理工程セル列の調整工程一般的なセル構造における、追加「フィードスルー」セルの挿入工程追加ルート階層の付加工程相互接続形状の再ルート処理工程コンパクト化工程動作確認工程動作タイミング確認工程出荷工程

【００１９】まず始めに、既存セルと同様の機能をもち、かつ、新規の製造工程に適合する
ような構成部品を備えた新たな設計ライブラリを入手する必要がある。前記のラ
イブラリに登録された新規のセルは、セルのスワッピング処理システムで利用可
能となる。これらのライブラリには、構成部品を形成する物理的形状、（「レイ
アウト」の）製造に使用される説明、各構成部品の電気的機能説明、構成部品の
論理説明、および、構成部品の各ピンにおける入力から出力までの遅延情報（「
タイミング情報」）が含まれている。

【００２０】次に、既存、および、新規の構成部品における機能と動作タイミングの分析が
実行される。既存ライブラリに登録された各部品を、新規ライブラリにおける構
成部品と比較して、最適な組み合わせが可能かどうかを判断する。交換セルは、
全体の設計構造から広義に決定してもよいし、事例毎に選定しても構わない。

【００２１】適合工程では、まず、構成部品の論理機能を調べて、その部品のブール真理値
表と、新規ライブラリのブール真理値表とを比較する。

【００２２】例えば、既存ライブラリには、ＡＮ２１０と称するセル、つまり、「Ａ」と「
Ｂ」の入力ピンと「Ｙ」の出力ピンとを備えたブール関数ＡＮＤゲートが備わっ
ていると仮定する。その時のブール真理値表を以下に示す。ＡＢＹ００００１０１００１１１

【００２３】ターゲットであるライブラリには、ＡＮＤ２と称するセル、つまり、入力ピン
「Ｃ」、「Ｄ」および出力ピン「Ｘ」を備えたブール関数ＡＮＤゲートの詳細が
備わっており、そのブール真理値表は以下のとおりである。ＣＤＸ００００１０１００１１１

【００２４】前記の既存セルと新規セルの真理値表が合致すると、新規ライブラリの「ＡＮ
Ｄ２」が、変形する回路の「ＡＮ２１０」の代替候補として決定される。この工
程により、元のセルと論理的に同等である新規ライブラリの全ての構成部品が決
定できる。

【００２５】マッピング工程においても、各ピンの機能を調べて、既存セルと新規セルで対
応するピンのリストに戻る。例えば、前記のピンは以下のように対応している。ＡＮ２１０ＡＮＤ２ピンＡ → ピンＣピンＢ → ピンＤピンＹ → ピンＸ

【００２６】このことは、その回路の論理機能に影響を与えることなく、特定のピンをスワ
ッピング処理できることを示している。つまり、回路の構成部品どうしで内部接
続する形態を変更させる場合に有利なのである。ＡＮ２１０ＡＮＤ２ピンＡ → ピンＣまたはピンＤピンＢ → ピンＤまたはピンＣピンＹ → ピンＸ

【００２７】この例では、ピンＣとピンＤをスワッピング処理することは可能であるが、ピ
ンＸはスワッピング処理できない。

【００２８】論理機能に加えて、セルの入力端子から出力端子への信号伝播遅延を調べて、
理想的な交換部品を決定しても構わない。この遅延値は、通常各セルごとで算出
でき、（すなわち、数分の１秒などの）時間単位で表示される。

【００２９】論理的に合致するセルは、それぞれ分析されたタイミング情報を保有しており
、最大に動作タイミングが合致するセルから順に配列される。

【００３０】回路シミュレータは、この情報を使って、交換セルが適正速度で正確に機能す
るかどうかを判定する。

【００３１】交換セルを選択する際に、前記以外の情報を検査することもできる。つまり、
信号「ファンアウト」などの電気パラメータ（別駆動される構成部品の数）や、
各セルの大きさなどの物理パラメータを考慮に入れて、どの交換セルが使用可能
かを判断しても構わない。

【００３２】単純に１つのセルを交換するだけでなく、各既存セルを複数のターゲットセル
で交換（単数から複数への交換）、および／または、合格した特定設計用のネッ
トリストをもつ複数の接続既存セルを、単一のターゲットセルへ交換（複数から
単数への交換）も可能である。

【００３３】例えば、前記の既存ライブラリがブール「ＡＮＤ」関数をもつセルを備えると
き、その論理表は以下のようになる。ＡＢＹ００００１０１００１１１

【００３４】これは、以下の論理表をもつ、「インバータ」セルに接続されたブール「ＮＡ
ＮＤ」関数を備えるセルで置き換えることも可能である。ＡＢＹ００１０１１１０１１１０およびＡＹ０１１０前記の２つのセルを組み合わせることで、元の回路の単一セルと同じ論理機能
を実現できる。

【００３５】また、同様の原則を逆に応用して、「ＮＡＮＤ」セルと「インバータ」セルと
を、単一の「ＡＮＤ」セルに置きかえることも可能である。既存／交換の単一セ
ルと、既存／交換の複数セルとの間のタイミングを比較するには、最適合致する
タイミングを見つけ出せばよい。この複数セルを処理する工程は、組合セルだけ
でなく順次セルにも適用することができる。

【００３６】前記の既存セルと新規セルの名称をマッピング処理する。各論理セルの代替セ
ルが決定されると、回路変更処理の次の段階で使用される名称マッピング処理情
報が、工程移行システムで利用可能となる。

【００３７】前記の既存セルと新規セルにおける接続ポイントの名称も、マッピング処理す
る必要がある。図２に示すように、集積回路の各構成部品には、定義された機能
を実行するよう接続された一連の素子、つまり、セル１０ａ〜１０ｋが備ってい
る。これらの素子を相互接続するために、各セルは接続端子としての一連の幾何
的形状、つまり、複数のピン１２を備えており、これらのピンは回路の残りの部
品によるアクセスポイントとして使用される。集積回路のレイアウトでは、「ル
ート」の幾何学的形状１４のシーケンスを使って、より大きな回路機能を定義す
る組み合わせにおける前記部品を接続する。図２には、回路ブロックのピンを接
続する、前記のようなルートの幾何学的形状を示す。

【００３８】前記のピンの名称は、随意決められるもので、既存および新規のライブラリに
おいて決められたセル毎に違う場合が多い。このシステムは、既存および新規セ
ルのピンの名称どうしのマッピング処理を認識できるように設計されている。機
能分析とタイミング分析の実行中に、前記のピンの名称マップが決められる。こ
のようなセルとピンのマッピング表の一例を図３に示す。

【００３９】また、前記のシステムで、セルの各事例がその代替セルによって最適な機能を
実行できるかどうかを検査することも可能である。出力部から次の部品の入力部
までの物理的距離などの、所定部品の電気的構成により、その特定の事例におい
て異なる代替品の利用を決定することも可能である。

【００４０】前記の回路を定義する各階層の名称は、既存のライブラリと新規ライブラリで
は異なる可能性があるため、前記の相互結合する階層の名称もマッピング処理す
る必要がある。例えば、「ｍｅｔａｌ１」と呼ぶ既存回路における第１相互結合
層を、新規技術においては「ｍｅｔ１」と定義する。このシステムでは、新規の
製造規則と名称規定に互換性をもたせるよう、前記の階層名称を新規技術に更新
するための回路処理を、移行工程の前、その途中、または、その後で実行できる
。

【００４１】この技術によって、製造元の異なるレイアウトデータを単一チップ上で組合せ
ることが可能となり、しばしば「ハードＩＰ」と称される別々の回路構成部品に
よる「チップ上のシステム」構成を実現できる。

【００４２】次に、設計および分析の一連の演算を実行する。多くの場合、チップを小型化
して、ユニット毎の性能を向上させ、かつ、その製造コストを抑えるために、元
の製造工程から新規の製造工程への移行処理が実施される。つまり、変更した回
路に搭載されるセルの大きさは、元のセルの大きさと異なる。そこで、そのセル
のサイズの違いをスケール処理できるよう、チップ全体の大きさを、既存セルと
新規セルのサイズの比率で決まる係数により算定するのである。図４は、１５０
×２００ユニットの大きさである既存セル１６ａを、１４０×１５０ユニットの
大きさの新規セル１６ｂで置換える例を示す。この場合のＸの寸法は、０．７５
の比率でスケール処理され、Ｙの寸法は０．９３の比率でスケール処理される。
しかしながら、チップ全体のレイアウトをセクションに分割して、セクション毎
に異なるスケール係数を適用することも可能である。

【００４３】前記レイアウトにある各セルの大きさは規定されたものであり、それらは別に
定義された大きさの新規セルで置き換えられる。このため、既存セルと新規セル
の比率を算出して、その比率をスケール処理演算に適用できる。この演算は、ス
ワッピング処理される各セル別に、また、算定された比率をリスト化するために
繰り返される。

【００４４】一度この情報を算定しておけば、回路全体における前記セルの配置の分析に利
用でき、その結果、前記レイアウトにおける新規セルのスケール処理に必要な全
領域の分析で活用できるのである。

【００４５】前記の既存セルと新規セルとの大きさの比率で定義された係数を使って、設計
全体を縮小すると、新規セルは、既存セルが明け渡したギャップに対応できる。
しかしながら、多くの場合、各既存セルと各新規セルとの比率は、ライブラリ全
体において一定でないことがある。そのため、別個のセル毎に異なるスケール係
数が割り当てられるのである。この場合、最適なスケール係数を使って、全部の
新規セルが確実に移行できるような設計構造を確定することも可能である。この
方法では、前記の回路にスケール比率の小さいセルを載置した場合、小さなギャ
ップが残ることがある。しかしながら、このようなギャップが回路の全体的な機
能に影響を及ぼすことはないので、追加ルートによって回路接続の整合性は保持
される。また、前記のギャップに新規構造の隙間を埋める「フィードスルー」セ
ルを取り付けて、新規セル列における回路構成部の整合性を保つこともできる。
図５には、セルのスワッピング処理により発生し、フィードスルーセルで補償で
きるギャップを示す。図中の既存セル１８ａは、縮小型の新規セル１８ｂに置換
されており、その時に残ったギャップは、フィードスルーセル２０で埋められて
いる。

【００４６】スケール係数の算定には、前記セル間の横縦比における差異も考慮に入れる必
要がある。２つのセルの寸法Ｘの比率は、その寸法Ｙの比率と異なる傾向がある
ので、Ｘ方向とＹ方向のスケール係数は、別々に算出して決定しても構わない。

【００４７】レジスターやキャパシタのようなセルの構成部品は、新規セルの大きさに影響
を与えるため、このことをスケール処理演算の要素として取りこんでもよい。

【００４８】「マクロ」（非標準型の）セルや、ブロック、または回路の場合、２つの寸法
のうちの大きい方を、Ｘ軸とＹ軸におけるスケール係数やオフセットスケール係
数として採用し、新規セルの横縦比の差異を補正するために適用しても構わない
。

【００４９】標準的なセルで構成される設計構造では、その設計におけるデータの性質が各
平面で異なるため、工程の最後で回路の最適サイズの算定できるよう、Ｘ軸とＹ
軸に異なるスケール係数を適用することも可能である。たとえば、セルがＸ軸に
水平に配置されている場合、それらのセルの位置と接続形状は標準セルの幅によ
り決められ、これらの設定寸法はレイアウト全体において等価である。つまり、
レイアウト全体で使用する前記の方向のスケール処理演算が、この方法により可
能となるのである。図６ａと６ｂは、セルのＸ軸に沿ったスケールデータと、標
準のセル設計におけるルート形態を示している。ここでは、図６ａに示す既存回
路２４ａのセル２２ａ、および、相互接続形状２３ａが、図６ｂの新規回路２４
ｂの新規セル２２ｂと相互接続部２３ｂで置換されており、その寸法Ｘも同じス
ケール係数で乗算されたものである。つまり、これらの形状および部品における
新規のＸ座標値は、スケール係数で乗算された既存座標値に等しいのである。し
かしながら、このときのＹ座標値は変化しない。

【００５０】図７は、標準のセル設計における回路部品列２６ａ、２６ｂ、２６ｃの位置を
、長めのセル２８に適用するには、どのような調節が必要かを示す。スケール処
理工程の過程で、部品列２６ａ〜２６ｃの間に余分なスペース３０を挿入できれ
ば、前記の長めのセルを取り付けることが可能になる。このことから、既存セル
と新規セルの全長の比率がその幅の比率と異なる場合、各セル列の位置の変化や
、そのセル間のルート設定を考慮する必要があるため、Ｙ軸上のスケール処理演
算が必然的により複雑なものであることが明らかであろう。また、新規セルの全
長を収容するのに必要な余分なスペースを取れるよう、その設計上での各列に別
途寸法を付加しなくてはならない。

【００５１】その公式は以下のとおりである。新規の座標値＝（既存座標値＊スケール値）＋（全長係数＊配列数）このときのスケール値は一般的なスケール処理演算で決定され、全長係数は既
存セルと新規セルとの全長の差により算出される。また、このときの配列数は、
レイアウトの一番下から数えた列の位置で決まる。

【００５２】標準的なスケール処理工程が実行されて、前記のスケール係数が決定すると、
その係数はチップ全体の各セルおよび幾何的形状に適用できる。各座標値は、チ
ップインタクトの幾何的形状、および、階層構造を保つ一方で、チップの大きさ
を修正するために前記のスケール係数で乗算する。この段階では、新規チップは
、スケールを除いた全ての特徴が既存チップと同じであり、標準セル列の間に余
分なスペースを付加することも可能である。

【００５３】前記のスケール処理する幾何的形状とセルは、以下のように定義できる。座標値＊スケール係数前記の標準的なスケール処理工程では、レイアウト内のそれぞれの形状を、ｘ
＝０，ｙ＝０であるチップ軸の原点に基づいて調節する。

【００５４】スケール処理されたセルとその形状のいくつかの例を、図８ａと８ｂに示す。
図８ａには、元のチップ３２ａとスケール処理されたチップ３２ｂを示す。３２
ｂは、そのレイアウトは元のチップと同じであるが大きさが縮小されており、そ
の新たな寸法は、元の寸法をスケール係数で乗算したものと等しい。図８ｂは、
元のチップの多様な形状例３４ａ、３６ａ、３８ａと、同等にスケール処理され
た新規形状例３４ｂ、３６ｂ、３８ｂを示している。この新規の寸法も、元の寸
法をスケール係数で乗算したものに等しい。

【００５５】次に、前記の相互接続部の幅を、新規の製造工程で設定された幅に修正する。
図９に示すように、回路を１つに接続している部品（「相互接続」または「ルー
ト」形状）である回路相互接続形状４４の幅４０とスペース４２は、製造工程に
よって決定される項目であって、回路の物理的レイアウトを設計するさいに必須
である。これらの数値は、設計工程において適合あるいは超えられる最低数値と
して求められるものである。

【００５６】前記の新しい設計規定における制限を満たすために、前記の相互接続形状の大
きさも、新規の製造工程により決められる値に修正できる。これらの形状は、規
定幅をもつ中心線部分の通路として定義してもよいし、境界線の座標値で決まる
多角形として定義しても構わない。前記の形状は、新規設計規定を満たすような
大きさに調節して、そのうちのいくつかは、電力供給用などの別の規定にも適合
させる。

【００５７】前記のスケール処理された部品は、設計グリッドにも適用できる。集積回路は
、予め決められたグリッドの倍数である座標値の形状をもつよう設計される。前
記のスケール係数には、この新規の設計グリットも考慮する必要がある。そのた
めには、スケール係数を算定して、グリッド上に存在するスケール処理されたレ
イアウトの全ての形状の座標値を確定するか、座標値をスケール処理してからグ
リッドをスナップ処理するかの、いずれかの方法を採用する。最終的なチップに
おける全ての座標値は、決定した設計グリッド上に割り当てられなければならな
い。

【００５８】前記の工程の次の段階は、ビアセルの交換処理から成る。前記の相互接続形状
は、製造工程における多様な階層において決められており、これらの階層は、短
絡を防止するために、誘電体と呼ばれる絶縁素材の階層によって分離されている
。前記の誘導体にある複数のホールにより、前記の階層に、回路内やホールにお
いて、「コンタクト」および「ビア」形状などとして周知の製造工程基準により
決定された大きさをもつ接続部を形成できる。これらの形状部はそれぞれ前記の
階層で重なっており、固定値で接続され、通常は、ルート形状を接続するのに必
要な幾何的形状をそなえた事例セルとして配置されている。図１０は、コンタク
トおよびビア形状の例を示す。２つの階層の間にあるビア幾何的形状５０は、第
１階層５２、ビア５４、第２階層５６から成る。図には、３ｘ２のアレイ５８で
あるビアの幾何的形状も示されている。

【００５９】前記の移行処理システムでは、前記のようなセルを、新規の製造工程規定に合
致するよう設計された別のセルにそれぞれ置き換える。前記のコンタクトセルと
ビアセルを事例として適用しない場合、それらを形成する形状部を同定して、新
規のビアセルの事例に交換するか、または、ビアセルを形成する既存の形状部を
適合させることができる。

【００６０】図１１に示すレイアウトにおけるビアセルの置換処理のように、ビア形状部を
スワッピングする場合には、回路の接続性を保持するため、相互接続の幾何的形
状が新規のビアに正しく重なることが、システムにより保証される。つまり、既
存のビアセル６０ａは新規のビアセル６０ｂに交換され、多角形で形成されるビ
ア６０ｃは新規のビアセル６０ｄに置換されるのである。

【００６１】次に、一組の標準セルの有孔率の算定が実行される。標準セルは、より大型で
複雑な素子の製造するため組み合わせて使用する電子回路における、一般的な基
本構成ブロックである。これらのセルは、その領域を最大限に活用し、周知の回
路機能性能値を提供できるよう、標準的な方法で集積回路のレイアウトに載置す
るために一定寸法に統一されている。

【００６２】これらの標準セルは、一列に配置されており、回路の配線を形成し、かつ、そ
の回路を別の回路や外部に接続できるような形状の組み合わせによって接続され
る。このセル列どうしを接続するために、前記のセルは、ルート幾何的形状を短
絡回路なしで内部回路に貫通させるようなギャップを、その内部に備えるよう設
計されている。フィードスルー領域として認知されている前記のようなギャップ
は、標準セルのライブラリの特徴である。フィードスルーポイントは、２つのル
ート階層を備えた回路では、回路接続部とセル列とを繋ぐ唯一の地点であるため
、特に重要である。

【００６３】図１２は、一般的な標準セルにおけるフィードスルーポイント６２を示す。こ
のフィードスルーポイント６２は、ピン６４と標準セル６８の電源素子６６との
間に位置する。標準セルにおけるフィードスルーポイントの数は、有孔率として
示され、既存セルと新規ライブラリにおいて同値でなくてはならない。この数が
違うと、レイアウトのルートがセル列に交わらず、短絡回路となってしまう。既
存セルと新規セルにおけるフィードスルー位置の数を分析すると、各セルの相関
的な有孔率が算定でき、ルート形状が正しくセルと交わるように余分なフィード
スルーポイントを追加できる。

【００６４】図１３は、一般的なフィードスルーセルを示す。図中のフィードスルーポイン
ト７０は、２つの電源素子６６の間に設けられている。既存セルと比較すると異
なる位置にある新規セルのフィードスルーポイントの問題を解消するために、レ
イアウトのルート形状に再ルート処理プログラムを適用することも可能だが、こ
のルート処理工程ではフィードスルーポイントの数が重要である。

【００６５】各階層における全てのフィードスルーポイントは、標準セルにおけるそれぞれ
の列と同等である。どのフィードスルーポイントも、配線がセル列と交わるため
の有効点とみなされる。

【００６６】工程の次の段階は、セルの交換工程から成る。セルのスワッピング移行処理シ
ステムでは、既存レイアウトの各セルを、ユーザが指定した新規セルにスワッピ
ングする。この既存セルは前記のレイアウトから取り除かれ、同じ座標値、方向
性、拡大率を備えた新規セルが前記レイアウトに取りつけられる。一旦新規セル
を載置すれば、既存のルート形状を新規セルのピンに接続してもよいし、後でセ
ルのスワッピング処理や再ルート処理プログラムで使用するよう接続情報を保持
しておくための配線を追加しても構わない。

【００６７】図１４ａは、レイアウトにおけるセルをスワッピング処理する工程を示す。新
規セル７２ｂの位置は、既存セル７２ａの位置と一致しており、既存セルによっ
て空けられたギャップを確実に埋めるように、調整あるいはオフセット配置して
もよい。接続ＡとＢへのルートを、新規の同様の接続位置へ更新する。同様に、
図１４ｂに示すように、既存セル７４ａを新規セル７４ｂに置換して、セルの接
続ＡとＢへのルートを変更した各セルに更新することも可能である。データは、
セルの種類に基づいて、あるいは、全てのセルを、セル毎に更新できる。この調
節工程の例には、セル内のデータ位置の違いを補正するためにセルを移動したり
、より適当な位置に接続ポイントを置くためにセルを回転させたり、重ねたりす
る方法もある。セルをスワッピング処理して、その位置を調節する例を図１５に
示す。この例では、セルの形状や範囲が、座標値（０，０）に基いて決められた
元の位置７６ａから新規の位置７６ｂに対してオフセット状態となっている。ス
ワッピング処理されたセルは、以下のような別の座標値で移動する。座標値Ｘ＝座標値Ｘ＋デルタ値（セル１Ｘセル２Ｘ）と座標値Ｙ＝座標値Ｙ＋デルタ値（セル１Ｙセル２Ｙ）このとき「デルタ値」＝２点のポイントの間隔前記の新規セルが載置されると、前記のシステムはセル内の接続ポイントを調
べて、前記セルに接続される形状を、その新しい位置にマッピングする。この調
節処理は、配置処理中に完全に実行してもよいし、後で調節処理に使用するよう
関連情報をデータベースに保存しておいても構わない。この情報を保存する方法
の１つとして、ルート形状にリンクする配線を既存接続ポイントと新規接続ポイ
ントの間に設置して、後の移行処理工程で再ルートプログラムによって検査され
る「ラットネスト」式で接続する方法がある。スワッピング処理されたセルのラ
ットネスト接続法の一例を図１６に示す。この例では、新たにスワッピング処理
されたセル８２のための、ルート形状７８と接続ピン８０の間の接続が、ラット
ネスト接続８４を付加することで維持されている。別の方法として、前記のセル
の接続情報を新規セルの特性として保存してもよいし、前記の情報をルックアッ
プテーブルに保存することも可能である。

【００６８】前記の既存セルと新規セルにおける接続ポイントの複数の関連ポジションは、
同じである必要はない。というのも、前記の接続ポイント間の差異は、前記の再
ルート処理行程で補償されるからである。

【００６９】前記の「機能と動作タイミングの分析工程」で説明したように、１つの既存セ
ルを２つ以上の新規セルで交換する必要のある場合がいくつかある。この場合、
既存セルは、同じ論理機能を備える新規セルの複合グループで置換される。この
セルグループ内の電気的接続を説明するには追加情報が必要であり、前記セルの
接続ポイントは、以下に説明する再ルート処理システムに加えられる「ラットネ
スト」形状にリンクされる。

【００７０】前記の回路の機能分析工程では、複数の部品が１つのセルに置き換えられるよ
うな事例を生成することもできる。この場合、前記のセルグループを、新規の部
品に変更して、既存セルを接続する配線を、変更部品の新しい接続性が反映でき
るよう調節する。図１７は、複数のセルを単数のセルにスワッピング処理する例
を示す。この例では、既存回路のＮＡＮＤゲート８５およびインバータ８６が、
単一のＡＮＤゲート８７に置き換えられるが、その論理機能は変化しない。つま
り、この１つの部品で元のゲートを置換すると、それに従ってルート形状も更新
されるのである。「単数セルを複数セル」で交換する前記の工程の逆の工程でも
、同様のことが実行できる。

【００７１】さらに、セル列を調節する工程が必要な場合がある。複数のセルをスワッピン
グ処理する際に、いくつかの新規セルがその周辺で重なってしまい、短絡回路を
形成してしまうことがある。この場合、「シャッフル」技術を使用すれば修正が
可能である。この方法により、各セル列は端から端へスライドされ、そこで押さ
れて分離したセルが、セル列にあるギャップに填め込まれるため、セルの重なり
が解消できる。図１８ａ、１８ｂ、１８ｃは、重なりを解消するために、セル列
のギャップへ移動さられた新規セルを示している。図１８ａは、既存回路におけ
る３つのＮＡＮＤゲート、８８ａ、８８ｂ、および、８８ｃを示しており、その
幅はそれぞれ１０μｍであって、正確に隣接している。これらが、新しい回路に
おいて、１２μｍの幅をもつ新規セル８９ａ、８９ｂ、８９ｃと交換される。こ
の新規のセルが前記の既存セルと同じ位置に載置された場合、図１８ｂに示すよ
うに重なってしまうため、短絡回路が形成される。そこで、図１８ｃに示すよう
に、第１と第３のセル例が端へ移動されて、新規セルを取り付けるのに必要な追
加スペースが提供される。

【００７２】前記のセル列における重なりを解消するのに必要な最小限の修正を行っておく
と、回路の接続性を維持するために必要なルート形状の追加が最低限で済む。こ
の修正は、重なった各々のセルの右または左に最も近いギャップを見つけて、で
きるだけ少ない数のセルの調節を行うことで実現できる。また、必要な追加スペ
ースを付加するために、高密度の列のいくつかのセルを、上側か下側の密度の小
さい列へ移動することも可能である。図１９ａと１９ｂは、上側か下側のセル列
へセルを移動して、密集した列に余分なスペースを追加する例を示す。この回路
には、セル９０と９１の第１列と第２列が含まれている。図１９ａに示すように
、スワッピング処理後に、第２列９１のセル９２、９３、９４、および、９５が
重なってしまい、短絡回路の原因となる。そこで図１９ｂで示すように、第２列
９１の密度を軽減させるために、これらの内のセル９３（事例１５）を第１列９
０に移動すると、隣接セル９２と９４（事例１４と１６）が同時に移動する。

【００７３】いくつかのケースでは、新規セルを追加領域に取りつけるために、セル列の幅
を増大させることが必要になる。このことは、標準的なスケール演算処理とデー
タのスケール処理動作に影響する。

【００７４】そこで、必要に応じて、追加のフィードスルーセルを挿入する。標準セルの設
計では、既存セルと新規セルの比率がライブラリ内の部品によって異なることが
あるため、セルのスワッピング処理工程で調整する必要がある。新規セルに置換
するセルよりも幅が狭いセルが含まれていても、システムによりフィードスルー
セルを使って、前記の幅の狭いセルの使用で生じたギャップが埋められるので、
セル列に沿った電力レールおよびウェルでの接続を保持できる。また、上位レベ
ルの接続形状を設置することで、回路の接続性を保持する方法もある。この追加
フィードスルーセルは、新規セルの全域、または、両面に載置することが可能で
ある。

【００７５】次に、回路の相互接続を再ルート処理する。一部の、または、全てのセルをス
ワッピング処理すると、セル間において適正な接続性を確立するために、移行処
理システムによって回路の相互接続形状が調整される。この再ルート処理プログ
ラムは、順番に各セルを調べて、全ての接続が完了するまで、そこに順次接続さ
れたルート形状を調整する。レイアウトエディタなどの編集システムを使って、
ルートや新しい特性、または、機能を、レイアウト内のデータに書き加えたり、
変更したりしても構わない。図２０ａと２０ｂには、前記のマクロセル、および
、標準セルにおける接続のルート処理について示す。図２０ａに示す新しくスワ
ッピング処理されたセル１００には、そこに接続するために必要な新規ルートを
指すラットネスト接続１０２を備えている。新規セルのピン１０４には、図２０
ｂに示すように、必要な領域に追加階層１０８と、ビア１１０をもつ前記回路の
既存相互接続形状１０６へのルートが備わっている。

【００７６】前記の相互接続を新規セルのピンの位置へ再ルート処理する場合、前記の移行
処理システムは、セルのスワッピング処理の際に、移行処理システムがデータベ
ースに保管していた情報を使用してもよいし、あるいは、事例毎に各セルとその
ピンを調べることができる。この再ルート処理プログラムでは、相互接続の幾何
的形状の各部分を、その座標に適合させて、その幾何的形状と新規セル内の適当
なピンとを接続させるような追加形状を付加することが可能である。これを実行
する場合、短絡回路が生じないように、前記システムが設計のサブセルを含む近
辺の幾何形状をシステムチェックし、ルートの幾何形状に対してより適切な調整
が加えられるため、導入に伴って短絡回路が生じる可能性はない。

【００７７】前記の再ルート処理システムでは、特定のセルに接続を再ルート処理する際に
起きる問題を解決するために、別の階層へ新しい幾何形状を導入することもでき
る。この方法により、いつでもビアセルを追加、移動、または、削除することが
可能である。

【００７８】セルによっては、回路の別の部分と接続し、論理的に互いに同等であるピンを
備えている。このような同等ピンの例には、「ＮＡＮＤ」や「ＮＯＲ」ゲートと
いった各論理機能を備えたセルへの入力ピンがある。このようなピンを再ルート
処理するために、前記のシステムには、密度を減少させて全体的なルート処理率
を向上するために、複数の接続を、論理的に同等なピンのグループにスワッピン
グ処理できるような柔軟性が備わっている。前記のピンの設定は、そのシステム
のユーザによって統制されるか、あるいは、セルとピンの名称表によって決定さ
れる。図２１ａ、２１ｂ、および、２１ｃには、前記の同等ピンを３つの入力Ｎ
ＡＮＤゲートにスワッピング処理する例を示す。回路図２１ａに示すように、Ｎ
ＡＮＤゲート１１２には、同じ論理機能をもつ３つの入力ピンＩＮ１、ＩＮ２、
ＩＮ３と、１つの出力ピンＯＵＴが備わっている。図２１ｂのスワッピング処理
されたセルは、互いに交差するピンＩＮ１とＩＮ３への接続を有する。この接続
をピンにスワッピング処理すれば、図２１ｃに示すような修正が可能である。こ
の変更により、回路の論理機能を維持しながらの再ルート処理の実行が容易にな
る。

【００７９】前記の工程では、追加ルート階層の付加処理を行うこともできる。このような
製造工程の進歩により、チップに追加ルート階層を付加することが可能となり、
最終的なレイアウトにおける密度の増加も可能になるのである。旧式のチップを
再ルート処理する場合、既存の相互接続データを、回路のセルやその他のルート
形状に重ねるよう新規のルート階層に移動させて、前記の追加階層を利用するこ
とも可能である。新しくスワッピング処理したセルへの接続を実現するには、１
つの階層にある全てのデータを上層階層へ移動したり、再ルート処理のアルゴリ
ズムで利用できるルート階層を追加したりすればよい。いくつかのケースでは、
移行した設計構造において、より少ないルート階層を使用することもでき、回路
の相互接続も最小限のルート階層の使用に適するように修正しても構わない。

【００８０】図２２ａと２２ｂには、ルートが上層階層へ移動された例を示す。図２２ａの
元のレイアウトでは、ｍｅｔａｌ１階層のルート１１４は、ｍｅｔａｌ１からｍ
ｅｔａｌ２のビア１１８を経由して、ｍｅｔａｌ２階層のルート１１６と接続し
ている。これを、ｍｅｔａｌ１階層のルート情報をｍｅｔａｌ３階層へ移動して
、ｍｅｔａｌ２階層のルート１１６を、ｍｅｔａｌ２からｍｅｔａｌ３のビア１
２２を経由して、ｍｅｔａｌ３階層の新規ルート１２０へ接続すると、図２２ｂ
に示すような変更を実施できる。

【００８１】続いて、コンパクト化工程を行っても構わない。前記のセルがスワッピング処
理され、そのルート処理工程も完了すると、部品をまとめて押圧して部品の間に
存在するガスを排気するようなコンパクト化プログラムを、その回路に適用する
ことができる。前記の工程には、産業用および公共用の多様なコンパクト化アル
ゴリズムの利用が可能であるが、その利用技術については本発明の範囲外である
。このような技術をセルをスワッピング処理した後の回路に応用すれば、最終的
なレイアウトにおける余剰スペースの削除に便利である。図２３ａと２３ｂの例
では、幾何形状とセルを、Ｘ軸とＹ軸の方向にコンパクト化している。図２３ａ
は、コンパクト化処理を実行する前の、セル１２４の間に余剰スペースが存在す
るレイアウトを示す。図２３ｂには、コンパクト化処理を行った後のレイアウト
を示す。ここでは前記のセル１２４間の余剰スペースが取り除かれて、ルートの
幾何学的形状１２６が置換されている。

【００８２】次に、動作確認工程を実行する。回路全体、または、その一部を移行処理した
後、産業界の標準の設計ツールを使って確認処理を行う。そのさいのツールには
、設計規定チェック（ＤＲＣ）システムや、レイアウト対図形システム（ＬＶＳ
）がある。これらのツールにより、新しく移行処理されたチップの新規設計規定
への合致や、回路内の接続統合性の保持が確実なものとなる。

【００８３】次に、動作タイミングの確認工程を実行してもよい。集積回路がより小型化し
、動作速度の高速化が進むにつれ、その素子の性能は、トランジスタの交換によ
る遅延よりも、その部品間の接続に伴う遅延によって制限されてしまう。この問
題に対処するために、システムを開発し、回路の動作タイミングにおける問題解
決法を分析焦点化してきた。

【００８４】前記の動作タイミングにおける問題は、特にクロック信号の信号整合性を向上
させるよう、回路に特定の修正を加えれば解決することができる。このシステム
では、要求を満たさない部品を適合部品にスワッピング処理することで、前記の
ような変更を実現する。その不適合部品の一例には、接続先へ信号を発信する充
分な出力量をもたないバッファがある。この場合、上述のシステムを使えば、よ
り電力の大きいバッファをスワッピング処理できるのである。問題のセルが特定
されると、新しいセルにスワッピング処理され、周辺のセルは必要な追加スペー
スを提供するために移動させられる。この工程が終了すると、そのルートが新規
部品に接続するよう修正されて、前記の回路は上述のように動作確認される。

【００８５】前記のシステムにより、動作タイミングのシミュレーション中に問題が検出さ
れると、回路のいかなる部分における個別のセルもスワッピング処理でき、状況
に応じて前記の問題を解決することが可能となる。

【００８６】完成した回路は、ここで製造業者へ納入される。前記のレイアウト移行処理が
完了し、新規チップを確認工程で動作確認すると、ＧＤＳＩＩやＣＩＦなどの産
業界の標準フォーマットで出荷する。

【００８７】図２４には、前記の集積回路の変更工程の手順を示す。第１段階１３０では、
既存回路に関する元のデータを収集分析する。次の段階１３２で、新規のライブ
ラリを定義および分析して、既存回路のセルの代替セルを選択する。段階１３４
では、セルとピンの名称をマップ処理し、機能モデル１３６とタイミングモデル
１３８を使って、前記セルの機能と動作タイミングを調べる。

【００８８】次の段階１４０では、元の設計規定１４２と新規の設計規定１４４を考慮し、
既存および新規のセルライブラリ１４６、１４８を使ってＸ軸とＹ軸のスケール
係数を算定する。次に、段階１５０では、算出された標準スケール係数によって
前記のセルと相互接続をスケール処理し、段階１５２において前記の接続を新し
い接続に置き換える。さらに、必要であれば、フィードスルー、および、ビアセ
ルを１５４において付加形成する。

【００８９】段階１５６では、前記のセルをスワッピング処理する。ここで新規のセルに交
換される既存回路の各セルは、それぞれ同じ機能を備えている。

【００９０】段階１５８では、前記の回路においてセルが重なっていないかを調べる。ここ
で重なりが検知されると、その重なりを解消するように１６０でセル列を調整す
る。段階１６２で新規のルート階層が必要か否かの査定が行われ、必要であれば
、１６４においてその階層を付加する。段階１６８では、相互接続を再ルート処
理する。

【００９１】段階１７０では、確認処理工程が実行される。ここで、その回路が新規技術に
おける物理的、および、動作タイミングの設計規定に従ったものであるかを調べ
る。段階１７２でなんらかの規定の不一致が検知された場合には、その違反セル
は１５６でスワッピング処理される。前記の回路が新規の設計規定に従って、最
終的に移行処理の完了したチップ１７４が形成されるまで、１５８から１７２ま
での順次段階が繰り返されるのである。

【図面の簡単な説明】

【図１】図１は回路層構造の原理を示す概略図である。

【図２】図２は回路ブロックのピンを接続する配線ジオメトリの原理を示す
概略図である。

【図３】図３はセルとピンのマッピング表である。

【図４】図４は新セルに対する旧セル寸法の比較を示している。

【図５】図５はフィードスルーセルが充填されているセルスワッピング後に
残されたスペースを示す。

【図６】図６aと図６bは標準セルデザインのセルと配線ジオメトリのｘ軸に
関するスケールデータを示す。

【図７】図７はｙ軸の拡張を含んだ標準セルデザインの列のポジションを示
す。

【図８】図８aと図８bはスケール処理された形状とセルの例を示す。

【図９】図９は回路相互接続形状の幅とスペースを示す。

【図１０】図１０はコンタクトとバイア形状を示す。

【図１１】図１１はレイアウトのバイアセルの交換を示す。

【図１２】図１２は典型的な標準セルのフィードスルーポイントを示す。

【図１３】図１３は典型的なフィードスルーセルを示す。

【図１４】図１４aと図１４bはレイアウトのセルのスワッピングを示す。

【図１５】図１５はセルのスワッピングとそのポジションの調整を示す。

【図１６】図１６はスワップセルのラットネスト接続を示す。

【図１７】図１７は多セルと１セルとの間のスワッピングを示す。

【図１８】図１８a、図１８b及び図１８cはオーバーラップを解消させるた
めに移動された新セルを示す。

【図１９】図１９aと図１９bは閉じ込められた列にスペースを提供するため
の上方または下方の列へのセル移動を示す。

【図２０】図２０aと図２０bはスワップされたマクロセルの再配線接続の原
理を示す。

【図２１】図２１a、図２１b及び図２１cは３入力ナンドゲートの均等ピン
のスワピングを示す。

【図２２】図２２aと図２２bは高位層へプロモートされた配線を示す。

【図２３】図２３aと図２３bはジオメトリとセルのコンパクションを示す。

【図２４】図２４は集積回路の改良のためのプロセスを示すフロー図である
。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims

【特許請求の範囲】

【請求項１】集積回路のデザインの改良方法であって、新部品のライブラリに
対して旧回路の電気部品をマッピング処理するステップと、該旧部品の少なくと
も一部を、部品間の電気接続を維持しつつ該旧部品と同一論理機能を有した新部
品と交換するステップと、それら電気部品の配線ジオメトリを調整するステップ
とを含んでいることを特徴とする改良方法。
【請求項２】新部品のターゲットライブラリを得るステップを含んでいるこ
とを特徴とする請求項１記載の改良方法。
【請求項３】ターゲットライブラリはそれぞれの新部品の情報を含んでおり
、該情報は、部品の物理形状、製造のために使用される解説、機能電気的な解説
、及び/又はディレー情報を含んでいることを特徴とする請求項２記載の改良方
法。
【請求項４】旧部品と新部品の機能及びタイミングを分析及び比較するステ
ップと、該比較に基いて旧部品を交換するのに使用される新部品を選択するステ
ップとを含んでいることを特徴とする請求項１から３のいずれかに記載の改良方
法。
【請求項５】一般的スケールファクタによて回路をスケール処理するステッ
プを含んでいることを特徴とする請求項１から４のいずれかに記載の改良方法。
【請求項６】旧部品と新部品の相対的サイズを比較するステップと、該比較
に基いて一般的スケールファクタを選択するステップとを含んでいることを特徴
とする請求項５記載の改良方法。
【請求項７】異なるスケールファクタによって回路の部分をスケール処理す
るステップを含んでいることを特徴とする請求項１から６のいずれかに記載の改
良方法。
【請求項８】２本の直交軸の方向で異なるスケールファクタを適用すること
を特徴とする請求項５から７のいずれかに記載の改良方法。
【請求項９】回路のスケール処理後に残されたギャップを充填するフィード
スルーセルを追加するステップを含んでいることを特徴とする請求項５から８の
いずれかに記載の改良方法。
【請求項１０】バイアセルを交換するステップを含んでいることを特徴とする
請求項１から９のいずれかに記載の改良方法。
【請求項１１】フィードスルーポイントを追加するステップを含んでいること
を特徴とする請求項１から１０のいずれかに記載の改良方法。
【請求項１２】電気部品のポジションを調整するステップを含んでいることを
特徴とする請求項１から１１のいずれかに記載の改良方法。
【請求項１３】配線層を追加または除去するステップを含んでいることを特徴
とする請求項１から１２のいずれかに記載の改良方法。
【請求項１４】新回路部品の接続ポイントに合わせるために相互接続形状体を
再配線するステップを含んでいることを特徴とする請求項１から１３のいずれか
に記載の改良方法。
【請求項１５】電気接続を配線層間で移動させるステップを含んでいることを
特徴とする請求項１から１４のいずれかに記載の改良方法。
【請求項１６】回路をコンパクト処理するステップを含んでいることを特徴と
する請求項１から１５のいずれかに記載の改良方法。
【請求項１７】回路を確認するステップを含んでいることを特徴とする請求項
１から１６のいずれかに記載の改良方法。