JP2001210717A - 大規模集積回路装置の自動配置配線方法 - Google Patents

Abstract

(57)【要約】 【課題】領域で階層化することにより、バックアノテー
ション結果からの配置配線修正に必要な工数を削減し、
ＴＡＴを短縮可能とする。 【解決手段】マクロ６とそのマクロの機能セル８を含む
ように指定した領域４を階層化し、階層領域４の各々
が、この階層領域４の周囲を周回しマクロ４及び機能セ
ル８に供給する電源と接地（ＧＮＤ）のバスラインであ
る電源リングを有して階層領域４内外の電源構造を分割
することを可能とし、配置配線修正を、この配置配線修
正が必要な特定の領域内又は階層領域内のみで実行す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は大規模集積回路装置
の自動配置配線方法に関し、特にアナログ回路とデジタ
ル回路が混在する特殊マクロやＲＡＭ／ＲＯＭを搭載す
るセルベースの大規模集積回路装置の自動配置配線方法
に関する。

【０００２】

【従来の技術】近年、コンピュータや通信機器等の電子
装置に対する高機能化、多機能化、小型化、高性能化に
対する要求は益々増大しつつあり、これらの要求に対
し、半導体集積回路においてもアナログ回路とデジタル
回路が混在するアナログ／デジタル混在特殊マクロやＲ
ＡＭ／ＲＯＭを搭載する大規模集積回路チップがメイン
になってきている。アナログ系のマクロはノイズによる
誤動作防止のため、専用の電源を持つことが多く、また
ＲＡＭ／ＲＯＭも通常のバスラインとは異なる電源構造
のため、電源配線構築後のマクロの配置修正は後戻りが
大きく、膨大な工数を費やしてしまう。よって、この種
の大規模集積回路では、一度マクロの配置を行った後
は、その配置位置の修正は事実上不可能である。ところ
が、コンピュータや通信機器の性能は年々加速し、記憶
装置などの周辺装置もますます高速化しており、配線遅
延の規格も厳しくなっている。

【０００３】このため、マクロの配置及びマクロ間の信
号配線後に行う動作確認シミュレーション（以下バック
アノテーション）の結果より配線遅延が、回路設計時の
それと異なりタイミング上ＮＧとなる場合は配線長の修
正を行う必要があり、更に配線のみの修正で対応できな
い場合、マクロやスタンダードセルの配置修正が必要に
なる。

【０００４】また、従来の配線配置設計システムにおい
て、大規模集積回路装置の配線は、手作業で行われるス
タンダードセルやマクロ内配線を除いてすべて一括処理
され、その設計結果は１つのデータベースに集約され
る。

【０００５】周知のように、大規模集積回路装置の大規
模化は目覚ましく、これに伴って、その配置設計データ
配置設計データも膨大な量となりつつある。このため、
すべての自動配線が一括処理される従来の配線配置設計
システムでは、大規模集積回路装置の著しい大規模化に
対応することが困難となり、また特に開発期において設
計変更が度重なるとこれに対応するための工数が増大
し、コスト上昇の原因となる。

【０００６】大規模集積回路装置、特にセルベース集積
回路（ｌＣ）の一般的な従来の第１の大規模集積回路装
置の自動配置配線方法をフローチャートで示す図１２を
参照すると、この従来の第１の大規模集積回路装置の自
動配置配線方法は、全体接続情報１０１とデータベース
１０２を参照しマクロ及び機能セルを配置するステップ
Ｐ１と、チップ全体の電源配線を行うステップＰ２と、
回路特性上互いに近傍に配置したい回路グループを指定
するステップＰ３と、全体概略配線を行うステップＰ４
と、チップ全体の詳細配線を行うステップＰ５と、バッ
クアノテーションを実行するステップＰ６と、バックア
ノテーション結果より配置配線修正の必要性を判断する
ステップＰ７と、バックアノテーション結果が不良とな
った場合に修正個所を識別するステップＰ８とを有す
る。

【０００７】ステップＰ８で、マクロや機能セルの配置
修正が心要な場合はステップＰ１に戻り、マクロ及び機
能セルの再配置、及び全体電源配線の再構築が必要とな
り膨大な開発工数を要することになる。

【０００８】この従来の第１の大規模集積回路装置の自
動配置配線方法によって構成された従来の第１の大規模
集積回路（ＩＣ）チップの概要を模式的に平面図で示す
図１３を参照すると、この従来の第１のＩＣチップ３０
１は、マクロとセル領域３０２と、インタフェース領域
３０３と、マクロとセル領域３０２上のマクロブロック
やＲＡＭブロックなどのマクロ３０４及び複数の機能セ
ル３０５とを有する。

【０００９】マクロ３０４や機能セル３０５は同一階層
である領域３０２上に存在するためバックアノテーショ
ン後の配置修正には領域３０２全体の電源配線再構築が
必要になる。

【００１０】次に、従来の第１の大規模集積回路装置の
自動配置配線方法の問題点を緩和し、動作特性の改善や
開発工数等コスト低減のため階層化する配置配線技術が
いくつか提案されている。

【００１１】その代表例として、特開平９−１２９７３
８号公報記載の従来の第２の大規模集積回路装置の自動
配置配線方法は、大規模集積回路装置の配線を階層化し
て、階層配線ごとに順次配置設計を行うとともに、各階
層配線の設計過程で、セル間の信号配線に関する端子の
上眉領域や、大規模集積回路装置の動作特性に影響を与
える信号配線の周辺領域を上階層配線の禁止領域として
設定する。

【００１２】従来の第２の大規模集積回路装置の自動配
置配線方法をフローチャートで示す図１４を参照する
と、大規模集積回路の配線を、少なくとも３つの階層配
線に階層化し階層配線毎に順次配置設計を行うことを特
徴とするもので、まず、最小セル単位となる機能セルや
マクロセル内の配線を含む第１階層配線と、各セルに対
する電源配線及びクロック配線等を含みセル間の顧客論
理配線を含まない第２階層配線と、セル間の顧客論理配
線を含む第３階層配線とに階層化する。次に、階層配線
毎にステップＰ２１，Ｐ２３，Ｐ２５，Ｐ２７及びＰ２
９により順次配置設計を行うとともに、各階層配線の設
計過程つまりＰ２２，Ｐ２４，Ｐ２６及びＰ２８によ
り、スロット間の信号配線に関する端子の上層領域や、
大規模集積回路装置の動作特性に影響を与える信号配線
の周辺領域を上階層配線の禁止領域として設定する。

【００１３】図１４でＷＬＤ１，ＷＬＤ２，ＷＬＤ３
は、それぞれ各階層の配線データである。

【００１４】このように順次配置設計を行うことで、大
規模集積回路装置の配線を階層配線毎に分割して処理で
きるとともに、比較的設計変更の多い顧客論理配線とそ
の他の配線とを分離し、顧客論理配線の設計変更に効率
良く対処することができるという効果が得られる。しか
しながら、この第２の従来技術では階層化を唱えていな
がら、電源配線においては一括処理を行うものであり、
バックアノテーション結果による、マクロの配置修正が
あった場合の効果はない。

【００１５】また、特開昭６３−２４８１４４号公報記
載の従来の第３の大規模集積回路装置の自動配置配線方
法は、マクロブロックを配置しかつその周辺部配線を行
うための矩形領域である機能セル領域を設定し、この領
域外にあるランダムロジック部分にはレイアウト上の階
層的境界を入れずに全体の概略配線を行う。また、この
機能セル領域内に４つのチャネルを設け、ランダムロジ
ック部分の概略配線の前にこの領域内での概略配線を行
い、該領域の外周上に仮想端子を設定する。特に該領域
の外周上下辺に設ける仮想端子は、マクロブロックの該
領域内における相対配置Ｘ座標を決めることによりその
Ｘ座標を決定し、ランダムロジック部分の詳細配線のた
めの準備処理とする。

【００１６】従来の第３の大規模集積回路装置の自動配
置配線方法でによって構成された従来の第２のＩＣチッ
プの概要を模式的に平面図で示す図１５を参照すると、
この従来の第２のＩＣチップは、セル列４０１と、セル
列間チャネル４０２と、電源配線経路４０３と、マクロ
端子４０４と、機能セル領域の仮想端子４０５と、信号
配線経路４０６と、マクロ上の端子４０７と、端子４０
７に接続される機能セルの仮想端子４０８と、端子４０
８に接続される機能セルの端子４０９とを有する。

【００１７】この従来の第３の技術では、上記機能セル
領域内は配置対象のマクロとそのマクロ端子からの配線
チャネルのみの領域であり、他のマクロやプリミティブ
は配置できない。また、上記仮想端子の設定位置は機能
セル領域の内部での概略配線経路を決定して該領域の外
周上に仮想端子を設定しているが、図１５に示すよう
に、端子４０７から端子４０８への配線と端子４０８か
ら端子４０９への配線が最適となる配線であったとして
も、それは端子４０７から端子４０９への最適配線とな
るとは限らない。

【００１８】

【発明が解決しようとする課題】上述した従来の第１の
大規模集積回路装置の自動配置配線方法は、マクロや機
能セルは同一階層のマクロとセル領域上に存在するため
バックアノテーション後の配置修正にはマクロとセル領
域全体の電源配線再構築が必要になることにより、これ
に対応するための工数が増大し、コスト上昇及び設計期
間（ＴＡＴ）増加の要因となるという欠点があった。

【００１９】また、階層化により上記欠点の改善を図っ
た従来の第２の大規模集積回路装置の自動配置配線方法
は、電源配線においては一括処理を行っているため、バ
ックアノテーション結果によるマクロの配置修正があっ
た場合には効果がないという欠点があった。

【００２０】さらに、同様に階層化により上記欠点の改
善を図った従来の第３の大規模集積回路装置の自動配置
配線方法は、マクロブロックの配置及び関連配線を行う
機能セル領域を設定し、この領域外にあるランダムロジ
ック部分にはレイアウト上の階層的境界を入れずに全体
の概略配線を行うが、上記機能セル領域内は配置対象の
マクロとそのマクロ端子からの配線チャネルのみの領域
であり、他のマクロやプリミティブは配置できないとい
う欠点があった。

【００２１】また、上記機能セル領域の内部での概略配
線経路を決定してこの機能セル領域の外周上に仮想端子
を設定しているが、この仮想端子とマクロ上の端子との
間の配線及び仮想端子と機能セルの端子との間の配線の
各々が最適となる配線であったとしても、マクロ上の端
子と機能セルの端子との間の最適配線となるとは限らな
いという欠点があった。

【００２２】本発明の目的は、領域で階層化することに
より、バックアノテーション結果からの配置配線修正に
必要な工数を削減し、ＴＡＴの短縮可能な大規模集積回
路装置の自動配置配線方法を提供することにある。

【００２３】

【課題を解決するための手段】第１の発明の大規模集積
回路装置の自動配置配線方法は、自動配置配線対象とす
る大規模集積回路装置（ＩＣ）チップのマクロを含む特
定の領域又は前記ＩＣチップ内を複数の領域に区切って
階層化し、前記マクロの配置及びマクロ間の信号配線後
に行う動作確認シミュレーションであるバックアノテー
ション結果に基づく配置配線修正を行う大規模集積回路
装置の自動配置配線方法において、前記マクロとそのマ
クロの周辺回路を含むように指定した領域を階層化し、
前記階層領域の各々が、この階層領域の周囲を周回し前
記マクロ及びその周辺回路に供給する電源と接地（ＧＮ
Ｄ）のバスラインである電源リングを有して前記階層領
域内外の電源構造を分割することを可能とし、前記配置
配線修正を、この配置配線修正が必要な特定の領域内又
は階層領域内のみで実行することを特徴とするものであ
る。

【００２４】また、前記ＩＣチップの内部領域全体にお
ける詳細配線の完了後、前記階層領域の内外を仮配線す
るために設定した仮想端子とこの仮想端子に接続された
前記仮配線を削除し、階層及び前記仮想端子が無い状態
で再配線を行うことにより最適な配線パタンを作成する
ことを可能とするものでも良い。

【００２５】また、前記階層領域の外周と前記再配線の
交差位置に端子を再設定することを特徴としても良い。

【００２６】また、前記階層領域が、複数個の前記マク
ロを内部に含めるよう自由な形状で領域を設定すること
が可能であることを特徴としても良い。

【００２７】さらに、前記ＩＣチップが、第１のマクロ
と第１の周辺回路を含む第１の階層領域と、前記第１の
マクロと第１の周辺回路と同一の第２のマクロと第２の
周辺回路とを含む第２の階層領域とを含む場合、前記第
１の階層領域内の配置配線パタン情報をコピーすること
により前記第２の階層領域を自動配置配線しても良い。

【００２８】第２の発明の大規模集積回路装置の自動配
置配線方法は、自動配置配線対象とする大規模集積回路
装置（ＩＣ）チップのマクロを含む特定の領域又は前記
ＩＣチップ内を複数の領域に区切って階層化し、前記マ
クロの配置及びマクロ間の信号配線後に行う動作確認シ
ミュレーションであるバックアノテーション結果に基づ
く配置配線修正を行う大規模集積回路装置の自動配置配
線方法において、自動配置配置配線の対象とする前記Ｉ
Ｃチップ全体の回路接続情報を保持する全体接続情報と
前記マクロの周辺回路を構成する機能セルの情報を保持
するデータベースを参照し前記マクロ及び前記機能セル
を配置する第１のステップと、前記ＩＣチップ全体の概
略配線を行う第２のステップと、前記マクロを含む階層
となる領域を設定する第３のステップと、前記第３のス
テップで設定した階層領域内の配置配線を行う第４のス
テップと、前記ＩＣチップ全体の詳細配線を行う第５の
ステップと、前記バックアノテーションを実行する第６
のステップと、前記バックアノテーション結果より配置
配線修正の必要性を判断する第７のステップと、前記バ
ックアノテーションが不合格となった場合に修正個所を
識別する第８のステップと、前記修正個所の位置が予め
指定した領域かそれ以外であるかを判定する第９のステ
ップとを有することを特徴とするものである。

【００２９】また、前記第４のステップが、前記階層領
域の決定後に前記階層領域の内外を仮配線するための仮
想端子を設定するステップと、前記階層領域である第２
階層領域のインスタンス名を抽出するステップと、第２
階層領域及びこの第２階層領域以外の自動配置配線領域
である第３階層内の各接続情報を抽出し出力するととも
に第２階層接続情報ファイル及び第３階層接続情報ファ
イルにそれぞれ登録するステップと、前記第２及び第３
階層接続情報ファイルに基づき前記第２及び第３階層領
域内の電源配線及び詳細配線を行う第２，第３階層領域
内の電源配線及び詳細配線ステップと、前記仮想端子接
続配線を削除するステップと、前記仮想端子を削除する
ステップと、禁止領域を設定するステップと、前記全体
接続情報と前記データベースを参照し階層領域間を再詳
細配線するステップと、端子を設定するステップとを有
しても良い。

【００３０】また、前記第９のステップが、前記階層領
域以外の自動配置配線領域である第３階層領域でのエラ
ー回避を判定するステップと、前記第３階層領域での配
置修正を判定する配置修正判定ステップと、前記第３階
層領域内の配置修正する配置修正ステップと、前記階層
領域である第２階層領域でのエラー回避を判定するステ
ップと、前記第２階層領域内の修正領域を判定するステ
ップと、決定した前記修正領域の大きさの修正の必要性
を判定するサイズ修正必要性判定ステップと、前記修正
領域を再設定するステップと、前記サイズ修正必要性判
定スッテプで前記修正領域の大きさの修正の必要がない
場合、領域内のマクロの配置移動を判定するステップ
と、マクロ配置を修正するステップと、前記マクロ以外
の機能セルの配置移動の必要性を判定するステップと、
前記機能セルの配置移動を行うステップとを有しても良
い。

【００３１】さらに、前記第２，第３階層領域内の電源
配線及び詳細配線ステップが、前記第３階層であるＩＣ
チップの自動配線領域の全部の前記第２階層領域の周囲
を周回し前記マクロ及びその周辺回路に供給する電源と
接地（ＧＮＤ）のバスラインである電源リングを構築す
るステップと、前記第３階層の電源配線を構成するステ
ップと、前記第３階層接続情報ファイルに基づきその信
号配線を行うステップと、前記第２階層の第１の領域の
電源配線を構成するステップと、前記第２階層接続情報
ファイルに基づき前記第１の領域の信号配線を行うステ
ップと、全ての前記第２階層の各領域の電源配線及び前
記第２階層接続情報ファイルに基づく信号配線を行うス
テップを有しても良い。

【００３２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３３】本実施の形態の大規模集積回路装置（Ｉ
Ｃ）、特にセルベースＩＣの自動配置配線方法は、自動
配置配線対象とするＩＣチップのマクロを含む特定の領
域又はＩＣチップ内を複数の領域に区切って階層化し、
マクロの配置及びマクロ間の信号配線後に行う動作確認
シミュレーション（以下バックアノテーション）結果に
基づく配置配線修正を修正が必要な特定の領域内又は階
層内のみで実行することを特徴とするものである。

【００３４】すなわち、マクロとそのマクロの周辺回路
を含むように指定した領域を階層化し、階層領域毎に個
別化した配置配線設計を可能にする。

【００３５】上記階層領域の各々が、その周囲を周回し
マクロ及びその周辺回路に供給する電源と接地（ＧＮ
Ｄ）のバスラインである電源リングを持つことにより、
階層領域内外の電源構造を分割することが可能になる。

【００３６】また、ＩＣチップの内部領域全体における
詳細配線の完了後、上記階層領域の内外を仮配線するた
めに設定した仮想端子とこの仮想端子に接続された仮配
線を削除し、階層及び仮想端子が無い状態で再配線を行
うことで、最適な配線パタンを作成することを可能とす
る。再配線時の禁止領域は、階層間を跨がない他の配線
パタン（削除されなかった配線）を用いる。

【００３７】さらに、上記階層領域の外周と再配線の交
差位置に端子を再設定することにより、バックアノテー
ション結果からの配置配線の修正を修正領域を限定して
行うことを可能にする。

【００３８】このようにして、指定した領域を境界とし
て電源構造及び回路接続情報を分割、個別化しているの
で、バックアノテーション結果からの修正を階層領域を
限定して行うことができる。

【００３９】これにより、大規模集積回路装置の開発Ｔ
ＡＴを削減する。また、特にセルベースＩＣの設計時、
マクロの配置及びマクロ間の信号配線後に行う動作確認
シミュレーション（バックアノテーション）結果からの
マクロ配置変更とそれに伴う信号配線変更に掛かる工数
を削減する。

【００４０】本発明の第１の実施の形態をフローチャー
トで示す図１を参照すると、この図に示す本実施の形態
の大規模集積回路装置の自動配置配線方法は、自動配置
配置配線の対象とするＩＣチップ全体の回路接続情報を
保持する全体接続情報１０１とマクロの周辺回路を構成
する機能セルの情報を保持するデータベース１０２を参
照しマクロ及び機能セルを配置するステップＳ１と、上
記ＩＣチップ全体の概略配線を行うステップＳ２と、マ
クロを含み階層となる領域を設定するステップＳ３と、
設定した階層領域内の配置配線を行うステップＳ４と、
ＩＣチップ全体の詳細配線を行うステップＳ５と、バッ
クアノテーションを実行するステップＳ６と、バックア
ノテーション結果より配置配線修正の必要性を判断する
ステップＳ７と、バックアノテーションが不合格（Ｎ
Ｇ）となった場合に修正処理を行う修正処理ステップＳ
１０とを有する。

【００４１】この修正処理ステップＳ１０は、修正個所
を識別するステップＳ８と、上記修正個所位置が予め指
定した領域かそれ以外であるかを判定するステップＳ９
とを有する。

【００４２】ステップＳ４の階層領域内配置配線の詳細
をフローチャートで示す図２を参照すると、この階層領
域内配置配線ステップＳ４は、階層領域決定後仮想端子
を設定するステップＳ４１と、後述する第２階層のイン
スタンス名を抽出するステップＳ４２と、第２及び後述
の第３階層内の各接続情報を抽出し出力するとともに第
２階層接続情報１０３及び第３階層接続情報１０４にそ
れぞれ登録するステップＳ４３と、第２及び第３階層接
続情報１０３，１０４に基づき第２及び第３階層領域内
の電源配線及び詳細配線を行うステップＳ４４と、仮想
端子接続配線を削除するステップＳ４５と、仮想端子を
削除するステップＳ４６と、禁止領域を設定するステッ
プＳ４７と、全体接続情報１０１とデータベース１０２
を参照し階層間を再詳細配線するステップＳ４８と、端
子を設定するステップＳ４９とを有する。

【００４３】第２及び第３階層領域内の電源配線及び詳
細配線ステップＳ４４の詳細をフローチャートで示す図
３を参照すると、このステップＳ４４は、第３階層であ
るＩＣチップの自動配線領域の全部の第２階層領域の電
源リングを構築するステップＳ４４１と、第３階層の電
源配線を構成するステップＳ４４２と、第３階層接続情
報１０４に基づきその信号配線を行うステップＳ４４３
と、第２階層の第１の領域の電源配線を構成するステッ
プＳ４４４と、第２階層接続情報１０３に基づき同領域
の信号配線を行うステップＳ４４５と、続いて全ての第
２階層の各領域の電源配線及び第２階層接続情報１０３
に基づく信号配線を行うステップＳ４４６〜Ｓ４４９を
有する。

【００４４】領域判定ステップＳ９の詳細をフローチャ
ートで示す図４を参照すると、この領域判定ステップＳ
９は、第３階層でのエラー回避を判定するステップＳ９
１と、第３階層領域での配置修正を判定するステップＳ
９２と、第３階層領域内の配置修正するステップＳ９３
と、第２階層領域でのエラー回避を判定するステップＳ
９４と、この第２階層領域内の修正領域を判定するステ
ップＳ９６と、決定した修正領域の大きさ（サイズ）の
修正の必要性を判定するステップＳ９７と、修正領域を
再設定するステップＳ９８と、スッテプＳ９７で修正領
域の大きさの修正の必要がない場合、修正領域内のマク
ロの配置移動を判定するステップＳ９９と、マクロ配置
を修正するステップＳ１００と、マクロ以外の機能セル
を配置移動の必要性を判定するステップＳ１０１と、そ
の機能セルの配置移動を行うステップＳ１０２とを有す
る。

【００４５】本実施の形態の大規模集積回路装置の自動
配置配線方法によって構成され階層領域を指定した大規
模集積回路（ＩＣ）チップの全体の概要を模式的に平面
図で示す図５を参照すると、この図に示す本実施の形態
の自動配置配線の対象であるＩＣチップ１は、階層領域
を含む自動配線領域２と、インタフェース領域３とを有
する。

【００４６】自動配線領域２は、階層指定した領域であ
る階層領域４及び５と、階層領域４及び５内のマクロブ
ロックやＲＡＭブロックなどのマクロ６，７と、機能セ
ル８とを有する。ここで、説明の便宜上、自動配線領域
２に設定した階層領域４，５を第２階層領域と定義し、
それ以外の自動配線領域２の領域を第３階層領域と定義
する。

【００４７】階層領域４及び５の内外は、後述するよう
に個別の禁止領域となっており、階層領域外の機能セル
８と接続される配線（第３階層配線）は階層領域内（第
２階層領域）には侵入することはできず、逆もまた同よ
うである。各階層領域４，５の外周には後述する電源リ
ング２７を有する。階層間を跨ぐ配線は、階層領域４及
び５の外周上に後述の仮想端子１０を設定する。

【００４８】機能セル８の構造を模式立体図で示す図６
（Ａ）を参照すると、この図に示す機能セル８は、機能
セルのセル範囲８１内に、機能セル内の配線８２と、機
能セルを構成する素子８３とを含む。

【００４９】機能セル８は、通常、予めデータベースと
して用意しておき、自動配線領域２の階層領域４及び５
内、また、階層領域４，５外に配置する。

【００５０】ＩＣチップ１の自動配線領域２における第
２階層領域内を配線する場合の配線禁止領域及び第２階
層領域外、すなわち、第３階層領域を配線する場合の配
線禁止領域をそれぞれ模式立体図で示す図６（Ｂ）及び
図６（Ｃ）を参照すると、まず、図６（Ｂ）において、
斜線で示す領域６１，６２，２１は階層領域４，５内を
配線する場合の配線禁止領域であり、白抜きで示す領域
４１，４２は自動配線可能領域である。

【００５１】ここで、階層間を跨ぐ配線は、上記仮想端
子１０上を通過する構造になり、この仮想端子１０を境
界として回路接続情報の分割を行う。すなわち、仮想端
子１０によって領域内外の配線を個別設計することを可
能とする。

【００５２】次に、図６（Ｃ）において、斜線で示す領
域４２，５２は階層領域外を配線する場合の配線禁止領
域であり、白抜きで示す領域２２は自動配線可能領域で
ある。

【００５３】階層領域外を配線する場合は自動配線領域
２内で階層領域４，５を配線禁止領域４２，５２とし仮
想端子１０から配線する。

【００５４】また、電源配線構造においても第２階層領
域の周囲を周回する電源リングを構築する。ここで、電
源リングとは機能セルやマクロに供給する電源とＧＮＤ
のバスラインを指す。

【００５５】仮想端子１０の設定方法をレイアウト図で
示す図７（Ａ）を参照すると、ＩＣチップ１の内部の自
動配線領域２全体での概略配線経路決定後、階層領域４
（以下説明の便宜上第２階層領域４と呼ぶ）外にある機
能セル（又はマクロ）８５と階層領域４内にある機能セ
ル（又はマクロ）８６の端子間を接続する概略配線９上
の第２階層領域４の外周４３と概略配線９との交差位置
に階層間の仮想端子１０を設定する。ただし、この時、
第３階層→第２階層→第３階層というように、単に階層
間を通過するだけの概略配線経路と第２階層領域外周と
の交差位置には仮想端子を設定しない。

【００５６】この後、仮想端子１０より内側の第２階層
領域４においてインスタンスの設定と仮想端子名設定を
行うことにより、回路接続情報を階層領域毎に分割して
抽出することを可能とする。

【００５７】次に、階層間の再配線の構成をレイアウト
図で示す図７（Ｂ）を参照すると、階層間の詳細配線
は、上記の概略配線後に設定した図７（Ａ）の仮想端子
１０上を通過させた場合、冗長な配線となる可能性が高
いので、仮想端子１０に接続された概略配線９を１度削
除し、階層及び仮想端子が無い状態で再詳細配線を行う
ことで、無駄な引き回しのない、より適した端子１１０
及び配線９１のパタンを作成することを可能とする。

【００５８】電源配線の詳細な構成を模式的に模式平面
図で示す図８を参照すると、第３階層である自動配線領
域２の最外周に構成された電源リング２５と、電源リン
グ２５から電源を内部に供給するための電源配線２６
と、第２階層領域４の周囲に構成された電源リング２７
とを有する。

【００５９】電源リング２７は第３階層における電源配
線の侵入を防ぐ働きをする。

【００６０】これにより、階層領域内外での電源配線幅
や電源格子のピッチ等は個別に設定することができる。

【００６１】階層領域外に電源配線が構成された後、階
層領域内の電源配線を構築する。

【００６２】階層領域内の電源配線の詳細な構成例を模
式的に模式平面図で示す図９を参照すると、階層領域４
の最外周の電源リング２７と、階層領域４内にあるマク
ロ６と、マクロ６の最外周の電源リング６１と、電源リ
ング２７と電源リング６１との間に構築した階層領域内
用の電源配線４６とを有する。

【００６３】本実施の形態では、第３階層→第２階層→
第３階層というように、単に階層間を通過するだけの概
略配線経路と第２階層領域外周との交差位置には仮想端
子を設定しないとしたが、設計者の判断で仮想端子を設
定し、通過配線としてもよい。

【００６４】次に、図１、図２、図３及び図４を参照し
て本実施の形態の動作について説明すると、まず、ステ
ップＳ１でチップ全体の接続情報１０１と自動配置配線
データベース１０２とを参照し、マクロ及び機能セルを
配置する。次にステップＳ２で全体接続情報１０１に基
づき概略配線する。

【００６５】次に、ステップＳ３で第２階層の領域すな
わち第２階層領域を指定する。第２階層領域は１つ以上
のマクロとそのマクロの周辺回路を含めて設定する。ま
たバックアノテーション結果より、マクロの配置移動の
可能性がありうる範囲を推測した領域を設定する。

【００６６】次にステップＳ４で第２階層領域内の配置
配線を行う。

【００６７】図２を再度参照すると、まず、ステップＳ
４１で、階層領域決定後、階層領域外周と概略配線の交
差位置に階層間の仮想端子を設定する。ステップＳ４２
で、第２階層領域のインスタンス名とステップＳ４１で
設定した端子名を設定する。ステップＳ４３で、ステッ
プＳ４２で設定したインスタンス名と端子名を反映し、
階層毎に分割された接続情報を抽出第２及び第３階層内
の各接続情報を抽出しそれぞれ第２階層接続情報１０３
及び第３階層接続情報１０４に登録する。

【００６８】ステップＳ４４で、第２及び第３階層接続
情報１０３，１０４に基づき各階層領域内の電源配線及
び詳細配線を設計する。

【００６９】図３を再度参照すると、まず、ステップＳ
４４１でステップＳ３において設定したｎ個の各第２階
層領域の周囲に電源リングを構築する。ステップＳ４４
２で第３階層電源配線を構築する。ステップＳ４４１に
おいて構築した電源リングがあるため、ステップＳ３に
おいて設定した第２階層内には電源配線は侵入しない。

【００７０】次にステップＳ４４３で、第３階層信号配
線を行う。ステップＳ４３において分割した、第３階層
の回路接続情報１０４に基づき信号配線を行う。ステッ
プＳ３において設定した第２階層領域は、配線禁止にな
っているため、その領域には侵入せず、ステップＳ４１
において設定した仮想端子までの信号配線が形成され
る。

【００７１】次にステップＳ４４８で、第２階層電源配
線（ｎ個目の領域内）を行う。ステップＳ３において設
定したｎ個の領域内に、ステップＳ４４１において構築
した電源リングの内側に電源配線が格子状に形成され
る。この時、第２階層内にあるマクロの周囲には、マク
ロリングが存在するため、電源配線はマクロ内領域に侵
入しない。

【００７２】次にステップＳ４４９で第２階層信号配線
（ｎ個目の領域内）を行う。ステップＳ４２において分
割された、第２階層の回路接続情報１０３に基づき、信
号配線を行う。この配線はステップＳ３において設定し
た領域内で形成され、ステップＳ４１において設定され
た仮想端子までの信号配線が形成される。ステップＳ４
４８とステップＳ４４９は、第２階層領域の１個目〜ｎ
個目まで繰り返される。

【００７３】ステップＳ４５で仮想端子に接続されてい
る配線パタンを削除する。ステップＳ４６で、仮想端子
を削除する。ステップＳ４７で、禁止領域を設定する。
禁止領域の設定にはチップ内部領域に存在する現時点の
配線パタンを用いる。

【００７４】ステップＳ４８で、ステップＳ４７におい
て設定した禁止領域と全体接続情報１０１とデータベー
ス１０２とに基づき階層間を再詳細配線を行う。ステッ
プＳ４９で、ステップＳ４において指定した階層領域と
ステップＳ４８の再詳細配線の交差位置に端子を再設定
する。

【００７５】次に、図１に戻り、ステップＳ６で、バッ
クアノテーションを実施する。ステップＳ７でバックア
ノテーション結果より、現レイアウトパタンで問題ない
かを判定する。ＯＫなら配置配線完了し、ＮＧの場合は
ステップＳ８へ進み、このステップＳ８で修正個所を識
別し、ステップＳ９で、修正個所の位置が指定した階層
領域内かそれ以外であるかを判定して、配置配線を修正
する。

【００７６】図４を再度参照すると、まず、ステップＳ
９１で、第３階層の修正でエラー回避可能かの判断を行
う。第３階層はマクロが存在しない階層なので修正工数
が小さい。Ｙｅｓの場合ステップＳ９２へ、Ｎｏの場合
ステップＳ９４へ進む。

【００７７】ステップＳ９２で、第３階層におけるセル
の配置修正が必要かの判断を行う。Ｙｅｓの場合ステッ
プＳ９３へ、Ｎｏの場合はステップＳ９５でＢへＪｕｍ
ｐし、ステップＳ４４３へ進む。

【００７８】次にステップＳ９３で、配置修正する。機
能セルの配置修正後、ＢへＪｕｍｐし、ステップＳ４４
３へ進む。

【００７９】次にステップＳ９４で第２階層の修正でエ
ラー回避可能かの判断を行う。Ｙｅｓの場合ステップＳ
９６へ、Ｎｏの場合はＡへＪｕｍｐし、ステップＳ１，
Ｓ２の配置後、ステップＳ３で第２階層領域の再設定を
行う。

【００８０】ステップＳ９６で修正対象領域の識別を行
う。ステップＳ３で設定した第２階層領域の中でどの領
域を修正すれば、バックアノテーションが収束するか識
別する。

【００８１】次にステップＳ９７で修正対象領域の大き
さの修正が必要かの判断を行う。Ｙｅｓの場合ステップ
Ｓ９８でＡへＪｕｍｐし、ステップＳ１，Ｓ２の配置
後、ステップＳ３で第２階層領域の再設定を行う。Ｎｏ
の場合はステップＳ９９へ進む。ステップＳ９９で修正
対象領域内でのマクロの配置修正が必要かの判断を行
う。Ｙｅｓの場合ステップＳ１００へ、Ｎｏの場合ステ
ップＳ１０１へ進む。

【００８２】ステップＳ１００で配置修正を行う。マク
ロと機能セルの配置修正後、ＣｎへＪｕｍｐし、ステッ
プＳ４４８へ進む。

【００８３】ステップＳ１０１で修正対象領域内でのマ
クロ以外の配置修正が必要かの判断を行う。Ｙｅｓの場
合ステップＳ１０２へ、Ｎｏの場合ＤｎへＪｕｍｐし、
ステップＳ４４９へ進む。

【００８４】ステップＳ１０２で配置修正を行う。機能
セルの配置修正後、ＤｎへＪｕｍｐし、ステップＳ４４
９へ進む。

【００８５】この後、ステップＳ６に戻り、バックアノ
テーションがＯＫになるまで図２、図３及び図４に示す
ステップＳ４、Ｓ４４、Ｓ９のフローを繰り返す。ＯＫ
になったら終了する。

【００８６】次に、本発明の第２の実施の形態を特徴付
ける階層領域の設定方法によるＩＣチップ１Ａのマクロ
配置結果を模式平面図で示す図１０を参照すると、ＩＣ
チップ１Ａ内に指定した第２階層領域４Ａは、自由な形
状で領域を設定することが可能であり、複数個のマクロ
６Ａを第２階層領域４Ａ内に含めることができる。

【００８７】この例では、第２階層領域４Ａを十字状と
し、十字を構成する５個の方形領域のうち腕部の４個の
方形領域の各々に４つのマクロ６Ａの各々を配置し、中
央方形領域に第２階層領域４Ａ内の機能セル８Ａを配置
している。

【００８８】また、図１１を参照すると、この図に示す
ＩＣチップ１Ｂは、指定した第２階層領域４Ｂが、マク
ロ６Ｂと、その周辺回路を構成する機能セル８Ｂとを有
する。さらに、第２階層領域４Ｂ以外にも、マクロ６Ｂ
と機能セル８Ｂの各々と同一のマクロ及び周辺回路を持
つ第２階層領域がある場合は、その階層領域内の配置配
線パタン情報をコピーすることができ、マクロや機能セ
ルの相対配置位置及び配線形状を揃えることができ、同
一特性の確保が可能である。

【００８９】第２階層領域４Ｃは、第２階層領域４Ｂを
線Ａ−Ａに対し線対称にコピーした例を示す。

【００９０】以上本発明の実施の形態について説明した
が、これにより以下に述べるような効果を奏する。

【００９１】第１の効果は階層領域毎に個別の電源構成
を有しているので、バックアノテーション結果よりマク
ロの配置修正があった場合、修正領域を縮小することが
でき、配置配線工数を削減、つまり開発期間の短縮がで
きることである。

【００９２】例えば、チップサイズ１２ｍｍ×１２ｍｍ
のＩＣチップのレイアウトのバックアノテーションま
で、マクロ配置修正を１０回行った場合の工数を比較す
ると次のようになる。

【００９３】本実施の形態の自動配置配線方法によるＩ
Ｃチップの階層領域を内部領域面積の１／１６とし、電
源格子ピッチを１６．８μｍとした場合、従来手法の場
合の修正エリアを１００とすると、本実施の形態の修正
領域は階層領域分のみとなるので１００／１６＝６．２
５となる。一方、電源配線の１回の修正に掛かる工数は
この例のＩＣチップサイズ及び電源格子ピッチの場合は
従来約８Ｈ必要とするが、本実施の形態の方法では１Ｈ
となる。すなわち、１／８の工数削減となる。

【００９４】第２の効果は、マクロ毎に各階層領域を有
しているので、マクロの移動やマクロ周辺にタイミング
調整用のスタンダードセル追加等を容易に行うことがで
き、最適なタイミング設計が容易にできることである。

【００９５】

【発明の効果】以上説明したように、本発明の大規模集
積回路装置の自動配置配線方法は、マクロとそのマクロ
の周辺回路を含むように指定した領域を階層化し、この
階層領域の各々が、この階層領域の周囲を周回しマクロ
及びその周辺回路に供給する電源と接地（ＧＮＤ）のバ
スラインである電源リングを有して階層領域内外の電源
構造を分割することを可能とし、この配置配線修正が必
要な特定の領域内又は階層領域内のみで実行する階層領
域毎に個別の電源構成を有しているので、バックアノテ
ーション結果よりマクロの配置修正があった場合、修正
領域を縮小することができ、配置配線工数を削減、つま
り開発期間の短縮ができるという効果がある。

【００９６】また、マクロ毎に各階層領域を有している
ので、マクロの移動やマクロ周辺にタイミング調整用の
スタンダードセル追加等を容易に行うことができ、最適
なタイミング設計が容易にできるという効果がある。

【図面の簡単な説明】

【図１】本発明の大規模集積回路装置の自動配置配線方
法の第１の実施の形態を示すフローチャートである。

【図２】図１の領域（階層）内配置配線ステップの詳細
を示すフローチャートである。

【図３】図２の電源配線及び詳細配線ステップの詳細を
示すフローチャートである。

【図４】図１の領域判定ステップの詳細を示すフローチ
ャートである。

【図５】本実施の形態の大規模集積回路装置の自動配置
配線方法によって構成されたＩＣチップの全体の概要を
模式的に示す模式平面図である。

【図６】機能セルの構造と階層領域内及び階層領域外を
配線する場合の配線禁止領域をそれぞれ示す模式立体図
である。

【図７】仮想端子１０の設定方法及び階層間の再配線の
構成をそれぞれ示すレイアウト図である。

【図８】電源配線の詳細な構成を模式的に示す模式平面
図である。

【図９】階層領域内の電源配線の詳細な構成例を模式的
に示す模式平面図である。

【図１０】本発明の第２の実施の形態を特徴付ける階層
領域の設定方法によるＩＣチップのマクロ配置結果を示
す模式平面図である。

【図１１】本発明の第３の実施の形態を特徴付ける階層
領域の設定方法によるＩＣチップのマクロ配置結果を示
す模式平面図である。

【図１２】従来の第１の大規模集積回路装置の自動配置
配線方法の一例を示すフローチャートである。

【図１３】図１２のフローによって構成された従来の第
１の大規模集積回路チップの概要を模式的に示す模式平
面図である。

【図１４】従来の第２の大規模集積回路装置の自動配置
配線方法の一例を示すフローチャートである。

【図１５】従来の第３の大規模集積回路装置の自動配置
配線方法によって構成された従来の第２の大規模集積回
路チップの概要を模式的に示す模式平面図である。

【符号の説明】

１，１Ａ，１Ｂ，３０１ ＩＣチップ ２ 自動配線領域 ３，３０３ インタフェース領域 ４，５，４Ａ，４Ｂ 階層領域 ６，７，６Ａ，６Ｂ，３０４ マクロ ８，８Ａ，８Ｂ，８５，８６，３０５ 機能セル ９ 概略配線 １０ 仮想端子 ２５，２７，６１ 電源リング ２６，４６ 電源配線 ８１ セル範囲 ８２，９１ 配線 ８３ 素子 １０１ 全体接続情報 １０２ データベース １０３ 第２階層接続情報 １０４ 第３階層接続情報 ３０２ マクロとセル領域 ４０１ セル列 ４０２ セル列間チャネル ４０３ 電源配線経路 ４０４ マクロ端子 ４０５，４０８ 仮想端子 ４０６ 信号配線経路 ４０７，４０９ 端子

フロントページの続き Ｆターム(参考） 5B046 AA08 BA06 5F064 DD02 DD03 DD25 DD34 EE02 EE22 EE52 EE57 HH08 HH09 HH12

Claims (9)

【特許請求の範囲】
1. 【請求項１】 自動配置配線対象とする大規模集積回路
   装置（ＩＣ）チップのマクロを含む特定の領域又は前記
   ＩＣチップ内を複数の領域に区切って階層化し、前記マ
   クロの配置及びマクロ間の信号配線後に行う動作確認シ
   ミュレーションであるバックアノテーション結果に基づ
   く配置配線修正を行う大規模集積回路装置の自動配置配
   線方法において、 前記マクロとそのマクロの周辺回路を含むように指定し
   た領域を階層化し、 前記階層領域の各々が、この階層領域の周囲を周回し前
   記マクロ及びその周辺回路に供給する電源と接地（ＧＮ
   Ｄ）のバスラインである電源リングを有して前記階層領
   域内外の電源構造を分割することを可能とし、 前記配置配線修正を、この配置配線修正が必要な特定の
   領域内又は階層領域内のみで実行することを特徴とする
   大規模集積回路装置の自動配置配線方法。
2. 【請求項２】 前記ＩＣチップの内部領域全体における
   詳細配線の完了後、前記階層領域の内外を仮配線するた
   めに設定した仮想端子とこの仮想端子に接続された前記
   仮配線を削除し、階層及び前記仮想端子が無い状態で再
   配線を行うことにより最適な配線パタンを作成すること
   を可能とすることを特徴とする請求項１記載の大規模集
   積回路装置の自動配置配線方法。
3. 【請求項３】 前記階層領域の外周と前記再配線の交差
   位置に端子を再設定することを特徴とする請求項２記載
   の大規模集積回路装置の自動配置配線方法。
4. 【請求項４】 前記階層領域が、複数個の前記マクロを
   内部に含めるよう自由な形状で領域を設定することが可
   能であることを特徴とする請求項１記載の大規模集積回
   路装置の自動配置配線方法。
5. 【請求項５】 前記ＩＣチップが、第１のマクロと第１
   の周辺回路を含む第１の階層領域と、前記第１のマクロ
   と第１の周辺回路と同一の第２のマクロと第２の周辺回
   路とを含む第２の階層領域とを含む場合、前記第１の階
   層領域内の配置配線パタン情報をコピーすることにより
   前記第２の階層領域を自動配置配線することを特徴とす
   る請求項１記載の大規模集積回路装置の自動配置配線方
   法。
6. 【請求項６】 自動配置配線対象とする大規模集積回路
   装置（ＩＣ）チップのマクロを含む特定の領域又は前記
   ＩＣチップ内を複数の領域に区切って階層化し、前記マ
   クロの配置及びマクロ間の信号配線後に行う動作確認シ
   ミュレーションであるバックアノテーション結果に基づ
   く配置配線修正を行う大規模集積回路装置の自動配置配
   線方法において、 自動配置配置配線の対象とする前記ＩＣチップ全体の回
   路接続情報を保持する全体接続情報と前記マクロの周辺
   回路を構成する機能セルの情報を保持するデータベース
   を参照し前記マクロ及び前記機能セルを配置する第１の
   ステップと、 前記ＩＣチップ全体の概略配線を行う第２のステップ
   と、 前記マクロを含む階層となる領域を設定する第３のステ
   ップと、 前記第３のステップで設定した階層領域内の配置配線を
   行う第４のステップと、 前記ＩＣチップ全体の詳細配線を行う第５のステップ
   と、 前記バックアノテーションを実行する第６のステップ
   と、 前記バックアノテーション結果より配置配線修正の必要
   性を判断する第７のステップと、 前記バックアノテーションが不合格となった場合に修正
   個所を識別する第８のステップと、 前記修正個所の位置が予め指定した領域かそれ以外であ
   るかを判定する第９のステップとを有することを特徴と
   する大規模集積回路装置の自動配置配線方法。
7. 【請求項７】 前記第４のステップが、前記階層領域の
   決定後に前記階層領域の内外を仮配線するための仮想端
   子を設定するステップと、 前記階層領域である第２階層領域のインスタンス名を抽
   出するステップと、 第２階層領域及びこの第２階層領域以外の自動配置配線
   領域である第３階層内の各接続情報を抽出し出力すると
   ともに第２階層接続情報ファイル及び第３階層接続情報
   ファイルにそれぞれ登録するステップと、 前記第２及び第３階層接続情報ファイルに基づき前記第
   ２及び第３階層領域内の電源配線及び詳細配線を行う第
   ２，第３階層領域内の電源配線及び詳細配線ステップ
   と、 前記仮想端子接続配線を削除するステップと、 前記仮想端子を削除するステップと、 禁止領域を設定するステップと、 前記全体接続情報と前記データベースを参照し階層領域
   間を再詳細配線するステップと、 端子を設定するステップとを有することを特徴とする請
   求項６記載の大規模集積回路装置の自動配置配線方法。
8. 【請求項８】 前記第９のステップが、前記階層領域以
   外の自動配置配線領域である第３階層領域でのエラー回
   避を判定するステップと、 前記第３階層領域での配置修正を判定する配置修正判定
   ステップと、 前記第３階層領域内の配置修正する配置修正ステップ
   と、 前記階層領域である第２階層領域でのエラー回避を判定
   するステップと、 前記第２階層領域内の修正領域を判定するステップと、 決定した前記修正領域の大きさの修正の必要性を判定す
   るサイズ修正必要性判定ステップと、 前記修正領域を再設定するステップと、 前記サイズ修正必要性判定スッテプで前記修正領域の大
   きさの修正の必要がない場合、領域内のマクロの配置移
   動を判定するステップと、 マクロ配置を修正するステップと、 前記マクロ以外の機能セルの配置移動の必要性を判定す
   るステップと、 前記機能セルの配置移動を行うステップとを有すること
   を特徴とする請求項６記載の大規模集積回路装置の自動
   配置配線方法。。
9. 【請求項９】 前記第２，第３階層領域内の電源配線及
   び詳細配線ステップが、前記第３階層であるＩＣチップ
   の自動配線領域の全部の前記第２階層領域の周囲を周回
   し前記マクロ及びその周辺回路に供給する電源と接地
   （ＧＮＤ）のバスラインである電源リングを構築するス
   テップと、 前記第３階層の電源配線を構成するステップと、 前記第３階層接続情報ファイルに基づきその信号配線を
   行うステップと、 前記第２階層の第１の領域の電源配線を構成するステッ
   プと、 前記第２階層接続情報ファイルに基づき前記第１の領域
   の信号配線を行うステップと、 全ての前記第２階層の各領域の電源配線及び前記第２階
   層接続情報ファイルに基づく信号配線を行うステップを
   有することを特徴とする請求項７記載の大規模集積回路
   装置の自動配置配線方法。