JP3123953B2 - 半導体集積回路のレイアウト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト方法に関し、特にマスタースライス型半導体
集積回路のレイアウト方法に関する。

【０００２】

【従来の技術】マスタースライス型半導体集積回路のレ
イアウト方法においては、あらかじめ半導体チップの内
部領域に規則正しく水平方向と垂直方向に基本セルを配
列して形成した下地を用い、下地上の基本セル間をアル
ミニュームなどの金属配線を用いて配線することによ
り、所望の論理回路を設計している。この設計法による
と、金属配線形成工程の以降を回路毎に製造するので、
短い期間で製造できる利点があるが、設計された集積回
路のチップ面積は、所望の論理回路の規模により一意的
には定まらず、設計当初に選択した下地の大きさにによ
って決定されていた。

【０００３】最近、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ ＩＣ）においては、開発の短納期
化と低コストの両方が強く要求されている。この両方を
満足する方法として、チップ面積が大きくなることに対
しては余り考慮せず回路特性の検証に重点をおいてマス
タスライス型半導体集積回路のレイアウトを行い、次に
試作品の回路特性が満足した後、回路評価用チップを小
さくするための量産品用マスタスライス型半導体集積回
路のレイアウトが行われている。

【０００４】しかしながら、この方法では回路評価用チ
ップの自動レイアウトの設計結果とは無関係に、量産用
チップの設計の際には最初から配置配線をやり直すの
で、設計期間が大幅に長くなるとともに、設計した半導
体集積回路のレイアウトが、回路評価用チップのレイア
ウトと大幅に異なってしまうので、回路評価用チップで
は特性を満足していても、再設計後の量産用チップでは
回路特性が満足しないという問題が発生する。

【０００５】上記の問題を解決するための技術として、
特開昭６０−２６２４４１号公報に記載されている集積
回路の設計方法を参照することができる。この公報で
は、マスタスライス中の使用されなかった基本セルを削
除し、削除によって生じる空き領域に使用する基本セル
を詰める技術が用いられている。

【０００６】

【発明が解決しようとする課題】上述した従来のマスタ
ースライス型半導体集積回路のレイアウト方法は、回路
評価用チップと量産用チップの２回設計しなければなら
ないので、設計期間が大幅に長くなるとともに、回路評
価用チップでは特性を満足していても、再設計後の量産
用チップでは回路特性が満足しないという問題がある。

【０００７】また、特開昭６０−２６２４４１号公報に
記載されている集積回路の設計方法においては、１回の
レイアウト設計で量産用チップを設計するものの、使用
されなかった基本セルを削除する前のレイアウトと、削
除によって生じた空き領域に基本セルを詰めた後のレイ
アウトでは大幅に異なるため、最初のレイアウトで回路
特性が満足しても、その後の基本セルを詰めた後のレイ
アウトでは回路特性が満足しないため、回路特性を満た
すまで何回もレイアウトをやり直しせざるを得ないた
め、レイアウトの設計期間が大幅に長くなるという問題
がある。

【０００８】このため、本発明の目的は、１回の自動レ
イアウトでチップを縮小するとともに、配線遅延による
影響を受けないようにチップ全体をレイアウトすること
で、縮小後のチップの回路特性を満足することが可能な
半導体集積回路のレイアウト方法を提供することにあ
る。

【０００９】

【課題を解決するための手段】そのため、本発明の半導
体集積回路のレイアウト方法は、半導体基板上に論理回
路の基本要素である基本セルをアレイ状に配置して形成
した内部セル領域を有するマスタースライス方式の半導
体集積回路をレイアウト処理する半導体集積回路のレイ
アウト方法において、前記内部セル領域に前記基本セル
を用いて構成した回路ブロックを配置しこれら相互の配
線を行って得られた前記内部セル領域内のレイアウト
で、回路接続として使用されない未使用セルが存在する
かどうかを前記内部セル領域を構成する水平方向の各セ
ル行毎に判定する第１のステップと、前記各セル行毎に
前記各セル行に存在する前記未使用セルのうち前記内部
セル領域の一辺に最も近い前記未使用セルである行未使
用セルを探索し、全ての前記行未使用セルのうちで前記
一辺から最も遠い前記行未使用セルを構成する辺のう
ち、前記一辺に平行しかつ前記一辺に遠い方の辺と、前
記一辺との間の領域を前記回路ブロックの移動範囲とし
て設定する第２のステップと、回路接続に用いられた使
用ブロックを前記未使用セルに対して置換するように、
順次前記回路ブロックの移動範囲内で前記一辺に近い方
向に移動する第３のステップと、前記回路ブロックの移
動範囲内で回路接続情報により再配線を行う第４のステ
ップと、を順次前記内部セル領域の前記一辺と対抗する
辺まで繰り返すことを特徴としている。

【００１０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１１】図１は、本発明の実施の形態による半導体
集積回路のレイアウト方法のフローチャートであり、ス
テップＳ１０１で、回路接続情報１と、ＮＡＮＤゲー
ト，ＮＯＲゲートなどの回路ブロックに関しての情報が
格納されているブロックライブラリ２と、下地上の配置
及び配線格子についての規則や、配置や配線についての
禁止情報など基本セルが配列されている下地に関する様
々な規則が格納されている下地情報３とを用いて自動配
置配線を行う。

【００１２】次に、ステップＳ１０１で生成したレイア
ウトの一部を図２に、基本セルのうち使用セルａと未使
用セルｂの分布状況を図３に示す。図２において、配置
格子（図示せず）上に２つの基本セル１０ａ，１０ｂが
配置され、この基本セル上を第１金属配線層からなる水
平方向配線２０Ａが水平配線チャネル２００に沿って配
線され、スルーホール３１で第２金属配線層からなる垂
直方向配線２０Ｂと接続している。垂直方向配線２０Ｂ
は、垂直配線チャネル１００に沿って基本セル１０ｂの
外部に配線されている。

【００１３】また、１００ａ，２００ａはそれぞれ垂直
予備配線チャネル及び水平予備配線チャネルであり、ス
テップＳ１０１ではこの予備配線チャネル１００ａ，２
００ａを使用せず、後工程で使用する予備の配線チャネ
ルとして確保しておく。

【００１４】図３において、内部セル領域１は、ｍ行ｎ
列に配列された基本セル列からなり、斜線部で示す基本
セルがステップＳ１０１の自動配置配線で回路を形成す
るのに用いられた使用セルａを表す。また内部セル領域
１において、使用セルａの残りの基本セルがステップＳ
１０１で使用されないで残った未使用セルｂを表す。

【００１５】次に、ステップＳ１０２で内部セル領域１
内に未使用セルｂがあるかどうかを判定する。もし、未
使用セルｂが存在しなければ十分集積度が高いと判断で
きるので処理を終了しレイアウト設計を完了する。一
方、未使用セルｂが存在する場合、次のステップＳ１０
３で使用セルａの一部を左側に１セル分移動して、未使
用セルｂを使用セルａに置き換えるための、ブロック移
動範囲の設定を行う。

【００１６】図４（Ａ）に示す簡略化した４行６列から
なる内部セル領域２において、どのようにブロック移動
範囲を定めるかについて次に具体的に説明する。

【００１７】図４（Ａ）に示す内部セル領域２は、１行
目が使用セルａ１１〜ａ１３，ｃ１１，ｃ１２と未使用
セルｂ１２とからなり、２行目が使用セルａ２１，ｃ２
１〜ｃ２３と未使用セルｂ２１，２６とからなり、同様
に４行目が使用セルａ４１〜ａ４３，ｃ４１と未使用セ
ルｂ４３，ｂ４６とから構成される。

【００１８】ここで、使用セルａｍｎ（ｍ，ｎは自然
数）及びｃｉｊ（ｉ，ｊは自然数）のうち、使用セルａ
ｍｎは次工程のステップＳ１０４で説明するブロックの
仮移動で動かない使用セルを表し、ｃｉｊはブロックの
仮移動で移動する使用セルを表す。

【００１９】まず、各行で１番左側に位置する未使用セ
ルｂｋｌ（ｋ，ｌは自然数）のうち、列番号ｌの最大値
を調べる。すなわち、図４（Ａ）では、未使用セルｂｋ
ｌの最小値の列番号ｌは２であり、同様に２行目は１、
３行目は４、４行目は３であるから、使用セルｂｋｌの
列番号ｌは、１行目〜４行目に対応して（２，１，４，
３）のようになり、このうちで列番号ｌの最大値は４で
あることがわかる。従って、図４（Ａ）に示す内部セル
領域２では、１列〜４列目までをブロック移動範囲とし
て設定する。

【００２０】上記で説明したブロック移動範囲では、各
行に少なくとも１個以上の未使用セルｂｋｌを含むこと
になる。その理由は、ブロック移動範囲は各行で１番左
側に位置する未使用セルｂｋｌのうち列番号ｌの最大値
で定められるためである。

【００２１】次に、ステップＳ１０４において、ステッ
プＳ１０３で設定したブロック移動範囲内で使用セルｃ
ｉｊを左側に１セル分移動する。図４（Ａ）の例では、
まず１行目で使用セルｃ１１を未使用セルｂ１２の位置
に移動する。この結果、使用セルｃ１１が存在した基本
セルは未使用セルとなるので、この未使用セルに使用セ
ルｃ１２を移動する。この結果、１行目の使用セルと未
使用セルの配列は図４（Ｂ）の１行目に示すように、左
から使用セルａ１１，ｃ１１，ｃ１２、未使用セルｂ１
４の順となる。

【００２２】同様に、２行目では使用セルｃ２１，ｃ２
２，ｃ２３を左側に１セルずつ移動するので、移動した
結果図４（Ｂ）に示すように、使用セルｃ２１，ｃ２
２，２３、未使用セルｂ２４の配置となる。

【００２３】また、３行目については移動する使用セル
がブロック移動範囲内では存在しないのでそのままのセ
ル配置となり、４行目は使用セルａ４１，ａ４２，ｃ４
１、未使用セルｂ４４の順となる。従って４列目に、１
行目から４行目にかけて未使用セルｂ１４，ｂ２４，ｂ
３４，ｂ４４が垂直方向に直線的に配列することにな
る。

【００２４】このように、ブロックの仮移動Ｓ１０４で
は、ステップＳ１０３で設定したブロック移動範囲の右
端に垂直方向に連続して未使用セルが配列することにな
る。

【００２５】上記の説明では、図４に示す４行６列の場
合について説明したが、図３に示すｍ行ｎ列の場合も同
様に、ステップＳ１０３で設定したブロック移動範囲の
右端に垂直方向に連続して未使用セルが配列する。

【００２６】この理由は、ブロック移動範囲では各行に
少なくても１個の未使用セルが存在するため、この未使
用セルの右側に位置する使用セルｃｉｊを１セル左側に
移動することにより、ブロック移動範囲の各行の右端に
は必ず未使用セルｂｋｌが位置することになるためであ
る。

【００２７】また、ステップＳ１０４では、使用セルｃ
ｉｊの移動は１セル分のみであるので使用セルｃｉｊ間
を接続している配線のレイアウトが大幅に変わるという
ことはない。

【００２８】従って、図３に示す内部セル領域１の左側
方向の未使用セルｂの数を少なくし、内部セル領域を定
めている右側の境界を左側に移動することにより、内部
セル領域１の面積を縮小化したときに、配線レイアウト
の大幅変更に伴って配線遅延が大きくなり、縮小前に満
足していた回路特性が満足できなくなるという不具合
は、本実施の形態においては生じにくいという特徴があ
る。

【００２９】次に、ステップ１０５において、ステップ
Ｓ１０４で行ったブロックの仮移動でブロック間の再配
線が可能かどうかを判定する。最初に、この判定方法の
第１の実施例について簡略化して説明する。

【００３０】図５は、２行３列の基本セルからなる内部
領域３に、使用セルＡ１１，Ａ１２，Ｃ２１，Ｃ２２と
未使用セルＢ１３，Ｂ２１と、使用セルＡ１１のブロッ
ク端子４２と使用セルＣ２１のブロック端子４３とを接
続するための水平方向配線５０Ａ，５０Ｃと垂直方向配
線５０Ｂと、水平方向配線５０Ａと垂直方向配線５０Ｂ
とを接続するためのスルーホール３２と、水平方向配線
５０Ｃと垂直方向配線５０Ｂとを接続するためのスルー
ホール３３と、ブロック端子４１に接続する垂直方向配
線５１とを示している。

【００３１】ここで、水平方向配線は第１金属配線層を
用い、垂直方向配線は第２金属配線層を用いている。

【００３２】図５からブロック移動範囲は３列目になる
ことがわかり、ブロックの仮移動Ｓ１０４を行うと図６
のようになる。すなわち、使用セルＡ１１，Ａ１２は移
動せず使用セルＣ２１，Ｃ２２が左方向に１セルずつ移
動する。このとき、ブロック端子４３は、使用セルＣ２
１とともに左方向に移動するため、ブロック端子４３が
移動前に位置した仮想ブロック端子４３’と水平方向配
線５０Ｃとは未結線となる。

【００３３】そこで、図７に示すように移動後のブロッ
ク端子４３と移動前の仮想ブロック端子４３’とを配線
するように第１金属配線層からなる追加配線５０１と追
加スルーホール３０１とを設ける。この追加配線５０１
の長さは、基本セルの水平方向の長さにほぼ等しい。

【００３４】このような追加配線を設けることにより、
ブロック端子４２は、水平方向配線５０Ａ、スルーホー
ル３２，垂直方向配線５０Ｂ、追加スルーホール３０
１，追加配線５０１を介してブロック端子４３に接続す
る。

【００３５】以上の説明から、図５〜図７に示した第１
の実施例では再配線が可能と判定する。

【００３６】次に、再配線が可能かどうかの第２の実施
例について図８〜図１０を用いて説明する。

【００３７】図８では、使用セルＣ２２のブロック端子
４４から下方に垂直方向配線５２が存在する点が図５と
相違しており、他は同様である。

【００３８】第１の実施例と同様にブロックの仮移動を
行うと、図９のようになる。すなわち、ブロック端子４
３が移動したもとの場所には仮想ブロック端子４３’が
存在するとともに、ブロック端子４４が仮想ブロック端
子４３’に重なって存在する。また、ブロック端子４４
が移動する前の場所には仮想ブロック端子４４’が発生
する。

【００３９】次に、図１０に示すようにブロック端子４
３と仮想ブロック端子４３’とを接続する追加配線（図
示せず）と、追加スルーホール３０１，３０２と、ブロ
ック端子４４と仮想ブロック端子４４’とを結線する基
本セルの横幅にほぼ等しい追加配線５０２とを設ける。

【００４０】しかしながら、この状態においては、ブロ
ック端子４３と仮想ブロック端子４３’とを接続する追
加配線と、追加配線５０２とが接続して誤った接続関係
となってしまう。

【００４１】そこで、ブロック端子４３と仮想ブロック
端子４３’とを接続する追加配線の右端を左方向に移動
して、ブロック端子４４と接続しないように追加配線５
０３を形成する。この結果、ブロック端子４２とブロッ
ク端子４３とを接続する配線と、ブロック端子４４から
追加配線５０２，追加スルーホール３０２，垂直方向配
線５２を介しての配線は共に正しく接続される。

【００４２】従って、図８〜図１０に示す第２の実施例
においては再配線が可能と判定する。

【００４３】次に、再配線が可能かどうかの判定Ｓ１０
５の第３の実施例について図１１〜図１３を用いて説明
する。

【００４４】図１１では、使用セルＣ２１０のブロック
端子４３から下方に垂直方向配線５０Ｄが引き出されて
いる点が図８と異なっており、他は同様である。図９と
同様に図１２に示すようにブロックの仮移動Ｓ１０４を
行い、図１０と同様に図１３に示すように、ブロック端
子４３と仮想ブロック端子４３’とを接続する追加配線
（図示せず）と、追加スルーホール３０１，３０２と、
ブロック端子４４と仮想ブロック端子４４’とを結線す
る基本セルの横幅にほぼ等しい追加配線５０２とを設け
た後、図１０と同様にブロック端子４３と仮想ブロック
端子４３’とを接続する追加配線の右端を左方向に移動
して、ブロック端子４４と接続しないようにする。

【００４５】しかしながら、この処理の結果として、ブ
ロック端子４３から垂直方向配線５０Ｄに接続する配線
が、図１３から容易にわかるように未接続となる。従っ
て、この場合には配線ができないと判定し、ステップＳ
１１０で仮移動したブロックを元の位置に戻す処理を行
う。

【００４６】以上まとめると、第１の実施例で説明した
ように、移動したブロック端子と移動前の仮想ブロック
端子を追加配線で接続して、回路接続情報が満足する場
合、もしくは第２の実施例で説明したように、移動した
ブロック端子と移動前の仮想ブロック端子とを接続する
追加配線を仮想ブロック端子から切り離すことにより回
路接続情報を満足する場合、再配線が可能と判定し、そ
れ以外は再配線ができないと判定し、ステップＳ１１０
で仮移動したブロックを元の位置に戻す操作を行う。

【００４７】また、再配線の際に用いる追加配線の長さ
はほぼ基本セルの横幅の長さに等しいので、追加配線に
よる配線容量の増加は無視できる程度である。

【００４８】次に、ステップＳ１０５で再配線が可能と
判断された場合、ステップＳ１０６で遅延調整が可能か
どうかの判定を行う。

【００４９】図１４を参照して遅延調整の第１の実施例
について説明すると、十字の記号は配線格子を表し、１
０１〜１１５は垂直配線チャネルを表している。また、
３４は垂直方向配線６１と水平方向配線７１とを接続す
るスルーホール、３００は未使用セルに対応して右隣に
位置するブロックに置換される領域を示す。水平方向配
線７１は、図１４（Ｂ）の点線で示す削除配線７１ａの
部分が短くなるのでこのままでは削除配線７１ａに相当
する配線容量が小さくなる。従って、図１４（Ｂ）に示
すように削除配線７１ａを時計回りに９０度回転して、
第１金属配線層からなるダミー配線７１ｂをスルーホー
ル３４に接して設ける。

【００５０】次に、図１４（Ｃ）に示すように、ステッ
プＳ１０４のブロックの仮移動で、領域３００の右側に
位置するブロックを配線７１Ｃとともに移動すると、配
線７１ｃはスルーホール３４と接続し正しい接続関係と
なるとともに、ダミー配線７１により、ダミー配線７１
ｂ及び水平方向配線７１Ｃを含む配線の総容量は、ブロ
ックの仮移動の前後で変化しない。従って、第１の実施
例では遅延調整が可能と判定する。

【００５１】次に、図１５を参照して遅延調整の第２の
実施例について説明する。

【００５２】図１４と同様、十字の記号は配線格子を表
し、１０１〜１１１は、垂直配線チャネルを表してい
る。また３５は、第１金属配線層からなる水平方向配線
７２と第２金属配線層からなる垂直方向配線６２とを接
続するスルーホールであり、３６は第１金属配線層から
なる水平方向配線７３と第２金属配線層からなる垂直方
向配線６３とを接続するスルーホールである。また、３
１０は未使用セルに対応して、右隣に位置するブロック
に置換される領域を表す。

【００５３】図１５（Ａ）から明らかなように、図１４
（Ｂ）と同じように、水平方向配線７２，７３の領域３
１０上の配線を時計回りに９０度回転して、スルーホー
ル３５，３６に接してダミー配線として設けると、それ
ぞれのダミー配線が互いに接続して接続ミスを生じてし
まう。

【００５４】このため、本実施例としては第３金属配線
層によるダミー配線８１，８２を設ける。図１５（Ｂ）
のＧ−Ｇ’に沿った模式的構造断面図を図１５（Ｃ）に
示す。図１５（Ｂ），（Ｃ）において、７２ｂは水平方
向配線７２の左側の配線の一部であり、３５は第１金属
配線層と第２金属配線層とを接続するためのスルーホー
ル、３７は第１金属配線層と第３金属配線層とを接続す
るためのスルーホールである。

【００５５】本実施例では、削除配線７２ａ，７３ａの
配線容量に等価な容量として、それぞれスルーホール３
７，３８による容量と第３金属配線層からなる水平方向
配線８１，８２による容量とを用いている。図１４
（Ｃ）と同様に、領域３１０の右側に位置するブロック
を配線７２ｃ，７３ｃとともに移動するが、ダミー配線
８１，８２同士が接続することなく、ブロック移動前の
配線７２，７３と同じ配線容量を保って、正しい接続に
基づく配線が形成される。従って、第２の実施例の場合
も遅延調整が可能と判定する。

【００５６】次に、図１６を参照して遅延調整の第３の
実施例について説明する。

【００５７】第１金属配線層からなる水平方向配線７４
はスルーホール９１を介して第２金属配線層からなる垂
直方向配線７９と接続し、第１金属配線層からなる水平
方向配線７５はスルーホール９２を介して第２金属配線
層からなる垂直方向配線８１と接続し、第１金属配線層
からなる水平方向配線７６はスルーホール９３を介して
第２金属配線層からなる垂直方向配線７８と接続し、第
１金属配線層からなる水平方向配線７７はスルーホール
９４を介して第２金属配線層からなる垂直方向配線８０
と接続している。

【００５８】ここで、未使用セルに対応する領域３２０
の右側に位置するブロックを順次左方向に１セル移動し
た場合、第１の実施例及び第２の実施例で用いた遅延調
整の方法が適用できないことは明らかである。

【００５９】従って、この場合には遅延調整ができない
と判定し、ステップＳ１１０で仮移動したブロックを元
の位置に戻す操作を行う。

【００６０】以上まとめると、第１の実施例で説明した
ように、削除配線を時計回りに９０度回転して、ブロッ
ク端子又はスルーホール部にダミー配線を接続可能な場
合、もしくは第１の実施例を適用した場合、ダミー配線
が他の配線と接続して誤った接続となる場合、第２の実
施例で説明したように、第３金属配線層のダミー配線を
用いることが可能な場合については遅延調整が可能と判
定し、それ以外は遅延調整ができないと判定する。その
場合、ステップＳ１１０で仮移動したブロックを元の位
置に戻す操作を行う。

【００６１】次にステップＳ１０７で、ステップＳ１０
６で遅延調整が可能と判定された場合に未使用セル上の
配線移動を行う。

【００６２】図１７を参照して説明すると、図１７
（Ａ）でＡ１１，Ａ１２，Ａ２１，Ａ２２は使用セル、
８２は未使用セルＢ１３，Ｂ２３上を通過している垂直
方向配線、１００ａは垂直予備配線チャネルである。

【００６３】図１７（Ａ）のように未使用セル上の垂直
配線チャネル１００を垂直方向配線８２が通過している
場合、図１７（Ｂ）に示すように、垂直方向配線８２を
未使用セルＢ１３，Ｂ２３の左に隣接している使用セル
Ａ１２，Ａ２２の右側の垂直予備配線チャネルに配線移
動を行う。

【００６４】この結果、未使用セル上の垂直方向配線は
存在しなくなるので、未使用セルＢ１３，Ｂ２３の右隣
に隣接するブロック（図示せず）を未使用セルＢ１３，
Ｂ２３に移動しても再配線ができないということがほと
んど無いという利点がある。

【００６５】次に、ステップＳ１０８において、ステッ
プＳ１０６で説明したように削除配線に見合う分のダミ
ー配線を設けたり、又はスルーホールと上層の配線を用
いて容量を形成することにより遅延の調整を行った後、
ステップＳ１０９において、ステップＳ１０５で説明し
たように、追加配線を用いてブロック間の再配線を行
う。

【００６６】次に、図４（Ｂ）の未使用セルｂ１４〜ｂ
４４のように垂直方向に１列に並んだ未使用セルの領域
を削除し、この削除領域の右側に位置する全ての基本セ
ルを１セル分左側に移動した後、ステップＳ１０２に戻
って一斉に移動した基本セル群の中で左上隅の基本セル
から右に向かって、未使用セルが存在するかどうかの判
定を行う。

【００６７】このような手順を検索すべき未使用セルが
存在しなくなるまで繰り返して終了する。すなわち、本
実施の形態では、内部セル領域をステップＳ１０３での
ブロック移動範囲の設定で細かく分けてブロックの１セ
ル分の移動と再配線を行い、縦１列に並んだ未使用セル
を削除することにより、内部セル領域の有効面積を縮小
化し、この手順を内部セル領域全てについて繰り返す方
法を採っているので、ステップＳ１０１でレイアウトし
た配置配線が大幅に変更されてしまうことがない。

【００６８】また、ステップＳ１０８で遅延の調整を行
うので、配線遅延は内部セル領域全体にわたって内部セ
ルの縮小化前とはほとんど変わらない。このため、配線
遅延による回路動作の不良により、レイアウト設計を何
回もやり直して設計期間が大幅に長くなることがない。
すなわち、再配線後に内部セル領域全体にわたって遅延
シミュレーションを行わなくても、回路動作を保障する
ことができる。

【００６９】なお、本実施の形態では水平方向配線とし
て第１金属配線層を用い、垂直方向配線として第２金属
配線層を用いるとして説明したが、上記とは逆に水平方
向配線として第２金属配線層を用い、垂直方向配線とし
て第１金属配線層を用いても同様な効果が得られる。

【００７０】また、水平方向配線として第２金属配線層
を用い、垂直方向配線として第３金属配線層を用いても
良い。この場合、金属配線層の数が増えてプロセスが複
雑になるものの、基本セル内部及びブロック内部の配線
にほぼ無関係に使用セル及びブロック間相互の配線が可
能である。

【００７１】また追加配線は、第１金属配線層を用いて
説明したが、第２金属配線層又は第３金属配線層を用い
ても良い。最近、第３金属配線層を用いるＡＳＩＣが広
く使われており、追加配線として第３金属配線層を用い
た場合、回路ブロック内の配線にほぼ無関係に追加配線
を用いることができるという利点がある。

【００７２】さらに、本実施の形態ではブロックを左方
向に移動して内部セル領域を左方向に縮小化する方法に
ついて述べたが、ブロックを右方向に移動して内部セル
領域を右方向に縮小化するようにしても良いし、ブロッ
クを上又は下方向に移動して、内部セル領域の上辺又は
下辺を移動することにより、内部セル領域の縮小化を行
っても良い。

【００７３】

【発明の効果】以上説明したように、本発明による半導
体集積回路のレイアウト方法は、ブロック移動範囲の設
定で内部セル領域を細かく分けてブロックの１セル分の
移動と再配線を行い、縦１列又は横１列に並んだ未使用
セルを削除することにより、内部セル領域の有効面積を
縮小化し、この手順を内部セル領域全てについて繰り返
す方法を採っているので、レイアウトした配置配線が縮
小前の配置配線に比べて大幅に変更されてしまうことが
ない。

【００７４】また、配線容量に対する遅延の調整を内部
セル領域の縮小後に行うので、配線遅延は内部セル領域
全体にわたって内部セルの縮小化前とはほとんど変わら
ない。

【００７５】このため、縮小後のレイアウトでも回路特
性を満足し、縮小後に遅延シミュレーションを再度実行
しなくても１回の自動レイアウトで所望の半導体チップ
を得ることができる。このため、開発期間が大幅に短い
という特徴がある。

【図面の簡単な説明】

【図１】本実施の形態の半導体集積回路のレイアウト方
法の処理手順を表すフローチャートである。

【図２】本実施の形態の半導体集積回路のレイアウト方
法におけるステップＳ１０１で生成したレイアウトの一
部を示す図面である。

【図３】本実施の形態の半導体集積回路のレイアウト方
法におけるステップＳ１０１で生成した使用セルａと未
使用セルｂの分布状況を示す図面である。

【図４】本実施の形態の半導体集積回路のレイアウト方
法のステップＳ１０２〜Ｓ１０４を説明するための内部
セル領域の平面図である。

【図５】本実施の形態の半導体集積回路のレイアウト方
法において、ステップＳ１０５の第１の実施例を説明す
るための内部セル領域の一部を表す平面図である。

【図６】本実施の形態の半導体集積回路のレイアウト方
法において、ステップＳ１０５の第１の実施例を説明す
るための内部セル領域の一部を表す平面図である。

【図７】本実施の形態の半導体集積回路のレイアウト方
法において、ステップＳ１０５の第１の実施例を説明す
るための内部セル領域の一部を表す平面図である。

【図８】本実施の形態の半導体集積回路のレイアウト方
法のステップＳ１０５の第２の実施例を説明するための
内部セル領域の一部を表す平面図である。

【図９】本実施の形態の半導体集積回路のレイアウト方
法のステップＳ１０５の第２の実施例を説明するための
内部セル領域の一部を表す平面図である。

【図１０】本実施の形態の半導体集積回路のレイアウト
方法のステップＳ１０５の第２の実施例を説明するため
の内部セル領域の一部を表す平面図である。

【図１１】本実施の形態の半導体集積回路のレイアウト
方法のステップＳ１０５の第３の実施例を説明するため
の内部セル領域の一部を表す平面図である。

【図１２】本実施の形態の半導体集積回路のレイアウト
方法のステップＳ１０５の第３の実施例を説明するため
の内部セル領域の一部を表す平面図である。

【図１３】本実施の形態の半導体集積回路のレイアウト
方法のステップＳ１０５の第３の実施例を説明するため
の内部セル領域の一部を表す平面図である。

【図１４】本実施の形態の半導体集積回路のレイアウト
方法のステップＳ１０６を説明するための、配線格子と
配線及びスルーホールを含む内部セル領域の一部を表す
平面図である。

【図１５】本実施の形態の半導体集積回路のレイアウト
方法のステップＳ１０６を説明するための、配線格子と
配線及びスルーホールを含む内部セル領域の一部を表す
平面図及び模式的構造断面図である。

【図１６】本実施の形態の半導体集積回路のレイアウト
方法のステップＳ１０６を説明するための、配線格子と
配線及びスルーホールを含む内部セル領域の一部を表す
平面図である。

【図１７】本実施の形態の半導体集積回路のレイアウト
方法のステップＳ１０７を説明するための、使用セルと
未使用セルと配線と配線チャネル及び垂直予備配線チャ
ネルを含む内部セル領域の一部を表す平面図である。

【符号の説明】

１，２ 内部セル領域 １０ａ，１０ｂ 基本セル ２０Ａ，２０Ｂ，５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ，５
１，５２，６１，６２，６３，７１，７２，７２ｂ，７
２ｃ，７３，７３ｂ，７３ｃ，７４〜８２配線 ３１〜３８，９１〜９４ スルーホール ４１，４２，４３，４４ ブロック端子 ４３’，４４’ 仮想ブロック端子 ７１ａ，７２ａ，７３ａ 削除配線 ７１ｂ，８１，８２ ダミー配線 １００〜１１５ 垂直配線チャネル ２００ 水平配線チャネル １００ａ 垂直予備配線チャネル ２００ａ 水平予備配線チャネル ａ，Ａ１１，Ａ１２，Ａ２１，Ａ２２，Ｃ２１，Ｃ２
２，Ｃ２１０ 使用セル ｂ，Ｂ１３，Ｂ２１，Ｂ２３ 未使用セル ３０１，３０２ 追加スルーホール ３１０，３２０ 未使用セルに対応する領域 ５０１，５０２，５０３ 追加配線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/118

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に論理回路の基本要素であ
   る基本セルをアレイ状に配置して形成した内部セル領域
   を有するマスタースライス方式の半導体集積回路をレイ
   アウト処理する半導体集積回路のレイアウト方法におい
   て、 前記内部セル領域に前記基本セルを用いて構成した回路
   ブロックを配置しこれら相互の配線を行って得られた前
   記内部セル領域内のレイアウトで、回路接続として使用
   されない未使用セルが存在するかどうかを前記内部セル
   領域を構成する水平方向の各セル行毎に判定する第１の
   ステップと、前記各セル行毎に 前記各セル行に存在する前記未使用セ
   ルのうち前記内部セル領域の一辺に最も近い前記未使用
   セルである行未使用セルを探索し、全ての前記行未使用
   セルのうちで前記一辺から最も遠い前記行未使用セルを
   構成する辺のうち、前記一辺に平行しかつ前記一辺に遠
   い方の辺と、前記一辺との間の領域を前記回路ブロック
   の移動範囲として設定する第２のステップと、 回路接続に用いられた使用ブロックを前記未使用セルに
   対して置換するように、順次前記回路ブロックの移動範
   囲内で前記一辺に近い方向に移動する第３のステップ
   と、 前記回路ブロックの移動範囲内で回路接続情報により再
   配線を行う第４のステップと、を順次前記内部セル領域
   の前記一辺と対抗する辺まで繰り返すことを特徴とする
   半導体集積回路のレイアウト方法。
2. 【請求項２】 前記第４のステップにおいて、前記第３
   のステップで移動した前記回路ブロック内に存在する接
   続端子であるブロック端子と、移動前の対応する前記ブ
   ロック端子の位置との間に、追加配線を設けることを特
   徴とする請求項１記載の半導体集積回路のレイアウト方
   法。
3. 【請求項３】 隣接する前記追加配線が接続して誤った
   回路接続を形成する場合、前記隣接する追加配線の一方
   を短くして前記隣接する追加配線同士が接続しないよう
   にすることを特徴とする請求項２記載の半導体集積回路
   のレイアウト方法。
4. 【請求項４】 前記第３のステップにおいて、前記回路
   ブロックを１セル分ずつ移動することを特徴とする請求
   項１乃至３記載の半導体集積回路のレイアウト方法。
5. 【請求項５】 前記第３のステップで移動した前記回路
   ブロックを接続する配線のレイアウトが移動前のレイア
   ウトから変更された場合、移動後の配線容量が移動前の
   配線容量とほぼ等しくなるように配線容量の調整を行う
   第５のステップを設けることを特徴とする請求項１乃至
   ４記載の半導体集積回路のレイアウト方法。
6. 【請求項６】 前記第５のステップにおいて、移動後に
   短くなった配線である削除配線に相当する配線を、移動
   前に前記削除配線に接続していた前記ブロック端子若し
   くはスルーホールに接続し垂直方向にダミー配線として
   設けることを特徴とする請求項５記載の半導体集積回路
   のレイアウト方法。
7. 【請求項７】 前記第５のステップにおいて、移動後に
   短くなった配線である削除配線が有する配線容量にほぼ
   等しい容量を、前記削除配線に接続したスルーホールの
   近辺で未使用の配線層により形成したダミー配線の容量
   と、このダミー配線に接続するスルーホールの容量とに
   より形成したことを特徴とする請求項５記載の半導体集
   積回路のレイアウト方法。
8. 【請求項８】 垂直方向に一列に配列した前記未使用セ
   ル上を通過している配線を、基本セルの一辺又は両辺に
   設けた予備的に配線を通過するための予備配線チャネル
   のうち前記垂直方向に一列に配列した未使用セルに隣接
   している使用セルの前記予備配線チャネルに移動する第
   ６のステップを設けることを特徴とする請求項１乃至７
   記載の半導体集積回路のレイアウト方法。