JP3541782B2 - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法 Download PDFInfo
- Publication number
- JP3541782B2 JP3541782B2 JP2000167840A JP2000167840A JP3541782B2 JP 3541782 B2 JP3541782 B2 JP 3541782B2 JP 2000167840 A JP2000167840 A JP 2000167840A JP 2000167840 A JP2000167840 A JP 2000167840A JP 3541782 B2 JP3541782 B2 JP 3541782B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- wiring
- circuit block
- supply wiring
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、スタンダードセルのような半導体集積回路の設計方法である。
【０００２】
【背景技術】
近年、半導体集積回路の自動設計技術が進歩し、例えば、スタンダードセルのようなセミカスタムには、自動設計が広く用いられている。自動設計の中に、電源配線の自動配線がある。これにより、電源配線の配線に要する手間を少なくすることができる。
【０００３】
しかし、自動配線であっても、設計者の手作業が必要な場合がある。つまり、自動配線後、例えば、ＶDD電源配線とＶSS電源配線とが重なった場合、この部分について、設計者が手作業で修正する。これは、電源配線を配線するのに要する時間を増加させる原因となる。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、電源配線を自動配線するとき、設計者の手作業を軽減、または、なくすことが可能な半導体集積回路の設計方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明は、回路ブロックを含む半導体集積回路の設計方法であって、
前記半導体集積回路の対向二辺に沿ってそれぞれ複数のＩ／Ｏポートを配置する工程と、
前記対向二辺間に前記回路ブロックを配置する工程と、
前記回路ブロックに給電する回路ブロック用環状電源配線を配線する工程と、前記回路ブロック用電源配線の配線工程後、自動配線により前記対向二辺と直交する方向に配線され、対向するＩ／Ｏポート同士を直接接続する第１の電源配線を、前記回路ブロック用環状電源配線の位置を除いて、選択する工程と、
前記回路ブロック用電源配線の配線工程後、自動配線により前記対向二辺と直交する方向に配線され、前記Ｉ／Ｏポートと前記回路ブロック用環状電源配線とを直接接続する第２の電源配線を選択する工程と、
を備える、ことを特徴とする。
【０００８】
本発明によれば、先に回路ブロック用電源配線の位置が決定しているので、Ｉ／Ｏポートと接続される第１方向電源配線を、回路ブロック用電源配線の位置を考慮して、選択することができる。このため、第１方向電源配線を自動配線するとき、設計者の手作業を軽減、または、なくすことが可能となる。なお、Ｉ／Ｏポートの配置工程、回路ブロックの配置工程、回路ブロック用電源配線の配線工程は、どれが先でもよいし、同時でもよい。
【００１２】
本発明には、次の態様がある。前記第１の電源配線の選択工程は、前記回路ブロック用電源配線と重なる位置にあるものを避けるように選択する。この態様の意味を説明する。第１方向を例えば、ｙ軸方向とする。第１方向電源配線のｘ軸の座標値が、回路ブロック用環状電源配線の第１辺のｘ軸の座標値と等しい場合、これらは、同じ層にあるので、第１の電源配線は、回路ブロック用環状電源配線の第１辺と重なる位置にある。このため、例えば、回路ブロック用環状電源配線がＶDD電源配線で、第１の電源配線がＶSS電源配線の場合、第１の電源配線を引くことができない。このような場合、この第１の電源配線の非選択を決定するのである。そして、これには、次の態様がある。前記回路ブロック用環状電源配線はＶDD電源配線、前記第１の電源配線はＶSS電源配線であり、または、前記回路ブロック用環状電源配線はＶSS電源配線、前記第１の電源配線はＶDD電源配線である。
【００１４】
前記回路ブロック用環状電源配線とは、電源配線の一方端部と他方端部とが接続されたものである。環状電源配線の形状としては、例えば、円形の枠状、四角形の枠状がある。
【００１５】
本発明には、次の態様がある。前記回路ブロックは、ＲＯＭ、ＲＡＭ、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む。
【００１６】
本発明には、次の態様がある。前記半導体集積回路は、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む。
【００１７】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態について、図面を用いて説明する。図４は、第１実施形態に係る半導体集積回路１の平面図である。この図は、回路ブロック１１とｙ方向ＶDD電源配線２１との配置関係を示している。なお、ｙ方向ＶDD電源配線２１は、ＶDD電源配線２１とあらわす場合もある。
【００１８】
回路ブロック１１は、例えば、ＲＯＭ、ＲＡＭ、アナログ回路、制御回路、インターフェース回路と、このような回路に給電する回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５と、を備える。回路ブロック１１の形状は任意であり、本実施形態では四角形をしている。なお、回路ブロック用ＶDD電源配線１３は、ＶDD電源配線１３とあわわす場合もある。また、回路ブロック用ＶSS電源配線１５は、ＶSS電源配線１５とあらわす場合もある。
【００１９】
ＶDD電源配線１３は、回路ブロック１１内であって、回路ブロック１１内の回路（つまり、ＲＯＭ、ＲＡＭ、アナログ回路等）を囲むように配置されている。ＶSS電源配線１５は、回路ブロック１１内であって、回路ブロック１１内の回路およびＶDD電源配線１３を囲むように配置されている。
【００２０】
ＶDD電源配線１３およびＶSS電源配線１５は、環状電源配線をしている。環状電源配線は、一方の端部と他方の端部とが接続された電源配線である。回路ブロック１１内の回路中の電源配線は、どこに位置するか分からないので、環状電源配線を、この回路の外側に配置している。これにより、回路中の電源配線がどの位置にきても、回路中の電源配線と環状電源配線とを接続することができる。なお、環状電源配線の形状は任意であり、本実施形態では四角形の枠状をしている。また、ＶSS電源配線１５は、ＶDD電源配線１３の外側に配置されているが、ＶDD電源配線１３が、ＶSS電源配線１５の外側に配置されてもよい。また、ＶDD電源配線１３、ＶSS電源配線１５は環状電源配線であるが、ストライプ状の電源配線でもよいし、ｘ方向に延びる辺とｙ方向に延びる辺とから構成される電源配線でもよい。
【００２１】
ここで、ＶDD電源配線１３、ＶSS電源配線１５の構造を詳しく説明する。ＶDD電源配線１３は、図中のｙ方向に延びている辺１３ａと、辺１３ａと接続され、図中のｘ方向に延びている辺１３ｂと、辺１３ｂと接続され、図中のｙ方向に延びている辺１３ｃと、辺１３ｃおよび辺１３ａと接続され、図中のｘ方向に延びている辺１３ｄと、を備える。ＶSS電源配線１５もＶDD電源配線１３と同様の構造をし、図中のｙ方向に延びている辺１５ａと、辺１５ａと接続され、図中のｘ方向に延びている辺１５ｂと、辺１５ｂと接続され、図中のｙ方向に延びている辺１５ｃと、辺１５ｃおよび辺１５ａと接続され、図中のｘ方向に延びている辺１５ｄと、を備える。
【００２２】
ｙ方向ＶDD電源配線２１は、ｙ方向に直線状に延びる、複数のＶDD電源配線であり、図には、ｙ方向ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃがあらわれている。これらは、第１方向電源配線の一例である。
【００２３】
ｙ方向ＶDD電源配線２１Ａ、２１Ｂは、回路ブロック用ＶDD電源配線１３と接続されている。これにより、回路ブロック用ＶDD電源配線１３は、ｙ方向ＶDD電源配線２１Ａ、２１Ｂを介して、電源と接続される。一方、ｙ方向ＶDD電源配線２１Ｃは、回路ブロック１１の近傍に配置され、他の回路ブロック等のＶDD電源配線と接続されている。
【００２４】
なお、ｙ方向に延び、回路ブロック用ＶSS電源配線１５と接続する、ｙ方向ＶSS電源配線も存在するが、ｙ方向ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃと同様なので、説明を省略する。
【００２５】
ところで、回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５、ｙ方向ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃにおいて、ｘ方向に延びる電源配線とｙ方向に延びる電源配線とがある。ｘ方向に延びる電源配線は、ＶDD電源配線１３の辺１３ｂ、ＶDD電源配線１３の辺１３ｄ、ＶSS電源配線１５の辺１５ｂ、ＶSS電源配線１５の辺１５ｄである。一方、ｙ方向に延びる電源配線は、ＶDD電源配線１３の辺１３ａ、ＶDD電源配線１３の辺１３ｃ、ＶSS電源配線１５の辺１５ａ、ＶSS電源配線１５の辺１５ｃ、ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃである。
【００２６】
ｘ方向に延びる電源配線とｙ方向に延びる電源配線とは、層間絶縁膜を介して、一方が上層で他方が下層にある。従って、ｘ方向に延びる電源配線とｙ方向に延びる電源配線とが接続される場合（例えば、回路ブロック用ＶDD電源配線１３の辺１３ａと回路ブロック用ＶDD電源配線１３の辺１３ｂの場合や、回路ブロック用ＶDD電源配線１３の辺１３ｄとｙ方向ＶDD電源配線２１Ａ、２１Ｂの場合）は、層間絶縁膜に形成されたスルーホール内の導電層により、これらの接続がなされる。
【００２７】
次に、第１実施形態に係る半導体集積回路１の設計方法について、図１〜図４を用いて説明する。図１は、半導体集積回路１の設計方法のフローチャートである。図２および図３は、半導体集積回路１の各設計段階における集積回路設計領域の平面図である。第１実施形態は、自動配置配線のソフトウェアプログラムを用いて、半導体集積回路１ののレイアウトを設計する方法である。
【００２８】
なお、本明細書において、自動配置配線とは、回路ブロック等のブロックおよび電源配線を含む配線を自動的に配置配線することである。自動配線とは、電源配線を含む配線を自動的に配線することである。自動配置とは、回路ブロック等のブロックを自動的に配置することである。
【００２９】
まず、図２に示すように、回路ブロック１１を自動配置配線プログラムにより配置する。（ステップ１１０）。
【００３０】
次に、図３に示すように、回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５を、回路ブロック１１内に配線する（ステップ１２０）。これらの配線は、手作業または自動配置配線プログラムによりなされる。回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５は、どちらが先に配線されてもよい。
【００３１】
次に、図４に示すように、半導体集積回路１のチップサイズ、回路ブロック１１の位置、他の回路ブロックの数、他の回路ブロックの位置等を考慮して、ｙ方向ＶDD電源配線２１の本数および位置を決定する（ステップ１３０）。このとき、回路ブロック１１およびその近傍では、ｙ方向ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃの選択の決定がなされ、ｙ方向ＶDD電源配線２１Ｄの非選択の決定がなされる。 ｙ方向ＶDD電源配線２１Ａ、２１Ｂは、回路ブロック１１上を延び、回路ブロック用ＶDD電源配線１３の辺１３ｄと接続される電源配線である。ｙ方向ＶDD電源配線２１Ｃは、回路ブロック１１の近傍の領域上を延び、回路ブロック１１以外の回路ブロック等のＶDD電源配線と接続される電源配線である。
【００３２】
ｙ方向ＶDD電源配線２１Ｄの非選択の決定がなされた理由は以下のとおりである。ＶDD電源配線２１Ｄ、ＶSS電源配線１５の辺１５ｃは、共にｙ方向に延びているので、同じ層に位置する。そして、ＶDD電源配線２１Ｄは、ＶSS電源配線１５の辺１５ｃとｘ軸座標値が同じである。このため、ＶDD電源配線２１Ｄは、ＶSS電源配線１５の辺１５ｃと配線位置が重なる。ＶDD電源配線２１Ｄは、ＶSS電源配線１５の辺１５ｃと接続させないで使用するので、ＶDD電源配線２１Ｄを選択することができないのである。
【００３３】
次に、ｙ方向ＶDD電源配線２１（ｙ方向ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃ）を自動配線する（ステップ１４０）。
【００３４】
以上により、半導体集積回路１の設計が完了する。本実施形態の主要な効果を説明する。この効果は、次に説明する第２実施形態でも生じる。本実施形態では、ｙ方向ＶDD電源配線２１を自動配線した後における修正を軽減、または、なくすことが可能となる。この理由の説明の前に、自動配線した後における修正について説明する。自動配線後、例えば、ｙ方向ＶDD電源配線２１と回路ブロック用ＶSS電源配線１５の辺１５ｃとが重なった場合、この部分について、修正が必要となる。この修正は、まず、自動配置配線ツールが配線のジョギング等を用いて、ｙ方向ＶDD電源配線２１を論理的およびデザインルール的に問題がないように修正する。それでも、なお、問題がある場合、設計者が手作業により、ｙ方向ＶDD電源配線２１を修正する。
【００３５】
本実施形態では、回路ブロック用ＶDD電源配線１３および回路ブロック用ＶSS電源配線１５を配線した後、これらの位置を考慮して、ｙ方向ＶDD電源配線２１を自動配線する。このため、上記重なりの可能性を少なく、または、なくすことができる。したがって、ｙ方向ＶDD電源配線２１を自動配線した後における修正を軽減、または、なくすことが可能となる。
【００３６】
［第２実施形態］
本発明の第２実施形態について、図面を用いて説明する。図９は、第２実施形態に係る半導体集積回路３の平面図である。半導体集積回路３については、図４に示す第１実施形態に係る半導体集積回路１との相違点を主に説明する。なお、半導体集積回路１の構成要素と同じものについては、同一符号を付している。
【００３７】
半導体集積回路３は、多数のＩ／Ｏポート３１と、回路ブロック１１と、多数のランダムロジック回路ブロック４１と、を含む。これらは、半導体集積回路３の集積回路設計領域１０に形成される。集積回路設計領域１０の形状は任意であり、本実施形態では四角形をしている。
【００３８】
Ｉ／Ｏポート３１は、集積回路設計領域１０の縁部に配置されている。但し、Ｉ／Ｏポート３１は、図中の上側および下側にあるＩ／Ｏポート３１のみをあらわし、横側にあるＩ／Ｏポートの図示は省略する。Ｉ／Ｏポートとは、入力および出力ポートのうち、少なくともいずれかの機能を有するポートのことである。
【００３９】
Ｉ／Ｏポート３１は、Ｉ／Ｏポート用ＶSS電源配線３３およびＩ／Ｏポート用ＶDD電源配線３５を備える。Ｉ／Ｏポート用ＶSS電源配線３３は、二本ある。一本は、図中、上側に配置されている全てのＩ／Ｏポート３１を横切るように、配置されている。他の一本は、図中、下側に配置されている全てのＩ／Ｏポート３１を横切るように、配置されている。また、Ｉ／Ｏポート用ＶDD電源配線３５は、各Ｉ／Ｏポート３１に配置されている。なお、Ｉ／Ｏポート用ＶSS電源配線３３は、ＶSS電源配線３３とあらわす場合もある。そして、Ｉ／Ｏポート用ＶDD電源配線３５は、ＶDD電源配線３５とあらわす場合もある。
【００４０】
第１実施形態で説明した回路ブロック１１が、集積回路設計領域１０の隅に配置されている。回路ブロック１１内には、回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５が配置されている。
【００４１】
複数のランダムロジック回路ブロック４１は、集積回路設計領域１０であって、Ｉ／Ｏポート３１、回路ブロック１１が配置されている領域以外に配置されている。ランダムロジック回路ブロック４１は、例えば、ＭＳＩセルである。ランダムロジック回路ブロック４１の形状は任意であり、本実施形態では、長手方向がｘ方向である長方形をしている。
【００４２】
複数のｙ方向ＶDD電源配線５１、複数のｙ方向ＶSS電源配線６１が、それぞれ、集積回路設計領域１０上をｙ方向に、直線状に延びている。なお、ｙ方向ＶDD電源配線５１は、ＶDD電源配線５１とあらわす場合もある。そして、ｙ方向ＶSS電源配線６１は、ＶSS電源配線６１とあらわす場合もある。
【００４３】
ｙ方向ＶDD電源配線５１のうち、ｙ方向ＶDD電源配線５１Ａ、５１Ｂは、回路ブロック用ＶDD電源配線１３とＩ／Ｏポート用ＶDD電源配線３５とを接続している。それ以外のｙ方向ＶDD電源配線５１は、ランダムロジック回路ブロック４１に給電している。一方、ｙ方向ＶSS電源配線６１のうち、ｙ方向ＶSS電源配線６１Ａ、６１Ｂ、６１Ｃは、回路ブロック用ＶSS電源配線１５と、図中上側にあるＩ／Ｏポート用ＶSS電源配線３３と、を接続している。それ以外のｙ方向ＶSS電源配線６１は、ランダムロジック回路ブロック４１に給電している。
【００４４】
次に、第２実施形態に係る半導体集積回路３の設計方法について、図５〜図９を用いて説明する。図５は、半導体集積回路３の設計方法のフローチャートである。図６〜図８は、半導体集積回路３の各設計段階における集積回路設計領域１０の平面図である。第２実施形態は、スタンダードセルを自動配置配線により設計する方法である。つまり、自動配置配線のソフトウェアプログラムを用いて、スタンダードセルのレイアウトを設計する方法である。本実施形態では、Ｉ／Ｏポート３１、回路ブロック１１、ランダムロジック回路ブロック４１は、予めセルライブラリに登録されている。
【００４５】
まず、図６に示すように、多数のＩ／Ｏポート３１が配置された集積回路設計領域１０を準備する（ステップ２１０）。Ｉ／Ｏポート３１は、自動配置配線プログラムにより配置される。Ｉ／Ｏポート３１には、ＶSS電源配線３３、ＶDD電源配線３５が配置されている。
【００４６】
次に、図７に示すように、回路ブロック１１を、自動配置配線プログラムにより配置する（ステップ２２０）。次に、回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５を、回路ブロック１１内に配線する（ステップ２３０）。これらの配線は、手作業または自動配置配線プログラムによりなされる。ＶDD電源配線１３、ＶSS電源配線１５は、どちらが先に配線されてもよい。次に、ランダムロジック回路ブロック４１の位置を、自動配置配線プログラムにより決定する（ステップ２４０）。
【００４７】
次に、図８に示すように、半導体集積回路３のチップサイズ、回路ブロック１１の位置等を考慮して、ｙ方向ＶDD電源配線５１の本数および位置を決定する（ステップ２５０）。このとき、回路ブロック１１上では、ｙ方向ＶDD電源配線５１Ａ、５１Ｂの選択の決定がなされ、ｙ方向ＶDD電源配線５１Ｃ、５１Ｄの非選択の決定がなされる。この理由は第１実施形態で説明したとおりである。次に、ｙ方向ＶDD電源配線５１を自動配線する（ステップ２６０）。ＶDD電源配線５１Ｃ、５１Ｄは非選択なので、配線されない。スタンダードセルでは、すべてのＩ／Ｏポート３１を使用しないので、ＶDD電源配線５１Ｃ、５１Ｄを非選択にしても問題はない。
【００４８】
次に、図９に示すように、半導体集積回路３のチップサイズ、回路ブロック１１の位置等を考慮して、ｙ方向ＶSS電源配線６１の本数および位置を決定する（ステップ２７０）。ｙ方向ＶSS電源配線６１には、配線の妨げとなる電源配線がないので、全てのｙ方向ＶSS電源配線６１が選択される。次に、ｙ方向ＶSS電源配線６１を自動配線する（ステップ２８０）。以上により、半導体集積回路３の設計が完了する。本実施形態の効果を説明する。スタンダードセルでは、全てのＩ／Ｏポート３１を使用しない。よって、回路ブロック１１およびランダムロジック回路ブロック４１を配置した後、ｙ方向ＶDD電源配線５１およびｙ方向ＶSS電源配線６１について、好ましい位置にあるものを自動配線することができる。
【００４９】
なお、第１および第２実施形態では、回路ブロック１１は一つであるが、複数であっても本発明を適用することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体集積回路１の設計方法のフローチャートである。
【図２】第１実施形態に係る半導体集積回路１の第１設計工程における集積回路設計領域の平面図である。
【図３】第１実施形態に係る半導体集積回路１の第２設計工程における集積回路設計領域の平面図である。
【図４】第１実施形態に係る半導体集積回路１の平面図である。
【図５】第２実施形態に係る半導体集積回路３の設計方法のフローチャートである。
【図６】第２実施形態に係る半導体集積回路３の第１設計工程における集積回路設計領域１０の平面図である。
【図７】第２実施形態に係る半導体集積回路３の第２設計工程における集積回路設計領域１０の平面図である。
【図８】第２実施形態に係る半導体集積回路３の第３設計工程における集積回路設計領域１０の平面図である。
【図９】第２実施形態に係る半導体集積回路３の平面図である。
【符号の説明】
１、３ 半導体集積回路
１０ 集積回路設計領域
１１ 回路ブロック
１３ 回路ブロック用ＶDD電源配線
１３ａ〜１３ｄ 辺
１５ 回路ブロック用ＶSS電源配線
１５ａ〜１５ｄ 辺
２１ ｙ方向ＶDD電源配線
２１Ａ〜２１Ｃ ｙ方向ＶDD電源配線
３１ Ｉ／Ｏポート
３３ Ｉ／Ｏポート用ＶSS電源配線
３５ Ｉ／Ｏポート用ＶDD電源配線
４１ ランダムロジック回路ブロック
５１ ｙ方向ＶDD電源配線
５１Ａ〜５１Ｄ ｙ方向ＶDD電源配線
６１ ｙ方向ＶSS電源配線
６１Ａ〜６１Ｃ ｙ方向ＶSS電源配線
【発明の属する技術分野】
本発明は、例えば、スタンダードセルのような半導体集積回路の設計方法である。
【０００２】
【背景技術】
近年、半導体集積回路の自動設計技術が進歩し、例えば、スタンダードセルのようなセミカスタムには、自動設計が広く用いられている。自動設計の中に、電源配線の自動配線がある。これにより、電源配線の配線に要する手間を少なくすることができる。
【０００３】
しかし、自動配線であっても、設計者の手作業が必要な場合がある。つまり、自動配線後、例えば、ＶDD電源配線とＶSS電源配線とが重なった場合、この部分について、設計者が手作業で修正する。これは、電源配線を配線するのに要する時間を増加させる原因となる。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、電源配線を自動配線するとき、設計者の手作業を軽減、または、なくすことが可能な半導体集積回路の設計方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明は、回路ブロックを含む半導体集積回路の設計方法であって、
前記半導体集積回路の対向二辺に沿ってそれぞれ複数のＩ／Ｏポートを配置する工程と、
前記対向二辺間に前記回路ブロックを配置する工程と、
前記回路ブロックに給電する回路ブロック用環状電源配線を配線する工程と、前記回路ブロック用電源配線の配線工程後、自動配線により前記対向二辺と直交する方向に配線され、対向するＩ／Ｏポート同士を直接接続する第１の電源配線を、前記回路ブロック用環状電源配線の位置を除いて、選択する工程と、
前記回路ブロック用電源配線の配線工程後、自動配線により前記対向二辺と直交する方向に配線され、前記Ｉ／Ｏポートと前記回路ブロック用環状電源配線とを直接接続する第２の電源配線を選択する工程と、
を備える、ことを特徴とする。
【０００８】
本発明によれば、先に回路ブロック用電源配線の位置が決定しているので、Ｉ／Ｏポートと接続される第１方向電源配線を、回路ブロック用電源配線の位置を考慮して、選択することができる。このため、第１方向電源配線を自動配線するとき、設計者の手作業を軽減、または、なくすことが可能となる。なお、Ｉ／Ｏポートの配置工程、回路ブロックの配置工程、回路ブロック用電源配線の配線工程は、どれが先でもよいし、同時でもよい。
【００１２】
本発明には、次の態様がある。前記第１の電源配線の選択工程は、前記回路ブロック用電源配線と重なる位置にあるものを避けるように選択する。この態様の意味を説明する。第１方向を例えば、ｙ軸方向とする。第１方向電源配線のｘ軸の座標値が、回路ブロック用環状電源配線の第１辺のｘ軸の座標値と等しい場合、これらは、同じ層にあるので、第１の電源配線は、回路ブロック用環状電源配線の第１辺と重なる位置にある。このため、例えば、回路ブロック用環状電源配線がＶDD電源配線で、第１の電源配線がＶSS電源配線の場合、第１の電源配線を引くことができない。このような場合、この第１の電源配線の非選択を決定するのである。そして、これには、次の態様がある。前記回路ブロック用環状電源配線はＶDD電源配線、前記第１の電源配線はＶSS電源配線であり、または、前記回路ブロック用環状電源配線はＶSS電源配線、前記第１の電源配線はＶDD電源配線である。
【００１４】
前記回路ブロック用環状電源配線とは、電源配線の一方端部と他方端部とが接続されたものである。環状電源配線の形状としては、例えば、円形の枠状、四角形の枠状がある。
【００１５】
本発明には、次の態様がある。前記回路ブロックは、ＲＯＭ、ＲＡＭ、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む。
【００１６】
本発明には、次の態様がある。前記半導体集積回路は、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む。
【００１７】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態について、図面を用いて説明する。図４は、第１実施形態に係る半導体集積回路１の平面図である。この図は、回路ブロック１１とｙ方向ＶDD電源配線２１との配置関係を示している。なお、ｙ方向ＶDD電源配線２１は、ＶDD電源配線２１とあらわす場合もある。
【００１８】
回路ブロック１１は、例えば、ＲＯＭ、ＲＡＭ、アナログ回路、制御回路、インターフェース回路と、このような回路に給電する回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５と、を備える。回路ブロック１１の形状は任意であり、本実施形態では四角形をしている。なお、回路ブロック用ＶDD電源配線１３は、ＶDD電源配線１３とあわわす場合もある。また、回路ブロック用ＶSS電源配線１５は、ＶSS電源配線１５とあらわす場合もある。
【００１９】
ＶDD電源配線１３は、回路ブロック１１内であって、回路ブロック１１内の回路（つまり、ＲＯＭ、ＲＡＭ、アナログ回路等）を囲むように配置されている。ＶSS電源配線１５は、回路ブロック１１内であって、回路ブロック１１内の回路およびＶDD電源配線１３を囲むように配置されている。
【００２０】
ＶDD電源配線１３およびＶSS電源配線１５は、環状電源配線をしている。環状電源配線は、一方の端部と他方の端部とが接続された電源配線である。回路ブロック１１内の回路中の電源配線は、どこに位置するか分からないので、環状電源配線を、この回路の外側に配置している。これにより、回路中の電源配線がどの位置にきても、回路中の電源配線と環状電源配線とを接続することができる。なお、環状電源配線の形状は任意であり、本実施形態では四角形の枠状をしている。また、ＶSS電源配線１５は、ＶDD電源配線１３の外側に配置されているが、ＶDD電源配線１３が、ＶSS電源配線１５の外側に配置されてもよい。また、ＶDD電源配線１３、ＶSS電源配線１５は環状電源配線であるが、ストライプ状の電源配線でもよいし、ｘ方向に延びる辺とｙ方向に延びる辺とから構成される電源配線でもよい。
【００２１】
ここで、ＶDD電源配線１３、ＶSS電源配線１５の構造を詳しく説明する。ＶDD電源配線１３は、図中のｙ方向に延びている辺１３ａと、辺１３ａと接続され、図中のｘ方向に延びている辺１３ｂと、辺１３ｂと接続され、図中のｙ方向に延びている辺１３ｃと、辺１３ｃおよび辺１３ａと接続され、図中のｘ方向に延びている辺１３ｄと、を備える。ＶSS電源配線１５もＶDD電源配線１３と同様の構造をし、図中のｙ方向に延びている辺１５ａと、辺１５ａと接続され、図中のｘ方向に延びている辺１５ｂと、辺１５ｂと接続され、図中のｙ方向に延びている辺１５ｃと、辺１５ｃおよび辺１５ａと接続され、図中のｘ方向に延びている辺１５ｄと、を備える。
【００２２】
ｙ方向ＶDD電源配線２１は、ｙ方向に直線状に延びる、複数のＶDD電源配線であり、図には、ｙ方向ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃがあらわれている。これらは、第１方向電源配線の一例である。
【００２３】
ｙ方向ＶDD電源配線２１Ａ、２１Ｂは、回路ブロック用ＶDD電源配線１３と接続されている。これにより、回路ブロック用ＶDD電源配線１３は、ｙ方向ＶDD電源配線２１Ａ、２１Ｂを介して、電源と接続される。一方、ｙ方向ＶDD電源配線２１Ｃは、回路ブロック１１の近傍に配置され、他の回路ブロック等のＶDD電源配線と接続されている。
【００２４】
なお、ｙ方向に延び、回路ブロック用ＶSS電源配線１５と接続する、ｙ方向ＶSS電源配線も存在するが、ｙ方向ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃと同様なので、説明を省略する。
【００２５】
ところで、回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５、ｙ方向ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃにおいて、ｘ方向に延びる電源配線とｙ方向に延びる電源配線とがある。ｘ方向に延びる電源配線は、ＶDD電源配線１３の辺１３ｂ、ＶDD電源配線１３の辺１３ｄ、ＶSS電源配線１５の辺１５ｂ、ＶSS電源配線１５の辺１５ｄである。一方、ｙ方向に延びる電源配線は、ＶDD電源配線１３の辺１３ａ、ＶDD電源配線１３の辺１３ｃ、ＶSS電源配線１５の辺１５ａ、ＶSS電源配線１５の辺１５ｃ、ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃである。
【００２６】
ｘ方向に延びる電源配線とｙ方向に延びる電源配線とは、層間絶縁膜を介して、一方が上層で他方が下層にある。従って、ｘ方向に延びる電源配線とｙ方向に延びる電源配線とが接続される場合（例えば、回路ブロック用ＶDD電源配線１３の辺１３ａと回路ブロック用ＶDD電源配線１３の辺１３ｂの場合や、回路ブロック用ＶDD電源配線１３の辺１３ｄとｙ方向ＶDD電源配線２１Ａ、２１Ｂの場合）は、層間絶縁膜に形成されたスルーホール内の導電層により、これらの接続がなされる。
【００２７】
次に、第１実施形態に係る半導体集積回路１の設計方法について、図１〜図４を用いて説明する。図１は、半導体集積回路１の設計方法のフローチャートである。図２および図３は、半導体集積回路１の各設計段階における集積回路設計領域の平面図である。第１実施形態は、自動配置配線のソフトウェアプログラムを用いて、半導体集積回路１ののレイアウトを設計する方法である。
【００２８】
なお、本明細書において、自動配置配線とは、回路ブロック等のブロックおよび電源配線を含む配線を自動的に配置配線することである。自動配線とは、電源配線を含む配線を自動的に配線することである。自動配置とは、回路ブロック等のブロックを自動的に配置することである。
【００２９】
まず、図２に示すように、回路ブロック１１を自動配置配線プログラムにより配置する。（ステップ１１０）。
【００３０】
次に、図３に示すように、回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５を、回路ブロック１１内に配線する（ステップ１２０）。これらの配線は、手作業または自動配置配線プログラムによりなされる。回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５は、どちらが先に配線されてもよい。
【００３１】
次に、図４に示すように、半導体集積回路１のチップサイズ、回路ブロック１１の位置、他の回路ブロックの数、他の回路ブロックの位置等を考慮して、ｙ方向ＶDD電源配線２１の本数および位置を決定する（ステップ１３０）。このとき、回路ブロック１１およびその近傍では、ｙ方向ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃの選択の決定がなされ、ｙ方向ＶDD電源配線２１Ｄの非選択の決定がなされる。 ｙ方向ＶDD電源配線２１Ａ、２１Ｂは、回路ブロック１１上を延び、回路ブロック用ＶDD電源配線１３の辺１３ｄと接続される電源配線である。ｙ方向ＶDD電源配線２１Ｃは、回路ブロック１１の近傍の領域上を延び、回路ブロック１１以外の回路ブロック等のＶDD電源配線と接続される電源配線である。
【００３２】
ｙ方向ＶDD電源配線２１Ｄの非選択の決定がなされた理由は以下のとおりである。ＶDD電源配線２１Ｄ、ＶSS電源配線１５の辺１５ｃは、共にｙ方向に延びているので、同じ層に位置する。そして、ＶDD電源配線２１Ｄは、ＶSS電源配線１５の辺１５ｃとｘ軸座標値が同じである。このため、ＶDD電源配線２１Ｄは、ＶSS電源配線１５の辺１５ｃと配線位置が重なる。ＶDD電源配線２１Ｄは、ＶSS電源配線１５の辺１５ｃと接続させないで使用するので、ＶDD電源配線２１Ｄを選択することができないのである。
【００３３】
次に、ｙ方向ＶDD電源配線２１（ｙ方向ＶDD電源配線２１Ａ、２１Ｂ、２１Ｃ）を自動配線する（ステップ１４０）。
【００３４】
以上により、半導体集積回路１の設計が完了する。本実施形態の主要な効果を説明する。この効果は、次に説明する第２実施形態でも生じる。本実施形態では、ｙ方向ＶDD電源配線２１を自動配線した後における修正を軽減、または、なくすことが可能となる。この理由の説明の前に、自動配線した後における修正について説明する。自動配線後、例えば、ｙ方向ＶDD電源配線２１と回路ブロック用ＶSS電源配線１５の辺１５ｃとが重なった場合、この部分について、修正が必要となる。この修正は、まず、自動配置配線ツールが配線のジョギング等を用いて、ｙ方向ＶDD電源配線２１を論理的およびデザインルール的に問題がないように修正する。それでも、なお、問題がある場合、設計者が手作業により、ｙ方向ＶDD電源配線２１を修正する。
【００３５】
本実施形態では、回路ブロック用ＶDD電源配線１３および回路ブロック用ＶSS電源配線１５を配線した後、これらの位置を考慮して、ｙ方向ＶDD電源配線２１を自動配線する。このため、上記重なりの可能性を少なく、または、なくすことができる。したがって、ｙ方向ＶDD電源配線２１を自動配線した後における修正を軽減、または、なくすことが可能となる。
【００３６】
［第２実施形態］
本発明の第２実施形態について、図面を用いて説明する。図９は、第２実施形態に係る半導体集積回路３の平面図である。半導体集積回路３については、図４に示す第１実施形態に係る半導体集積回路１との相違点を主に説明する。なお、半導体集積回路１の構成要素と同じものについては、同一符号を付している。
【００３７】
半導体集積回路３は、多数のＩ／Ｏポート３１と、回路ブロック１１と、多数のランダムロジック回路ブロック４１と、を含む。これらは、半導体集積回路３の集積回路設計領域１０に形成される。集積回路設計領域１０の形状は任意であり、本実施形態では四角形をしている。
【００３８】
Ｉ／Ｏポート３１は、集積回路設計領域１０の縁部に配置されている。但し、Ｉ／Ｏポート３１は、図中の上側および下側にあるＩ／Ｏポート３１のみをあらわし、横側にあるＩ／Ｏポートの図示は省略する。Ｉ／Ｏポートとは、入力および出力ポートのうち、少なくともいずれかの機能を有するポートのことである。
【００３９】
Ｉ／Ｏポート３１は、Ｉ／Ｏポート用ＶSS電源配線３３およびＩ／Ｏポート用ＶDD電源配線３５を備える。Ｉ／Ｏポート用ＶSS電源配線３３は、二本ある。一本は、図中、上側に配置されている全てのＩ／Ｏポート３１を横切るように、配置されている。他の一本は、図中、下側に配置されている全てのＩ／Ｏポート３１を横切るように、配置されている。また、Ｉ／Ｏポート用ＶDD電源配線３５は、各Ｉ／Ｏポート３１に配置されている。なお、Ｉ／Ｏポート用ＶSS電源配線３３は、ＶSS電源配線３３とあらわす場合もある。そして、Ｉ／Ｏポート用ＶDD電源配線３５は、ＶDD電源配線３５とあらわす場合もある。
【００４０】
第１実施形態で説明した回路ブロック１１が、集積回路設計領域１０の隅に配置されている。回路ブロック１１内には、回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５が配置されている。
【００４１】
複数のランダムロジック回路ブロック４１は、集積回路設計領域１０であって、Ｉ／Ｏポート３１、回路ブロック１１が配置されている領域以外に配置されている。ランダムロジック回路ブロック４１は、例えば、ＭＳＩセルである。ランダムロジック回路ブロック４１の形状は任意であり、本実施形態では、長手方向がｘ方向である長方形をしている。
【００４２】
複数のｙ方向ＶDD電源配線５１、複数のｙ方向ＶSS電源配線６１が、それぞれ、集積回路設計領域１０上をｙ方向に、直線状に延びている。なお、ｙ方向ＶDD電源配線５１は、ＶDD電源配線５１とあらわす場合もある。そして、ｙ方向ＶSS電源配線６１は、ＶSS電源配線６１とあらわす場合もある。
【００４３】
ｙ方向ＶDD電源配線５１のうち、ｙ方向ＶDD電源配線５１Ａ、５１Ｂは、回路ブロック用ＶDD電源配線１３とＩ／Ｏポート用ＶDD電源配線３５とを接続している。それ以外のｙ方向ＶDD電源配線５１は、ランダムロジック回路ブロック４１に給電している。一方、ｙ方向ＶSS電源配線６１のうち、ｙ方向ＶSS電源配線６１Ａ、６１Ｂ、６１Ｃは、回路ブロック用ＶSS電源配線１５と、図中上側にあるＩ／Ｏポート用ＶSS電源配線３３と、を接続している。それ以外のｙ方向ＶSS電源配線６１は、ランダムロジック回路ブロック４１に給電している。
【００４４】
次に、第２実施形態に係る半導体集積回路３の設計方法について、図５〜図９を用いて説明する。図５は、半導体集積回路３の設計方法のフローチャートである。図６〜図８は、半導体集積回路３の各設計段階における集積回路設計領域１０の平面図である。第２実施形態は、スタンダードセルを自動配置配線により設計する方法である。つまり、自動配置配線のソフトウェアプログラムを用いて、スタンダードセルのレイアウトを設計する方法である。本実施形態では、Ｉ／Ｏポート３１、回路ブロック１１、ランダムロジック回路ブロック４１は、予めセルライブラリに登録されている。
【００４５】
まず、図６に示すように、多数のＩ／Ｏポート３１が配置された集積回路設計領域１０を準備する（ステップ２１０）。Ｉ／Ｏポート３１は、自動配置配線プログラムにより配置される。Ｉ／Ｏポート３１には、ＶSS電源配線３３、ＶDD電源配線３５が配置されている。
【００４６】
次に、図７に示すように、回路ブロック１１を、自動配置配線プログラムにより配置する（ステップ２２０）。次に、回路ブロック用ＶDD電源配線１３、回路ブロック用ＶSS電源配線１５を、回路ブロック１１内に配線する（ステップ２３０）。これらの配線は、手作業または自動配置配線プログラムによりなされる。ＶDD電源配線１３、ＶSS電源配線１５は、どちらが先に配線されてもよい。次に、ランダムロジック回路ブロック４１の位置を、自動配置配線プログラムにより決定する（ステップ２４０）。
【００４７】
次に、図８に示すように、半導体集積回路３のチップサイズ、回路ブロック１１の位置等を考慮して、ｙ方向ＶDD電源配線５１の本数および位置を決定する（ステップ２５０）。このとき、回路ブロック１１上では、ｙ方向ＶDD電源配線５１Ａ、５１Ｂの選択の決定がなされ、ｙ方向ＶDD電源配線５１Ｃ、５１Ｄの非選択の決定がなされる。この理由は第１実施形態で説明したとおりである。次に、ｙ方向ＶDD電源配線５１を自動配線する（ステップ２６０）。ＶDD電源配線５１Ｃ、５１Ｄは非選択なので、配線されない。スタンダードセルでは、すべてのＩ／Ｏポート３１を使用しないので、ＶDD電源配線５１Ｃ、５１Ｄを非選択にしても問題はない。
【００４８】
次に、図９に示すように、半導体集積回路３のチップサイズ、回路ブロック１１の位置等を考慮して、ｙ方向ＶSS電源配線６１の本数および位置を決定する（ステップ２７０）。ｙ方向ＶSS電源配線６１には、配線の妨げとなる電源配線がないので、全てのｙ方向ＶSS電源配線６１が選択される。次に、ｙ方向ＶSS電源配線６１を自動配線する（ステップ２８０）。以上により、半導体集積回路３の設計が完了する。本実施形態の効果を説明する。スタンダードセルでは、全てのＩ／Ｏポート３１を使用しない。よって、回路ブロック１１およびランダムロジック回路ブロック４１を配置した後、ｙ方向ＶDD電源配線５１およびｙ方向ＶSS電源配線６１について、好ましい位置にあるものを自動配線することができる。
【００４９】
なお、第１および第２実施形態では、回路ブロック１１は一つであるが、複数であっても本発明を適用することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体集積回路１の設計方法のフローチャートである。
【図２】第１実施形態に係る半導体集積回路１の第１設計工程における集積回路設計領域の平面図である。
【図３】第１実施形態に係る半導体集積回路１の第２設計工程における集積回路設計領域の平面図である。
【図４】第１実施形態に係る半導体集積回路１の平面図である。
【図５】第２実施形態に係る半導体集積回路３の設計方法のフローチャートである。
【図６】第２実施形態に係る半導体集積回路３の第１設計工程における集積回路設計領域１０の平面図である。
【図７】第２実施形態に係る半導体集積回路３の第２設計工程における集積回路設計領域１０の平面図である。
【図８】第２実施形態に係る半導体集積回路３の第３設計工程における集積回路設計領域１０の平面図である。
【図９】第２実施形態に係る半導体集積回路３の平面図である。
【符号の説明】
１、３ 半導体集積回路
１０ 集積回路設計領域
１１ 回路ブロック
１３ 回路ブロック用ＶDD電源配線
１３ａ〜１３ｄ 辺
１５ 回路ブロック用ＶSS電源配線
１５ａ〜１５ｄ 辺
２１ ｙ方向ＶDD電源配線
２１Ａ〜２１Ｃ ｙ方向ＶDD電源配線
３１ Ｉ／Ｏポート
３３ Ｉ／Ｏポート用ＶSS電源配線
３５ Ｉ／Ｏポート用ＶDD電源配線
４１ ランダムロジック回路ブロック
５１ ｙ方向ＶDD電源配線
５１Ａ〜５１Ｄ ｙ方向ＶDD電源配線
６１ ｙ方向ＶSS電源配線
６１Ａ〜６１Ｃ ｙ方向ＶSS電源配線
Claims (4)
- 回路ブロックを含む半導体集積回路の設計方法であって、
前記半導体集積回路の対向二辺に沿ってそれぞれ複数のＩ／Ｏポートを配置する工程と、
前記対向二辺間に前記回路ブロックを配置する工程と、
前記回路ブロックに給電する回路ブロック用環状電源配線を配線する工程と、前記回路ブロック用電源配線の配線工程後、自動配線により前記対向二辺と直交する方向に配線され、対向するＩ／Ｏポート同士を直接接続する第１の電源配線を、前記回路ブロック用環状電源配線の位置を除いて、選択する工程と、
前記回路ブロック用電源配線の配線工程後、自動配線により前記対向二辺と直交する方向に配線され、前記Ｉ／Ｏポートと前記回路ブロック用環状電源配線とを直接接続する第２の電源配線を選択する工程と、
を備える、半導体集積回路の設計方法。 - 請求項１において、
前記回路ブロック用環状電源配線、前記第１及び第２の電源配線は、ともにＶDD電源配線、または、ともにＶSS電源配線である、半導体集積回路の設計方法。 - 請求項１または２において、
前記回路ブロックは、ＲＯＭ、ＲＡＭ、アナログ回路、制御回路およびインターフェース回路のうち少なくともいずれか一つを含む、半導体集積回路の設計方法。 - 請求項１〜３のいずれかにおいて、
前記半導体集積回路は、スタンダードセル、ゲートアレイおよびエンベディドアレイのうち少なくともいずれか一つを含む、半導体集積回路の設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167840A JP3541782B2 (ja) | 1999-06-14 | 2000-06-05 | 半導体集積回路の設計方法 |
| US09/594,515 US6675367B1 (en) | 1999-06-14 | 2000-06-13 | Semiconductor integrated circuits and method for designing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-166938 | 1999-06-14 | ||
| JP16693899 | 1999-06-14 | ||
| JP2000167840A JP3541782B2 (ja) | 1999-06-14 | 2000-06-05 | 半導体集積回路の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001060627A JP2001060627A (ja) | 2001-03-06 |
| JP3541782B2 true JP3541782B2 (ja) | 2004-07-14 |
Family
ID=26491132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000167840A Expired - Fee Related JP3541782B2 (ja) | 1999-06-14 | 2000-06-05 | 半導体集積回路の設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6675367B1 (ja) |
| JP (1) | JP3541782B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281227B2 (en) * | 2004-09-30 | 2007-10-09 | Infineon Technologies Ag | Method and device for the computer-aided design of a supply network |
| US8161446B2 (en) * | 2008-09-23 | 2012-04-17 | Qualcomm Incorporated | System and method of connecting a macro cell to a system power supply |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316331A (ja) * | 1995-03-15 | 1996-11-29 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| US5978572A (en) * | 1996-08-21 | 1999-11-02 | Matsushita Electric Industrial Co., Ltd. | LSI wire length estimation and area estimation |
| JP3747968B2 (ja) * | 1996-12-16 | 2006-02-22 | 富士通株式会社 | 集積回路装置 |
| JPH10229129A (ja) * | 1997-02-18 | 1998-08-25 | Oki Electric Ind Co Ltd | 半導体集積回路のチップレイアウト及びその検証方法 |
| US6057169A (en) * | 1998-04-17 | 2000-05-02 | Lsi Logic Corporation | Method for I/O device layout during integrated circuit design |
-
2000
- 2000-06-05 JP JP2000167840A patent/JP3541782B2/ja not_active Expired - Fee Related
- 2000-06-13 US US09/594,515 patent/US6675367B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001060627A (ja) | 2001-03-06 |
| US6675367B1 (en) | 2004-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3535804B2 (ja) | フリップチップ型半導体装置の設計方法 | |
| US7647574B2 (en) | Basic cell design method for reducing the resistance of connection wiring between logic gates | |
| US20100001763A1 (en) | Semiconductor integrated circuit, layout design method of semiconductor integrated circuit, and layout program product for same | |
| JP2001127161A (ja) | 集積回路 | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| JP3541782B2 (ja) | 半導体集積回路の設計方法 | |
| JP2001257268A (ja) | レイアウト方法 | |
| US20060030138A1 (en) | Layout method for semiconductor integrated circuit device | |
| JP4491113B2 (ja) | 半導体集積回路の設計方法 | |
| JP3790202B2 (ja) | 半導体集積回路の電源配線方法および半導体集積回路 | |
| JP4544230B2 (ja) | 半導体集積回路 | |
| JP3213525B2 (ja) | 電源パッドの自動配置方法 | |
| JP3017181B1 (ja) | 半導体集積回路の配線方法 | |
| JPH07226440A (ja) | 半導体集積回路のレイアウト方法 | |
| JP2002083934A (ja) | 半導体集積回路装置 | |
| JPH08125025A (ja) | マイコンコア及びそのレイアウト方法 | |
| JPH07130858A (ja) | 半導体集積回路及び半導体集積回路製造方法 | |
| JP2004103803A (ja) | 半導体装置及びその製造方法 | |
| JPH06169016A (ja) | 半導体集積回路及びそのレイアウト設計方法 | |
| JPH0729977A (ja) | 半導体集積回路装置 | |
| JP3943186B2 (ja) | 半導体集積回路装置の設計方法 | |
| JP3288022B2 (ja) | 集積回路 | |
| JP2007207998A (ja) | 集積回路装置及び集積回路装置のレイアウト方法 | |
| JPH05190871A (ja) | Ｉｃ内配線方法 | |
| JP2002164436A (ja) | 半導体集積回路装置及びその配置配線方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040322 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080409 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120409 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |