JP2002164436A - 半導体集積回路装置及びその配置配線方法 - Google Patents

Abstract

(57)【要約】 【課題】 配線長を短くし、配線遅延等の生じない小面
積化が図れる半導体集積回路装置を提供することを目的
とする。 【解決手段】 複数の集積回路ブロックＡ、Ｂ、Ｃを有
し、ブロック１，１間が配線４で接続される半導体集積
回路装置において、ブロックレイアウト周辺枠上に配置
されたブロック端子１１…と、ブロックレイアウト内に
設けられ通常の端子ターゲットメタル層とは異なる少な
くとも１つ上層の端子ターゲットメタルを有しブロック
内部の端子３と接続される端子セル２と、を備え、周辺
枠上の端子１１および上記端子セル２の端子ターゲット
を用いてブロック１，１間配線する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路にお
ける素子ブロックやブロック間を接続するための配置配
線方法に関し、特にビルディングブロック方式の半導体
集積回路の配置配線に関し、ブロック間配線の遅延を縮
小し、ＤＳＭ（ディープ・サブ・ミクロン）プロセスで
発生する太幅メタル配線におけるテーパリング制御を容
易に実施できるビルディングブロック方式のレイアウト
設計手法を用いた半導体集積回路装置及びその配置配線
方法に関する。

【０００２】

【従来の技術】一般に、大規模半導体集積回路の設計で
は、各ブロックで性能を補償した設計とするために、集
積回路の各部分を同時に設計している。そこで、このよ
うな大規模集積回路では、回路を複数のブロックに分
け、各ブロックを同時に設計した後に、最終的に各ブロ
ックを配線して組み上げるというビルディングブロック
方式の設計手法が採用されている。

【０００３】図１に基本的なビルディングブロック方式
のレイアウト設計のフロー図を示す。図１に示すよう
に、ビルディングブロック方式は、大きく、ブロック
レイアウト作成工程、ブロック間配線工程に分かれ
る。即ち、回路上のリストに従いブロックネットリスト
を作成し、続いて、ブロックレイアウトの自動配置配線
を行う。続いて、一階層のリストであるＴＯＰネットリ
ストを作成し、ブロック間の配置配線が行われる。

【０００４】これに対して、図２に示すフラットレイア
ウト設計方式がある。フラットレイアウト方式は図２の
フロー図に示すように、一階層のリストであるＴＯＰネ
ットリストを作成した後、自動配置配線を行うものであ
る。

【０００５】上記したように、ビルディングブロック方
式では、ブロックレイアウト単位（回路の機能単位）で
レイアウト生成をするため、全てを１回（フラット）で
生成するフラットレイアウト設計方式に比べ、回路が分
散しないのでブロック（階層）で性能を保証できるとい
うメリットを有する。

【０００６】ビルディングブロック方式においては、一
般に図３に示すように、配線が行われる。ブロックレイ
アウトが行われたブロックＡとブロックＢ間を配線によ
り接続する。このため、各ブロック１００は、周辺枠上
に中継となる中継端子１０１…が備えられている。そし
て、この図３に示すものにおいては、各中継端子１０１
のうち、ブロックＡの中継端子Ａ１とブロックＢの中継
端子Ｂ１とがブロック間配線工程で配線される。

【０００７】また、各ブロック１００内には、セル内部
の端子１０２が設けられている。このセル内部の端子１
０２から上記した中継端子１０１へ接続する配線も形成
されている。例えば、ブロックＡの中継端子Ａ１には、
この端子Ａ１に接続されるセル内部端子Ａ１’からブロ
ックの周辺枠上にまで引き出されている配線が接続され
ている。同様に、他のセル内部の端子１０２から中継端
子１０１まで配線が設けられることになる。

【０００８】

【発明が解決しようとする課題】上記したビルディング
ブロック方式では、ブロック内セル間、配線ブロック間
配線において配線長が長くなるという問題がある。

【０００９】すなわち、ブロック内セル間配線において
は、端子をブロックレイアウトの周辺枠まで配線する
際、ブロック内の他の配線を迂回するので、長配線とな
る（図３のＡ１−Ａ１’、Ｂ１−Ｂ１’参照）。

【００１０】また、ブロック間配線においては、端子が
周辺に集中するので、端子位置が最適でない場合、長配
線となる。例えば、図３のＣ１−Ｄ１の場合には最適で
あり、配線は短いが、Ａ１−Ｂ１の場合には長くなる。

【００１１】上記した配線長の差は、その信号がクロッ
クの相反信号である場合等にスキューを発生しブロック
内の回路を誤動作させる。さらに、長配線はカップリン
グ・クロストークの影響で著しい配線遅延が生ずるとい
う問題が生じる。また、長配線は、コスト（面積）のみ
ならず性能劣化において不利である。

【００１２】一方、長配線の高速化においては、上層で
太幅のメタルを用いて抵抗を削減して配線する方法があ
る。例えば、図６に示す上層メタル配線４のＡ１−Ｂ１
間のように、上層配線は、ブロック内セル間配線で使用
している配線層より上層の配線層が使用できるときブロ
ック上を横断して短く配線できるメリットを持つ。しか
しながら、従来の技術では、ブロックレイアウトの周辺
枠上に中継となる端子を配置しているので無駄となる配
線がある（図６のＡ１−Ａ１’、Ｂ１−Ｂ１’参照）。

【００１３】先に述べた様に長配線の高速化において
は、上層で太幅のメタルで配線する必要がある場合、セ
ル内の端子と接続する配線はその抵抗をなるべく小さく
するため段階的に太さを変更するテーパリングという手
法を用いる（図２７参照）。しかし、段階的に太さを変
更したり、回りこむ配線が発生するため無駄な配線遅延
が生じるという問題がある。

【００１４】また、長配線の中間地点にバッファを挿入
する際、ブロック間のチャネル領域に配置するが、端子
位置から遠い場合、バッファリングされる配線が長配線
となる（図２１参照）。

【００１５】さらに、長配線では、アンテナ効果の問題
が発生する。アンテナ効果とは、ゲート面積に対して大
きな導体（配線）が接続される時、製造プロセスにおい
て電荷が配線に蓄積されゲート（ゲート酸化膜）を破壊
するモードのことである。

【００１６】このモードに対して、各スタンダードセル
内に一律に保護ダイオードを挿入したり、自動配置配線
ツールでのソフトウェア制御にてアンテナルールをクリ
アする様に配線して対応している。

【００１７】しかしながら、各スタンダードセル内に一
律入力保護ダイオードを挿入する場合、それぞれのスタ
ンダードセルがダイオード分大きくなり、コストが増大
する。また、自動配置配線ツール制御の場合は、自動で
配線層を切り換えるため制御が困難になる。

【００１８】この発明は、上述した従来の問題点に鑑み
なされたものにして、配線長を短くし、配線遅延等の生
じない小面積化が図れる半導体集積回路装置を提供する
ことを目的とする。

【００１９】

【課題を解決するための手段】この発明の半導体集積回
路装置は、複数の集積回路ブロックを有し、ブロック間
が配線で接続される半導体集積回路装置において、ブロ
ックネットリスト中の端子に対して通常の端子ターゲッ
トメタル層とは異なる少なくとも１つ上層の端子ターゲ
ットメタルを備える端子セルを付加したことを特徴とす
る。

【００２０】前記端子ターゲットメタルはブロック間配
線として用いられる上層メタルで構成されることを特徴
とする。

【００２１】また、この発明の半導体集積回路装置は、
複数の集積回路ブロックを有し、ブロック間が配線で接
続される半導体集積回路装置において、ブロックレイア
ウト周辺枠上に配置されたブロック端子と、ブロックレ
イアウト内に設けられ通常の端子ターゲットメタル層と
は異なる少なくとも１つ上層の端子ターゲットメタルを
有しブロック内部の端子と接続される端子セルと、を備
え、周辺枠上の端子および上記端子セルの端子ターゲッ
トメタルを用いてブロック間配線することを特徴とす
る。

【００２２】上記した構成によれば、ブロックレイアウ
トの周辺枠上に端子を配置する方法に比べ、配線の長さ
を短くすることができるので、抵抗・クロストークの影
響およびカップリング容量が小さくなり、配線遅延を小
さくできる。また、ブロックレイアウトにおいて、辺
（周辺枠上）でなく面で端子を配置できるため、端子配
置の自由度が高くなる。

【００２３】また、ブロックレイアウトの作成において
周辺枠まで端子を引き出すための無駄な配線がなくなる
ため、ブロックレイアウトの周辺枠上に端子を設置する
場合に比べコスト（面積）を小さくすることができる。

【００２４】更に、ブロックレイアウト内のスタンダー
ドセルの端子との接続が２ヶ所以上なる端子の場合は、
その中点付近に端子セルを配置することで、端子セルか
ら各セル間までの配線遅延は、均一となり回路動作も安
定する。

【００２５】また、この発明の半導体集積回路装置は、
複数の集積回路ブロックを有し、ブロック間が配線で接
続される半導体集積回路装置において、ブロックレイア
ウト周辺枠上に配置されたブロック端子と、ブロックレ
イアウト内に設けられ通常の端子ターゲットメタル層と
は異なる少なくとも１つ上層の端子ターゲットメタルを
有しブロック内部の端子と接続される端子セルと、を備
え、上記端子セルがターゲットメタルとして備えるメタ
ルは、単層または複層での設定が可能でターゲットメタ
ルの異なる複数セルからなり、ブロック間の配線におい
てブロックへの配線及び進入方向に対して優先配線方向
に合せて上記端子セルを選択的に配置し、周辺枠上の端
子および上記端子セルの端子ターゲットメタルを用いて
ブロック間配線することを特徴とする。

【００２６】上記のように構成することで、更に、無駄
な配線なく短く配線できる。

【００２７】上記端子セルの少なくとも１つは、容量素
子を含むように構成すればよい。

【００２８】上記したように、端子セルにキャパシタを
設置することにより、カップリング容量として電源ノイ
ズに強いレイアウトの作成ができるとともに、端子セル
のセル領域を有効に活用できる。

【００２９】上記端子セルの少なくとも１つは、入力ま
たは出力に端子ターゲットが接続されたバッファ素子を
含むように構成すればよい。

【００３０】上記した構成によれば、長配線となるブロ
ック間配線をバッファリングすることで高速動作を可能
とする。そして、ブロックの出入り口で確実にバッファ
が挿入できる。

【００３１】上記端子セルの少なくとも１つは、端子タ
ーゲットメタルに接続されたセル機能を含むように構成
すればよい。

【００３２】上記したように、端子セルに、スタンダー
ドセルの機能を共有することによりセル種が増加する
が、端子セルの分のコストを削減することができる。

【００３３】上記端子セルの少なくとも１つは、バッフ
ァ素子の入出力端子と独立して存在し、前記端子に接続
可能なように構成すればよい。

【００３４】上記したように、端子セルに、バッファを
備えることにより、長配線となるブロック間配線をバッ
ファリングすることで高速動作を可能とする。そして、
端子に独立してバッファを持っているので、端子セルに
接続される配線と関係なくバッファリングが可能とな
る。

【００３５】上記端子セルの少なくとも１つは、電源ス
トラップ（以下、ＰＧストラップという。）を含むよう
に構成すればよい。

【００３６】上記のように、ブロック間配線をＰＧスト
ラップ上で配線することで、これらのブロック間配線
は、他配線の影響を受けにくくなり、クロストーク・カ
ップリング容量を小さくすることができるため、配線遅
延を小さくできる。

【００３７】少なくとも１つの上記端子セルは、機能セ
ル群の端子ピッチまたはそれ以上の幅または、機能セル
の高さ以上に構成すればよい。

【００３８】上記のように、太幅配線と接続される端子
セルは、トランジスタピッチ以上の端子セルを設定する
ことで、ブロック間配線が、端子セルまでその太さを維
持したまま配線される。この結果、テーパリング配線は
不要となる。また、端子セルの高さを高くすることで、
設置できる端子数が増え、端子設定の自由度が増える。

【００３９】上記端子セルの少なくとも１つは、端子セ
ル部にダイオードを設けるように構成すればよい。

【００４０】また、この発明の半導体集積回路装置の配
置配線方法は、ブロックネットリストを作成する工程
と、通常の端子ターゲットメタル層とは異なる少なくと
も１つ上層の端子ターゲットメタルを有する端子セルを
作成する工程と、ブロックネットリスト中の入出力端子
として持つ端子に対して前記端子セルを付加してこの端
子セルをブロック端子とする工程と、配置配線後のブロ
ックレイアウトから前記端子セルの座標を抽出し、端子
のみのレイアウトを作成し、配置配線後のブロックレイ
アウトに重ねてブロック端子をブロックレイアウト周辺
枠上に配置すると共に上記端子セルを終端として端子タ
ーゲットをブロック内に配置したブロックレイアウトを
形成する工程と、ブロック間配線を行う工程と、を備え
ることを特徴とする。

【００４１】

【発明の実施の形態】以下、この発明の実施形態につ
き、図面を参照して説明する。図４にこの発明における
半導体集積回路装置の配置配線方法のフロー図を示し、
図５にこの発明の手法により形成した半導体集積回路装
置の平面図を示す。この実施形態においては、５層メタ
ル配線の例を示している。

【００４２】この発明においては、ビルディングブロッ
ク方式のレイアウトにおいて、ブロックを作成する際に
は、ブロックネットリスト中の本来入出力としてもつ端
子に対して、端子セルを付加して、これに接続し、従来
ブロック間の中継となる端子は削除する。

【００４３】上記したように、端子セル２は、通常の端
子（下層メタル）とは異なり、ブロック間配線として使
用される上層メタル（メタル４層または５層）で端子を
持つように構成されている。

【００４４】この状態で、自動配置配線することによ
り、図５に示すように、セル内部端子Ａ１’（Ｂ１’）
に接続される本来のブロック入出力端子は、ブロックレ
イアウトの周辺枠上に引き出されないで、後述する端子
セル２と接続され、内部で終端される。

【００４５】ブロックレイアウトにおいては、改めて端
子セル２を端子とすることで、ブロックレイアウト設計
を完了する。

【００４６】ブロック間配線では、ブロックレイアウト
の周辺枠上の中継端子１１または、ブロック内部に定義
された端子セル２間を接続することにより行われる。

【００４７】また、入出力が２箇所以上に接続されてい
る場合は、ネットに対し重み付けの制御を行う。

【００４８】図４を参照して、この発明の設計手法につ
き説明する。

【００４９】工程Ａにて、ブロックネットリストを作成
する。そして、工程Ｂにて、端子（上層付近メタル）を
設置した端子設定用のセル２を作成する。この端子セル
２はブロック間配線として使用される上層メタル（メタ
ル４層または５層）で構成する。

【００５０】工程Ｃにて、ソフトウェア処理により通常
のネットリストの本来入出力としてもつ端子に対して、
端子セル２を付加し、端子セル２を付加した従来の方法
で中継となる端子は消去する。この工程を必要回数分繰
り返す。

【００５１】工程Ｄにて、セルを自動配置した後、ブロ
ックレイアウトを上層付近メタル（メタル４層または５
層）以外を用いて自動配置配線を行う。図５のブロック
Ａ、Ｂ、Ｃを作成する。

【００５２】工程Ｅにて、配置配線後のレイアウトから
端子設定用セル２の座標を抽出し、端子のみのレイアウ
トを作成し、配置配線後のブロックレイアウトに重ね、
ブロックレイアウトの完成とする。ここまでの手順をブ
ロックレイアウトの個数分繰り返し行う。

【００５３】工程Ｇにて、ＴＯＰネットリストを作成
し、工程Ｈにて、工程Ｅにて作成したブロックを配置
し、自動配線を行い、全フローを完了する。

【００５４】上記のように、設計することで、例えば、
図５に示すように、ブロックＡの入出力端子３（Ａ
１’）に端子セル２が付加され、ブロックＢの入出力端
子３（Ｂ１’）に端子セル２が付加される。そして、端
子セル２，２間が上層メタル４を用いて最短距離で接続
される。また。この図５の例では、配線の配置関係よ
り、従来通り入出力端子３から中継端子１１に接続し、
中継端子１１同士を上層メタル４で接続しているものも
ある。これは、例えば、ブロック上に上層メタル４、上
層メタル５が存在し、端子セル２を用いた上層配線で無
駄な配線が生じてしまう場合、配線長を考慮して最適な
配線方法により、従来の方が短くなる場合には、従来の
方法を用い、端子セル２を用いた方がトータルの配線長
が短くなる場合には利用する。

【００５５】図６に、端子セル２を用いない場合のレイ
アウトを参考までに示す。図６に示すように、端子セル
２を用いない場合には、入出力端子３から中継端子１１
までのブロック内の他の配線を迂回し長配線となり、内
部配線が長くなり、信号遅延等の問題が発生する。

【００５６】上記したように、ブロックレイアウトの周
辺枠上に端子を配置する方法（図３のＡ１’−Ａ１とＢ
１’−Ｂ１）に比べ、配線の長さを短くすることができ
る（図５のＡ１’−Ｂ１’間）ので、抵抗・クロストー
クの影響およびカップリング容量が小さくなり、配線遅
延を小さくできる。

【００５７】また、ブロックレイアウトにおいて、辺
（周辺枠上）でなく面で端子を配置できるため、端子配
置の自由度が高くなる。

【００５８】さらに、ブロックレイアウトの作成におい
て周辺枠まで端子を引き出すための無駄な配線がなくな
るため、ブロックレイアウトの周辺枠上に端子を設置す
る場合に比べコスト（面積）を小さくすることができ
る。

【００５９】また、ブロックレイアウト内のスタンダー
ドセルの端子との接続が２ヶ所以上なる端子の場合は、
その中点付近に配置され、端子セルから各セル間までの
配線遅延は、均一となり、回路動作も安定することにな
る。

【００６０】この端子セルの一例を図７に示す。端子セ
ル２はブロック１内の入出力として持つ端子３に付加さ
れるものであり、この実施の形態における５層メタル配
線の例においては、４層メタル配線の部分に端子セル２
が形成されている。この端子セル２の４層メタル部分に
端子２１が接続されることになる。図７において、１
２、１３は１層のメタル配線を示しており、１２は電源
ライン、１３はグランドラインを示している。図７
（ａ）は、１個の端子２１を備えるもの、同（ｂ）は２
個の端子２１ａ、２１ｂを備えるものを示している。

【００６１】上記した端子セル２は図７に示す構造以外
に色々な構造にすることができる。例えば、図８に示す
端子セル２は、例えば、ｐ基板にｎ＋型不純物を注入し
て拡散領域１４を形成する。端子メタル２２を、基板上
のＮ＋拡散１４に接続し、ダイオードを作る。

【００６２】これにより、アンテナ効果の影響の大きな
ブロック間の配線に対し、アンテナ効果の影響を軽減で
きる。また、各スタンダードセル一律に入力保護ダイオ
ードを挿入する方式に比べ、コストを大幅に削減でき
る。

【００６３】また、図９に示す端子セル２はソース・ド
レイン１５，１５をメタル１６，１６でショートさせ、
ゲートをプルアップしてキャパシタを構成したものであ
る。端子セル２の端子２１とキャパシタは接続関係を持
たない。このように、端子セル２にキャパシタを設置す
ることにより、カップリング容量として電源ノイズに強
いレイアウトの作成ができる。そして、端子セル２のセ
ル領域を有効に活用できる。

【００６４】図１０は端子セル２と通常の機能セル５の
関係を示す模式図である。この図１０において、上部は
端子セル２であり、下部は機能セル５の一例を示してい
る。

【００６５】この図１０に示す例では、機能セル５のト
ランジスタピッチ等に合わせ、端子セル２の幅を設定し
ている。このように構成する例は通常の配線ピッチの場
合が多い。

【００６６】太幅配線で接続される端子セル２の場合
は、図１１に示すように、少なくとも１つは配線ピッチ
以上のピッチを備えるように構成すればよい。即ち、図
１１の端子セル２は、図１０の端子セル２の幅より大き
く形成している。図１１（ａ）は端子２１を１つ、同
（ｂ）は端子２１を３つ持つ場合を示している。

【００６７】さて、発明の端子セル２を用いても単一メ
タルターゲットの端子セルでは、図１２に示すように、
自動配置配線ツールの優先方向配線によって、無駄な配
線が生じる場合がある。図１２のブロックＡ−ブロック
Ｂ間の配線に示すように、４層のメタル配線４４と３層
のメタル配線４３とを用いても自動配置配線ツールの優
先方向配線によって、無駄な配線が生じる。そこで、自
動配線ツールの優先配線方向考慮した端子セル２の配置
を行えばよい。図１３に、自動配置配線ツールの優先配
線方向に対して、選択的に異なる端子メタルを持つ端子
セル２を配置した構成を示す。

【００６８】図１３に示すように、少なくとも１つの端
子セル２は、２つ以上の異なる端子配線層を備えてい
る。そして、自動配置配線ツールの優先配線方向に対し
て、選択的に異なる端子メタルを持つ端子セル２を配置
するものである。図１３に示す例では、自動配置配線ツ
ールの優先配線方向が、縦はメタル４層、横方向はメタ
ル５層の場合を示している。このように優先配線方向が
決まると、図１３のブロックＡとブロックＢの配線は、
横方向になるため、端子セル２は、メタル５層を端子メ
タルとして持つ端子セル２を配置し、縦方向の配線とす
る。また、ブロックＡ−ブロックＣ間の配線では、端子
メタルがメタル４層の端子セルを配置する。これによ
り、フロアプランレベルで容易に確認、制御ができる。

【００６９】このように構成することで、配線が直線に
なり、配線の加工も容易になる。また、配線に銅を用い
たダマシンプロセスにも適用できる。

【００７０】また、この発明は、少なくとも１つの端子
セル２は、図１４に示すように、バッファを備えるよう
に構成してもよい。図１５は、図１４の等価回路図であ
る。また、図中２１ｂは入力端子、２１ｃは出力端子で
ある。この図１４に示すように、バッファの入力・出力
端子を、ブロック間配線の端子とすることが可能であ
る。

【００７１】また、この発明は、少なくとも１つの端子
セル２は、図１６に示すように、セルの機能（インバー
タ等）含むように構成してもよい。本来、ブロックの端
子につながる機能セルとして使用する。図１７は、図１
６の等価回路図である。

【００７２】図１６に示すように、端子に接続されるセ
ルに更に端子より少なくとも１つ上層の端子のターゲッ
トを備えればよい。そして、図１７に示すように、セル
の機能を持つ端子セルを構成することができる。

【００７３】また、この発明は図１８に示すように、ブ
ロックレイアウトの端子とは独立してバッファの入出力
端子をもち、ブロック間端子とバッファの入出力端子と
接続し、ブロック間配線のバッファとして使用すること
もできる。そしてブロックの端子とは別にバッファを独
立して使用することが可能となる。図中２１ｄはバッフ
ァの出力端子，２１ｅはバッファの入力端子である。ま
た、図１９は等価回路図である。

【００７４】図１８に示す端子セル２ａを用いたブロッ
クレイアウトを図２０に示す。図２０の配線Ａは、独立
したバッファセルを備える端子セル２ａのバッファを介
して接続されている。配線Ｂは、配線Ａと関係はない。
このように構成することで、ブロック内に効率よくバッ
ファセルが配置できる。図２１に、バッファセルをブロ
ック外に設けた例を示す。この例のようにバッファセル
をブロック外に設けると、チップ面積がその分大きくな
る。図２０に示すように、独立したバッファセルを備え
る端子セル２ａを持つことで、ブロック内にバッファを
設けることができ、図２１に比べバッファまでの配線を
短くでき、バッファの最適な配置が図れると共に、効率
よくバッファセルが挿入できる。また、図２０に示す構
成では、チップ面積を大きくすることなくバッファセル
を設けることができる。

【００７５】上記したように、端子セルに、バッファを
備えることにより、長配線となるブロック間配線をバッ
ファリングすることで高速動作を可能とする。また、端
子に独立してバッファを持っているので、端子セルに接
続される配線と関係なくバッファリングが可能となる。

【００７６】また、この発明は、図２２に示すように、
少なくとも１つの端子セル２は、ＰＧストラップを含む
ように構成できる。図２３にＰＧストラップセルを用い
た実施形態を示す。

【００７７】また、ＰＧストラップの交点に端子セルを
設置するとより良い効果が期待できる。さらに、ブロッ
ク間配線を考慮して、ロウ・カラム制御（図２３Ａ〜
Ｃ）を行いブロックレイアウトの設計を行うことで、ブ
ロック間配線を効率良くＰＧストラップ上に配線するこ
とができる。

【００７８】また、この発明は図２４に示すように、少
なくとも１つの端子セル２は、機能セルの高さ以上を持
つように構成すればよい。図２５に機能セル高さ以上の
端子セルを用いた実施形態を示す。図中５はブロック間
配線である。

【００７９】図２６は、この発明をテーパリングを用い
たレイアウトに適用したものである。この実施形態にお
いては、端子セル２はセルの端子ピッチ以上の幅を有し
ている。参考までに、本発明を適用しないテーパリング
を用いたレイアウトを図２７に示す。これら図におい
て、７がテーパリングである。両図から明らかなよう
に、本発明を用いれば配線が簡略化され、配線長を大幅
に短くできる。

【００８０】

【発明の効果】以上説明したように、この発明によれ
ば、ブロックレイアウトの周辺枠上に端子を配置する方
法に比べ、配線の長さを短くすることができるので、抵
抗・クロストークの影響およびカップリング容量が小さ
くなり、配線遅延を小さくできる。

【００８１】また、ブロックレイアウトにおいて、辺
（周辺枠上）でなく面で端子を配置できるため、端子配
置の自由度が高くすることができる。

【００８２】更に、ブロックレイアウトの作成において
周辺枠まで端子を引き出すための無駄な配線がなくなる
ため、ブロックレイアウトの周辺枠上に端子を設置する
場合に比べコスト（面積）を小さくすることができる。

【００８３】また、端子セルにキャパシタを設置するこ
とにより、カップリング容量として電源ノイズに強いレ
イアウトの作成ができる。更に、端子セルのセル領域も
有効に活用することができる。

【００８４】また、この発明は、端子セルに、バッファ
を備えることにより、長配線となるブロック間配線をバ
ッファリングすることで高速動作を可能とする。ブロッ
クの出入り口で確実にバッファが挿入できる。

【００８５】また、この発明は、端子セルに、スタンダ
ードセルの機能を共有することによりセル種が増加する
が、端子セルの分のコストを削減することができる。

【００８６】また、この発明は、端子セルに、バッファ
を備えることにより、長配線となるブロック間配線をバ
ッファリングすることで高速動作を可能とする。そし
て、端子に独立してバッファを持っているので、端子セ
ルに接続される配線と関係なくバッファリングが可能と
なる。

【００８７】また、この発明はブロック間配線をＰＧス
トラップ上で配線することで、これらのブロック間配線
は、他配線の影響を受けにくなり、クロストーク・カッ
プリング容量を小さくすることができるため、配線遅延
を小さくできる。

【００８８】また、太幅配線と接続される端子セルは、
トランジスタピッチ以上の端子セルを設定することで、
ブロック間配線が、端子セルまでその太さを維持したな
される。テーパリング配線は不要となる。端子セルの高
さを高くすることで、端子数が増え、端子設定の自由度
が増える。

【図面の簡単な説明】

【図１】ビルディングブロック方式のレイアウト設計の
フロー図である。

【図２】フラットレイアウト方式のレイアウト設計のフ
ロー図である。

【図３】従来のビルディングブロック方式のレイアウト
設計に基づき形成した半導体集積回路装置の平面図であ
る。

【図４】この発明における半導体集積回路装置の配置配
線方法を示すフロー図である。

【図５】この発明の実施形態により形成した半導体集積
回路装置の平面図である。

【図６】図５に示すこの発明の半導体集積回路装置に対
応する従来構成の半導体回路装置を示す平面図である。

【図７】この発明に用いられる端子セルを示す平面図で
ある。

【図８】この発明に用いられる端子セルの他の一例を示
す平面図である。

【図９】この発明に用いられる端子セルの他の一例を示
す平面図である。

【図１０】この発明に用いられる端子セルの他の一例を
示す平面図である。

【図１１】この発明に用いられる端子セルの他の一例を
示す平面図である。

【図１２】この発明の実施形態により形成した半導体集
積回路装置の平面図である。

【図１３】図１２の半導体集積回路装置を改良した半導
体集積回路装置の平面図である。

【図１４】この発明に用いられる端子セルの他の一例を
示す平面図である。

【図１５】図１４の等価回路図である。

【図１６】この発明に用いられる端子セルの他の一例を
示す平面図である。

【図１７】図１６の等価回路図である。

【図１８】この発明に用いられる端子セルの他の一例を
示す平面図である。

【図１９】図１８の等価回路図である。

【図２０】この発明の実施形態により形成した半導体集
積回路装置の平面図である。

【図２１】図２０に示すこの発明の半導体集積回路装置
に対応する従来構成の半導体回路装置を示す平面図であ
る。

【図２２】この発明に用いられる端子セルの他の一例を
示す平面図である。

【図２３】この発明の実施形態により形成した半導体集
積回路装置の平面図である。

【図２４】この発明に用いられる端子セルの他の一例を
示す平面図である。

【図２５】この発明の実施形態により形成した半導体集
積回路装置の平面図である。

【図２６】この発明をテーパリングを用いるレイアウト
に適用した半導体集積回路装置の平面図である。

【図２７】この発明を適用しないテーパリングを有する
半導体集積回路装置の平面図である。

【符号の説明】

１ ブロック ２ 端子 ３ 端子セル ４ 上層メタル １１ 中継端子

フロントページの続き Ｆターム(参考） 5F038 BB06 BH04 BH19 BH20 CD02 CD05 CD08 CD09 DF14 EZ20 5F064 AA04 AA06 BB26 BB35 CC21 CC23 DD02 DD14 DD20 DD25 EE02 EE08 EE09 EE19 EE23 EE42 EE43 EE45 EE46 EE47 HH06

Claims (19)

【特許請求の範囲】
1. 【請求項１】 複数の集積回路ブロックを有し、ブロッ
   ク間が配線で接続される半導体集積回路装置において、
   ブロックネットリスト中の端子に対して通常の端子ター
   ゲットメタル層とは異なる少なくとも１つ上層の端子タ
   ーゲットメタルを備える端子セルを付加したことを特徴
   とする半導体集積回路装置。
2. 【請求項２】 前記端子ターゲットメタルはブロック間
   配線として用いられる上層メタルで構成されることを特
   徴とする請求項１に記載の半導体集積回路装置。
3. 【請求項３】 複数の集積回路ブロックを有し、ブロッ
   ク間が配線で接続される半導体集積回路装置において、
   ブロックレイアウト周辺枠上に配置されたブロック端子
   と、ブロックレイアウト内に設けられ通常の端子ターゲ
   ットメタル層とは異なる少なくとも１つ上層の端子ター
   ゲットメタルを有しブロック内部の端子と接続される端
   子セルと、を備え、周辺枠上の端子および上記端子セル
   の端子ターゲットメタルを用いてブロック間配線するこ
   とを特徴とする半導体集積回路装置。
4. 【請求項４】 複数の集積回路ブロックを有し、ブロッ
   ク間が配線で接続される半導体集積回路装置において、
   ブロックレイアウト周辺枠上に配置されたブロック端子
   と、ブロックレイアウト内に設けられ通常の端子ターゲ
   ットメタル層とは異なる少なくとも１つ上層の端子ター
   ゲットメタルを有しブロック内部の端子と接続される端
   子セルと、を備え、上記端子セルがターゲットメタルと
   して備えるメタルは、単層または複層での設定が可能で
   ターゲットメタルの異なる複数セルからなり、ブロック
   間の配線においてブロックへの配線及び進入方向に対し
   て優先配線方向に合せて上記端子セルを選択的に配置
   し、周辺枠上の端子および上記端子セルの端子ターゲッ
   トメタルを用いてブロック間配線することを特徴とする
   半導体集積回路装置。
5. 【請求項５】 上記端子セルの少なくとも１つは、容量
   素子を含むことを特徴とする請求項１、３又は４のいず
   れかに記載の半導体集積回路装置。
6. 【請求項６】 上記端子セルの少なくとも１つは、入力
   または出力に端子ターゲットメタルが接続されたバッフ
   ァ素子を含むことを特徴とする請求項１、３又は４のい
   ずれかに記載の半導体集積回路装置。
7. 【請求項７】 上記端子セルの少なくとも１つは、端子
   ターゲットメタルに接続されたセル機能を含むことを特
   徴とする請求項１、３又は４のいずれかに記載の半導体
   集積回路装置。
8. 【請求項８】 上記端子セルの少なくとも１つは、バッ
   ファ素子の入出力端子と独立して存在し、前記入出力端
   子に接続可能に構成されていることを特徴とする請求項
   １、３又は４のいずれかに記載の半導体集積回路装置。
9. 【請求項９】 上記端子セルの少なくとも１つは、電源
   ストラップを含むことを特徴とする請求項１、３又は４
   のいずれかに記載の半導体集積回路装置。
10. 【請求項１０】 少なくとも１つの上記端子セルは、機
    能セル群の端子ピッチまたはそれ以上の幅または、機能
    セルの高さ以上であることを特徴とする請求項１、３又
    は４のいずれかに記載の半導体集積回路装置。
11. 【請求項１１】 上記端子セルの少なくとも１つは、端
    子セル部にダイオードを設けたことを特徴とする請求項
    １、３又は４のいずれかに記載の半導体集積回路装置。
12. 【請求項１２】 ブロックネットリストを作成する工程
    と、通常の端子ターゲットメタル層とは異なる少なくと
    も１つ上層の端子ターゲットメタルを有する端子セルを
    作成する工程と、ブロックネットリスト中の入出力端子
    として持つ端子に対して前記端子セルを付加してこの端
    子セルをブロック端子とする工程と、配置配線後のブロ
    ックレイアウトから前記端子セルの座標を抽出し、端子
    のみのレイアウトを作成し、配置配線後のブロックレイ
    アウトに重ねてブロック端子をブロックレイアウト周辺
    枠上に配置すると共に上記端子セルを終端として端子タ
    ーゲットをブロック内に配置したブロックレイアウトを
    形成する工程と、ブロック間配線を行う工程と、を備え
    ることを特徴とする半導体集積回路装置の配置配線方
    法。
13. 【請求項１３】 上記端子セルの少なくとも１つは、容
    量素子を含むことを特徴とする請求項１２に記載の半導
    体集積回路装置の配置配線方法。
14. 【請求項１４】 上記端子セルの少なくとも１つは、入
    力または出力に端子ターゲットが接続されたバッファ素
    子を含むことを特徴とする請求項１２に記載の半導体集
    積回路装置の配置配線方法。
15. 【請求項１５】 上記端子セルの少なくとも１つは、端
    子ターゲットメタルに接続されたセル機能を含むことを
    特徴とする請求項１２に記載の半導体集積回路装置の配
    置配線方法。
16. 【請求項１６】 上記端子セルの少なくとも１つは、バ
    ッファ素子の入出力端子と独立して存在し、前記入出力
    端子に接続可能に構成されていることを特徴とする請求
    項１２に記載の半導体集積回路装置の配置配線方法。
17. 【請求項１７】 上記端子セルの少なくとも１つは、電
    源ストラップを含むことを特徴とする請求項１２に記載
    の半導体集積回路装置の配置配線方法。
18. 【請求項１８】 少なくとも１つの上記端子セルは、機
    能セル群の端子ピッチまたはそれ以上の幅または、機能
    セルの高さ以上であることを特徴とする請求項１２に記
    載の半導体集積回路装置の配置配線方法。
19. 【請求項１９】 上記端子セルの少なくとも１つは、端
    子セル部にダイオードを設けたことを特徴とする請求項
    １２に記載の半導体集積回路装置の配置配線方法。