JPS6364337A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6364337A JPS6364337A JP61207858A JP20785886A JPS6364337A JP S6364337 A JPS6364337 A JP S6364337A JP 61207858 A JP61207858 A JP 61207858A JP 20785886 A JP20785886 A JP 20785886A JP S6364337 A JPS6364337 A JP S6364337A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cell
- low resistance
- conductivity type
- resistance layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 239000004411 aluminium Substances 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 27
- 238000000034 method Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000011960 computer-aided design Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置（ＬＳＩ）に係り。
特に高集積、かつ高速の論理回路用ＣＭＯ５１，，ＳＩ
をＣＡＩ）（コンピュータ エイデド デザイン：Ｃ
ｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）またはＤ
Ａ（デザインオートメーション： ｌ）ｃｓｉｇｎ Ａ
ｕｔｏｍａｔｉｏｎ）等の設計技術によってレイアウト
；１２計するのに好適な構造に関する。
をＣＡＩ）（コンピュータ エイデド デザイン：Ｃ
ｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）またはＤ
Ａ（デザインオートメーション： ｌ）ｃｓｉｇｎ Ａ
ｕｔｏｍａｔｉｏｎ）等の設計技術によってレイアウト
；１２計するのに好適な構造に関する。
従来、自動配置配線を行なう０本）ＳＬＳＩのユニット
セルにおいてそれ自体で半導体基板およびウェルへの給
電機構を持ちかっ；’ｒＬ集潰化が可ｆ＋’ｌｉなもの
として特１川昭５８−６６３４２ Ｌこ１１己Ａ戊の構
造力弓引られている。
セルにおいてそれ自体で半導体基板およびウェルへの給
電機構を持ちかっ；’ｒＬ集潰化が可ｆ＋’ｌｉなもの
として特１川昭５８−６６３４２ Ｌこ１１己Ａ戊の構
造力弓引られている。
スタンダードセルを用い高速高集積のい○５ＬＳＩを実
現するために配置配線復配線容量等を考慮した回路シミ
ュレーションなどにより遅延時間を解析し、この結果に
基づいてセル内のＦ Ｅ Ｔのゲート幅を最適化する方
法がプロシーディンゲス・オブ・ザ１９８５カスタム・
インテグレーテッド・サーキツツ・コンファレンス第１
２頁から第コー４頁（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ
ｔｈｅ １９８５ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔ
ｅｄＣｉｒｃｕｉｔｓ Ｃｏｎｆｃｒｅｎｃｅ、 ｐｐ
、 １２−１４ ）において１論じられている。この方
法を上記従来技術を用いたユニットセルに適用するには
次に挙げる様な問題がある。まず電源およびグランド給
電用のＡＱ配線とウェルおよび半導体基板への給電領域
を共にユニットセルの上下端に設けた場合、上記給電領
域は隣接するＦ）Σ７Ｉ”のドレイン・ソースとは逆の
導電型であるためこれが障害となり、ゲート幅の拡大が
困難である。また逆に上記ＡＱ配線と給電領域をユツト
セルの中心部分に設けた場合、ゲート幅は拡大可能とな
るものの、Ａ２層の電源およびグランド配線が障害とな
り）’ＭＯ５ＦＥＴとＮＭＯ５ＦＥＴをＡｎ配線で接続
できずユニットセル内の配線引き回しが困難となる。さ
らにＡＱ配線を上下端に。
現するために配置配線復配線容量等を考慮した回路シミ
ュレーションなどにより遅延時間を解析し、この結果に
基づいてセル内のＦ Ｅ Ｔのゲート幅を最適化する方
法がプロシーディンゲス・オブ・ザ１９８５カスタム・
インテグレーテッド・サーキツツ・コンファレンス第１
２頁から第コー４頁（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ
ｔｈｅ １９８５ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔ
ｅｄＣｉｒｃｕｉｔｓ Ｃｏｎｆｃｒｅｎｃｅ、 ｐｐ
、 １２−１４ ）において１論じられている。この方
法を上記従来技術を用いたユニットセルに適用するには
次に挙げる様な問題がある。まず電源およびグランド給
電用のＡＱ配線とウェルおよび半導体基板への給電領域
を共にユニットセルの上下端に設けた場合、上記給電領
域は隣接するＦ）Σ７Ｉ”のドレイン・ソースとは逆の
導電型であるためこれが障害となり、ゲート幅の拡大が
困難である。また逆に上記ＡＱ配線と給電領域をユツト
セルの中心部分に設けた場合、ゲート幅は拡大可能とな
るものの、Ａ２層の電源およびグランド配線が障害とな
り）’ＭＯ５ＦＥＴとＮＭＯ５ＦＥＴをＡｎ配線で接続
できずユニットセル内の配線引き回しが困難となる。さ
らにＡＱ配線を上下端に。
給電領域をユニットセルの中心部分に設けた場合も、Ａ
Ｑ配線がユニットセルの中心附近まで延長されるため、
同様にユニットセル内のＡＭ配線引き回しが困難となる
。
Ｑ配線がユニットセルの中心附近まで延長されるため、
同様にユニットセル内のＡＭ配線引き回しが困難となる
。
本発明の目的は、ゲート幅を拡大可能でなおかつユニッ
トセル内の配線を妨げない、ウェルと半導体基板への給
電を実現することにある。
トセル内の配線を妨げない、ウェルと半導体基板への給
電を実現することにある。
上記目的は、電源およびグランド給電用のＡ Ｑ配線を
ユニットセルの上下端に設けると共にウェルと半導体基
板への給電領域をユニットの中心側に設け、配線と給電
領域の間をＦ Ｅ Ｔのドレイン・ソース内に設けた低
抵抗層で接続することにより達成される。
ユニットセルの上下端に設けると共にウェルと半導体基
板への給電領域をユニットの中心側に設け、配線と給電
領域の間をＦ Ｅ Ｔのドレイン・ソース内に設けた低
抵抗層で接続することにより達成される。
ウェルと半導体基板の給電領域をユニットセルの中心側
に設けることにより、ＦＥＴのゲート幅を拡大する際に
障害とならない。またＡ２層による電源配線をユニット
セルの上下端に設け、上記給電領域との接続をドレイン
・ソース内に設けた低抵抗層で行なうことにより、ユニ
ットセル内のＡＱ層による配線を妨げることがない。さ
らに、上記給電領域内にコンタクトホールが不要となる
ため、給電領域を小さくでき、高集積化が可能となる。
に設けることにより、ＦＥＴのゲート幅を拡大する際に
障害とならない。またＡ２層による電源配線をユニット
セルの上下端に設け、上記給電領域との接続をドレイン
・ソース内に設けた低抵抗層で行なうことにより、ユニ
ットセル内のＡＱ層による配線を妨げることがない。さ
らに、上記給電領域内にコンタクトホールが不要となる
ため、給電領域を小さくでき、高集積化が可能となる。
〔実施例〕
以下、本発明を実施例により説明する。この実施例にお
いては、シリコン半導体チップ中に形成されたＭ ＯＳ
Ｆ Ｅ Ｔのゲー１へ電極を構成するポリシリコン層
（ｐｓ）と、ポリシリコン層の上に層間絶縁謀を介して
設けられた一層目のアルミニウム層（ＡＱＩ）と、この
ＡＱｌの上に第２のλ’ｉｆ間絶縁膜を介して設けられ
た二層目のアルミニウム層の三層配線を使用する。第１
図はシリサイド層を低抵抗層として用いて本発明を実施
したＣ ＭＯ８回路による２人力Ｎ Ａ 工ｑ ｖの論
理機能を持つ二二ットセルを２個表わしている。なお、
この例においてはＮＡＮＤの論理機能を持つユニットセ
ルを示したが、その他のｍＩ！Ｊ１ｍ能を持つユニット
セルにおいても同様に本発明を実施可能である。
いては、シリコン半導体チップ中に形成されたＭ ＯＳ
Ｆ Ｅ Ｔのゲー１へ電極を構成するポリシリコン層
（ｐｓ）と、ポリシリコン層の上に層間絶縁謀を介して
設けられた一層目のアルミニウム層（ＡＱＩ）と、この
ＡＱｌの上に第２のλ’ｉｆ間絶縁膜を介して設けられ
た二層目のアルミニウム層の三層配線を使用する。第１
図はシリサイド層を低抵抗層として用いて本発明を実施
したＣ ＭＯ８回路による２人力Ｎ Ａ 工ｑ ｖの論
理機能を持つ二二ットセルを２個表わしている。なお、
この例においてはＮＡＮＤの論理機能を持つユニットセ
ルを示したが、その他のｍＩ！Ｊ１ｍ能を持つユニット
セルにおいても同様に本発明を実施可能である。
第１図において、■は標準のゲート幅のユニットセル、
２はゲート幅を拡大したユニットセル、３はＮＭＯＳＦ
ＥＴ 、 ４はＰＭＯＳＦＥＴ 、５はウェル領域、６
はＮＭＯ５ＦＥＴの拡散領域、７はウェル給電領域、８
はシリサイド領域、９はＰＭＯ５ＦＥＴの拡散領域、１
０は基板給電領域、１１〜１４はポリシリコンゲート、
１５はコンタクトホール、１６はＡｌ２１層による電源
配線、１７はＡＱ１層によるグランド配線、１８〜２２
はＡＱ１層による信号配線、２３は基板である。また第
２図は第１図のＸ−Ｘ′間の断面図であり、２４は酸化
膜、２５は層間絶縁膜である。なお木目では省略したが
実際のＬＳＩにおいては、層間絶縁股上に、ＡＱ２層お
よびパッシベーション膜が被着されている。第３図は第
１図に示した部分の論理図であり、２６はＡＱＩ配線２
０の配線容量、２７はＡＱＩ配線２２の配線容量を表わ
している。本実施例では配線容量２７が大きいためにユ
ニットセル２のゲート幅を拡大することにより駆動能力
を向上させている。
２はゲート幅を拡大したユニットセル、３はＮＭＯＳＦ
ＥＴ 、 ４はＰＭＯＳＦＥＴ 、５はウェル領域、６
はＮＭＯ５ＦＥＴの拡散領域、７はウェル給電領域、８
はシリサイド領域、９はＰＭＯ５ＦＥＴの拡散領域、１
０は基板給電領域、１１〜１４はポリシリコンゲート、
１５はコンタクトホール、１６はＡｌ２１層による電源
配線、１７はＡＱ１層によるグランド配線、１８〜２２
はＡＱ１層による信号配線、２３は基板である。また第
２図は第１図のＸ−Ｘ′間の断面図であり、２４は酸化
膜、２５は層間絶縁膜である。なお木目では省略したが
実際のＬＳＩにおいては、層間絶縁股上に、ＡＱ２層お
よびパッシベーション膜が被着されている。第３図は第
１図に示した部分の論理図であり、２６はＡＱＩ配線２
０の配線容量、２７はＡＱＩ配線２２の配線容量を表わ
している。本実施例では配線容量２７が大きいためにユ
ニットセル２のゲート幅を拡大することにより駆動能力
を向上させている。
第１図に示した様に、本実施例ではウェルおよび基板へ
の給電領域をユニットセルの中心附近に設けることによ
り、ユニットセル１の様に標準のゲート幅の場合は従来
技術と同程度にセル面積は小さく、一方ユニットセル２
の様にゲート幅を拡大する場合には、給電領域が障害と
ならずに拡大することができる。また上記給電領域とＡ
Ｑ１層の電源またはグランド配線との間をシリサイド層
８で接続したことにより、給電領域上にＡｕｌ配線を通
すことができる。このことによりユニットセル間の接続
をセル内で行なえるのでセル外に必要な配線領域を減ら
すことができる６さらに給電領域内にコンタクトホール
が不要となるので、同領域が小さくなり、配線領域の減
少とあいまってＬＳＩ高集積化が図れる。シリサイド層
のもう１つの効果として、寄生抵抗の減少が挙げられる
。
の給電領域をユニットセルの中心附近に設けることによ
り、ユニットセル１の様に標準のゲート幅の場合は従来
技術と同程度にセル面積は小さく、一方ユニットセル２
の様にゲート幅を拡大する場合には、給電領域が障害と
ならずに拡大することができる。また上記給電領域とＡ
Ｑ１層の電源またはグランド配線との間をシリサイド層
８で接続したことにより、給電領域上にＡｕｌ配線を通
すことができる。このことによりユニットセル間の接続
をセル内で行なえるのでセル外に必要な配線領域を減ら
すことができる６さらに給電領域内にコンタクトホール
が不要となるので、同領域が小さくなり、配線領域の減
少とあいまってＬＳＩ高集積化が図れる。シリサイド層
のもう１つの効果として、寄生抵抗の減少が挙げられる
。
一般にＦＥＴでは、ゲート層が大きくなるにつれてドレ
イン・ソースに存在する寄生抵抗の影響が顕著となる。
イン・ソースに存在する寄生抵抗の影響が顕著となる。
この寄生抵抗は回路的には電流帰還素子として働くため
、ゲート幅を拡大しても、それに比例した電流駆動能力
の向上が得られないＩｈＩ因となり、これを防止するに
はドレイン・ソースのシート抵抗を低減することが必要
である。本実施例では、シリサイド層によりシート抵抗
を大幅に下げている６例えば、アイ・イー・ディー・エ
ム、テクニカル・ダイジェス８ｌ９８２年第７１４頁か
ら第７１７頁（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ １９８２゜ρｐ、７１４−７１７）において、
シリサイド層によるドレイン・ソースのシート抵抗低減
効果が示されており、ＮＭＯＳＦＥＴでは２７Ω／口か
ら４．４Ω／口に、ＰＭＯＳＦＥＴでは８３Ω／口から
２．３Ω／口にそれぞれ低減されている。またドレイン
・ソースの寄生抵抗は１、ＮＭＯ５ＦＥＴでは８９Ωか
ら２５Ωに、 ＰＭＯＳＦＥＴでは８６８Ωから４８Ω
にと大幅に低減されており、この結果ＦＥＴの電流駆動
能力はシリサイド層が無い場合と比較して２倍以上とな
っている。
、ゲート幅を拡大しても、それに比例した電流駆動能力
の向上が得られないＩｈＩ因となり、これを防止するに
はドレイン・ソースのシート抵抗を低減することが必要
である。本実施例では、シリサイド層によりシート抵抗
を大幅に下げている６例えば、アイ・イー・ディー・エ
ム、テクニカル・ダイジェス８ｌ９８２年第７１４頁か
ら第７１７頁（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ １９８２゜ρｐ、７１４−７１７）において、
シリサイド層によるドレイン・ソースのシート抵抗低減
効果が示されており、ＮＭＯＳＦＥＴでは２７Ω／口か
ら４．４Ω／口に、ＰＭＯＳＦＥＴでは８３Ω／口から
２．３Ω／口にそれぞれ低減されている。またドレイン
・ソースの寄生抵抗は１、ＮＭＯ５ＦＥＴでは８９Ωか
ら２５Ωに、 ＰＭＯＳＦＥＴでは８６８Ωから４８Ω
にと大幅に低減されており、この結果ＦＥＴの電流駆動
能力はシリサイド層が無い場合と比較して２倍以上とな
っている。
次に第１図および第２図に示したユニットセルを用いた
ＬＳＩの設計方法について第４図により説明する。第４
図において、１，２，３１，３２゜３３．３４はユニッ
トセル、３５はユニットセルを横方向に並べたセル列で
あり、セル列３５には一部のユニットセルのみを示しで
ある。ユニットセル２の破線で示した部分はゲート幅を
拡大した部分を表わしている。１９，２０，２１，２２
゜３６．３７，３８，３９，４０はユニットセル間を結
線する信号配線であり、横方向の配線には／ＭｌＩＭ配
線、縦方向の配線にはＡ２２層配線を用いている。３０
はＡｆｌ１層配線とＡｌ２２層配線を接続するためのス
ルーホールである。２６はセル列３５のグランド幹線、
２７はセル列３５の電源幹線、２８はセル列３５のグラ
ンド配線、２９はセル列３５の電源配線である。ＬＳＩ
チップの設計に際しては、各種の論理機能を持つユニッ
トセルを用いて論理設計を行なう。これが完了すると使
用するユニットセルとそれらの間の結線情報に基づいて
チップ上のユニットセルの配置を行なう。このときユニ
ットセルは、ユニットセル１の様な標準のゲート幅のも
のである。次に、配置配線結果に基づいて信号配線の抵
抗値、配線８駄等の回路パラメータを計算し、この値を
用いて回路シミュレーション等の手法により回路性能を
予測する。この性能が仕様を満足していない場合は。
ＬＳＩの設計方法について第４図により説明する。第４
図において、１，２，３１，３２゜３３．３４はユニッ
トセル、３５はユニットセルを横方向に並べたセル列で
あり、セル列３５には一部のユニットセルのみを示しで
ある。ユニットセル２の破線で示した部分はゲート幅を
拡大した部分を表わしている。１９，２０，２１，２２
゜３６．３７，３８，３９，４０はユニットセル間を結
線する信号配線であり、横方向の配線には／ＭｌＩＭ配
線、縦方向の配線にはＡ２２層配線を用いている。３０
はＡｆｌ１層配線とＡｌ２２層配線を接続するためのス
ルーホールである。２６はセル列３５のグランド幹線、
２７はセル列３５の電源幹線、２８はセル列３５のグラ
ンド配線、２９はセル列３５の電源配線である。ＬＳＩ
チップの設計に際しては、各種の論理機能を持つユニッ
トセルを用いて論理設計を行なう。これが完了すると使
用するユニットセルとそれらの間の結線情報に基づいて
チップ上のユニットセルの配置を行なう。このときユニ
ットセルは、ユニットセル１の様な標準のゲート幅のも
のである。次に、配置配線結果に基づいて信号配線の抵
抗値、配線８駄等の回路パラメータを計算し、この値を
用いて回路シミュレーション等の手法により回路性能を
予測する。この性能が仕様を満足していない場合は。
ユニットセル２の様にゲート幅を拡大することにより駆
動能力を向上させ、高速化を図り仕様を満足することが
できる。このとき、配線１９の様に。
動能力を向上させ、高速化を図り仕様を満足することが
できる。このとき、配線１９の様に。
信号配線は拡大されたユニットセル上を通すことができ
るので配線をすべてやり直す必要はない。
るので配線をすべてやり直す必要はない。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基づいて変形が可能である。
術的思想に基づいて変形が可能である。
例えば、上述の給電領域のパターンは種々変形すること
ができ、またゲート電極はポリシリコン以外の例えばＭ
ｏ Ｓ ｉ ２−ポリシリコンからなるメタルゲート
や、ＡＱゲートでも差支えない。さらに、セル面積を縮
小するためゲートの形状を屈曲させることも可能である
。なお、上述のユニットセル枯造はＮＡＮＤに限らず、
他の種々の論理回路に適用できる。
ができ、またゲート電極はポリシリコン以外の例えばＭ
ｏ Ｓ ｉ ２−ポリシリコンからなるメタルゲート
や、ＡＱゲートでも差支えない。さらに、セル面積を縮
小するためゲートの形状を屈曲させることも可能である
。なお、上述のユニットセル枯造はＮＡＮＤに限らず、
他の種々の論理回路に適用できる。
本発明によれば、ユニットセルおよび配線領域の面積を
縮小できるとともに、必要に応じて駆動能力を向上する
ことができるので、スタンダードセルを用いたＬＳＩの
高集積化、高速化の効果がある。
縮小できるとともに、必要に応じて駆動能力を向上する
ことができるので、スタンダードセルを用いたＬＳＩの
高集積化、高速化の効果がある。
第１図は本発明の一実施例のユニットセルの平面図、第
２図は第１図のｘ−ｘ’線断面図、第３図は第１図に示
したユニットセルの論理図、第４図は第１図に示したユ
ニットセルを用いたスタンダードセル方式によるＬＳＩ
チップのレイアウト例の概略図である。 １．２・・・ユニットセル、３・・・ＮＭＯＳＦＥＴ
、 ４・・・ＰＭＯＳＦＥＴ 、５・・・ｐ−型ウェル
、６・・・ＮＭＯＳＦＥＴの拡散領域、７・・・ウニル
給電領域、８・・・シリサイド領域、９・・・ＰＭＯＳ
ＦＥＴの拡散領域、１０・・・基板給電領域、１１，１
２，１３．１４・・・ポリシリコンゲート、１５・・・
コンタクトホール、１６・・・電源配線。 １７・・・グランド配線、１８，１９，２０，２１゜２
２・・・信号配線、２３・・・基板。
２図は第１図のｘ−ｘ’線断面図、第３図は第１図に示
したユニットセルの論理図、第４図は第１図に示したユ
ニットセルを用いたスタンダードセル方式によるＬＳＩ
チップのレイアウト例の概略図である。 １．２・・・ユニットセル、３・・・ＮＭＯＳＦＥＴ
、 ４・・・ＰＭＯＳＦＥＴ 、５・・・ｐ−型ウェル
、６・・・ＮＭＯＳＦＥＴの拡散領域、７・・・ウニル
給電領域、８・・・シリサイド領域、９・・・ＰＭＯＳ
ＦＥＴの拡散領域、１０・・・基板給電領域、１１，１
２，１３．１４・・・ポリシリコンゲート、１５・・・
コンタクトホール、１６・・・電源配線。 １７・・・グランド配線、１８，１９，２０，２１゜２
２・・・信号配線、２３・・・基板。
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳ回路を構成するために半導体基体に設けら
れた第１の導電型の少なくとも１個のＭＯＳＦＥＴと、
前記ＣＭＯＳ回路を構成するために前記半導体基板とは
逆導電型の半導体領域内に設けられた第２の導電型の少
なくとも１個 ＭＯＳＦＥＴとを、それぞれ一直線上に配置し、かつ両
導電型のすべてのＭＯＳＦＥＴのゲートを平行に配置し
てセルを構成し、該セルを該ゲートに対して垂直方向に
配列して成るセル列と、異なる２個のセル間を接続する
配線が配置される配線領域とが交互に配置され、セル列
中の少なくとも１個のセル内のＭＯＳＦＥＴをゲート方
向に伸長し前記配線領域内に拡大させしめることにより
該セルの回路定数を変更する半導体集積回路装置におい
て、セルの電源配線およびグランド配線を該セルを含む
セル列と、該セル列に隣接する２個の配線領域との境界
線に平行にかつ該境界線近傍に配置し、該セル内の前記
半導体基体に電位を与えるために設けられた該半導体基
体と同導電型の第１の高濃度領域を該セルの中央近傍に
かつ前記第１の導電型のＭＯＳＦＥＴのドレインまたは
ソースに隣接して配置し該セル内の前記半導体領域に電
位を与えるために設けられた該半導体領域と同導電型の
第２の高濃度領域を該セルの中央近傍にかつ前記第２の
導電型のＭＯＳＦＥＴのドレインまたはソースに隣接し
て配置し、第１の高濃度領域と該領域に隣接する第１の
導電型のＭＯＳＦＥＴのドレインまたはソースとにわた
つて第１の低抵抗層を設け、第２の高濃度領域と該領域
に隣接する第２の導電型のＭＯＳＦＥＴのドレインまた
はソースとにわたつて第２の低抵抗層を設け、前記電源
配線またはグランド配線のいずれか一方を第１の低抵抗
層に接触させると共に他方を第２の低抵抗層に接触させ
、第１の低抵抗層および第１の高濃度領域を通して前記
半導体基体に電源またはグランドのいずれか一方の電位
を与え、他方の電位を第２の低抵抗層および第２の高濃
度領域を通して前記半導体領域に与えることを特徴とす
る半導体集積回路装置。 ２、前記第１の低抵抗層および第２の低抵抗層をシリサ
イド層で形成することを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207858A JPS6364337A (ja) | 1986-09-05 | 1986-09-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207858A JPS6364337A (ja) | 1986-09-05 | 1986-09-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364337A true JPS6364337A (ja) | 1988-03-22 |
Family
ID=16546699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207858A Pending JPS6364337A (ja) | 1986-09-05 | 1986-09-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364337A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0614224A1 (en) * | 1993-03-05 | 1994-09-07 | STMicroelectronics, Inc. | Basic gate array cell with salicide power distribution |
| WO1997032399A1 (fr) * | 1996-02-29 | 1997-09-04 | Seiko Epson Corporation | Dispositif de circuit integre a semi-conducteur |
| DE19752014C2 (de) * | 1997-05-27 | 2002-08-29 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltungsanordnung, insbesondere Gate-Array |
| US8871410B2 (en) | 2011-08-31 | 2014-10-28 | Dai Nippon Printing Co., Ltd. | Method for producing pattern phase difference film |
-
1986
- 1986-09-05 JP JP61207858A patent/JPS6364337A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0614224A1 (en) * | 1993-03-05 | 1994-09-07 | STMicroelectronics, Inc. | Basic gate array cell with salicide power distribution |
| WO1997032399A1 (fr) * | 1996-02-29 | 1997-09-04 | Seiko Epson Corporation | Dispositif de circuit integre a semi-conducteur |
| DE19752014C2 (de) * | 1997-05-27 | 2002-08-29 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltungsanordnung, insbesondere Gate-Array |
| US8871410B2 (en) | 2011-08-31 | 2014-10-28 | Dai Nippon Printing Co., Ltd. | Method for producing pattern phase difference film |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10335612A (ja) | 高密度ゲートアレイセル構造およびその製造方法 | |
| JPH0434309B2 (ja) | ||
| JPS6364337A (ja) | 半導体集積回路装置 | |
| US4974049A (en) | Semiconductor integrated circuit configured by using polycell technique | |
| JP3253549B2 (ja) | 半導体集積回路装置 | |
| JP2833291B2 (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JPH02862B2 (ja) | ||
| JP3289999B2 (ja) | 半導体集積回路 | |
| JPS60245271A (ja) | 半導体記憶装置 | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| WO2023132264A1 (ja) | 半導体集積回路装置 | |
| JPS644667B2 (ja) | ||
| JPH0250626B2 (ja) | ||
| JPH02280353A (ja) | 半導体集積回路 | |
| JP2661916B2 (ja) | 標準セル | |
| JPH053252A (ja) | 半導体集積回路装置 | |
| JP2750352B2 (ja) | 標準セルのパターン構造 | |
| JPH07153926A (ja) | 半導体集積回路装置 | |
| JPS60128655A (ja) | 半導体装置 | |
| JP2634800B2 (ja) | 半導体集積回路スタンダードセル | |
| JPS6273742A (ja) | 集積回路のレイアウト法 | |
| JPH01179344A (ja) | 半導体装置 | |
| JPH03274763A (ja) | スタティックｒａｍ | |
| JP2002016144A (ja) | 上層配線端子付きセル | |
| JPH033951B2 (ja) |