JPH06216383A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06216383A JPH06216383A JP470193A JP470193A JPH06216383A JP H06216383 A JPH06216383 A JP H06216383A JP 470193 A JP470193 A JP 470193A JP 470193 A JP470193 A JP 470193A JP H06216383 A JPH06216383 A JP H06216383A
- Authority
- JP
- Japan
- Prior art keywords
- mos
- insulating film
- channel region
- integrated circuit
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタの占有面積を縮小し、電
気抵抗を低減するすることのできる半導体集積回路装置
を提供する。 【構成】 ＭＯＳトランジスタ１のＭＯＳ部チャネル領
域４上の絶縁膜９にスルーホール１０を設けてゲート部
電極５と配線層６とを電気的に接続する。
気抵抗を低減するすることのできる半導体集積回路装置
を提供する。 【構成】 ＭＯＳトランジスタ１のＭＯＳ部チャネル領
域４上の絶縁膜９にスルーホール１０を設けてゲート部
電極５と配線層６とを電気的に接続する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特に半導体チップ内におけるＭＯＳトランジス
タのゲート部電極への接続に適用して有効な技術に関す
る。
に関し、特に半導体チップ内におけるＭＯＳトランジス
タのゲート部電極への接続に適用して有効な技術に関す
る。
【０００２】
【従来の技術】半導体集積回路装置において、従来のＭ
ＯＳトランジスタ１１は、図４に示すように、ゲート部
電極１５と配線層１６との接続は、ゲート部電極１５を
フィールド絶縁膜で囲まれたＭＯＳ部チャネル領域１４
外まで伸ばした上で、このＭＯＳ部チャネル領域１４外
に設けられたスルーホール２０によって行っていた。
ＯＳトランジスタ１１は、図４に示すように、ゲート部
電極１５と配線層１６との接続は、ゲート部電極１５を
フィールド絶縁膜で囲まれたＭＯＳ部チャネル領域１４
外まで伸ばした上で、このＭＯＳ部チャネル領域１４外
に設けられたスルーホール２０によって行っていた。
【０００３】これは、ゲート部電極１５と配線層１６と
の接続にはドッグボーン２１が必要とされるため、接続
部をＭＯＳ部チャネル領域１４上に設けると、このＭＯ
Ｓ部チャネル領域１４自体が拡大するからである。
の接続にはドッグボーン２１が必要とされるため、接続
部をＭＯＳ部チャネル領域１４上に設けると、このＭＯ
Ｓ部チャネル領域１４自体が拡大するからである。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来のＭＯＳトランジスタ１１では、前記のように、ゲー
ト部電極１５はＭＯＳ部チャネル領域１４の絶縁膜上に
とどまらず、この絶縁膜上とＭＯＳ部チャネル領域１４
外のフィールド絶縁膜上の両方にまたがって形成する必
要があるために、その分だけＭＯＳトランジスタ１１全
体としての占有面積が広がっていた。
来のＭＯＳトランジスタ１１では、前記のように、ゲー
ト部電極１５はＭＯＳ部チャネル領域１４の絶縁膜上に
とどまらず、この絶縁膜上とＭＯＳ部チャネル領域１４
外のフィールド絶縁膜上の両方にまたがって形成する必
要があるために、その分だけＭＯＳトランジスタ１１全
体としての占有面積が広がっていた。
【０００５】また、このようにゲート部電極１５が長く
なることは、それだけ電気抵抗が高くなることとなり、
処理速度の高速化の妨げになっていた。
なることは、それだけ電気抵抗が高くなることとなり、
処理速度の高速化の妨げになっていた。
【０００６】そこで、本発明の目的は、ＭＯＳトランジ
スタの占有面積を低減することのできる半導体集積回路
装置に関する技術を提供することにある。
スタの占有面積を低減することのできる半導体集積回路
装置に関する技術を提供することにある。
【０００７】本発明の他の目的は、ＭＯＳトランジスタ
の電気抵抗を低減することのできる半導体集積回路装置
に関する技術を提供することにある。
の電気抵抗を低減することのできる半導体集積回路装置
に関する技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
【００１０】すなわち、本発明の半導体集積回路装置
は、ＭＯＳトランジスタのＭＯＳ部チャネル領域上の絶
縁膜にスルーホールが設けられており、このスルーホー
ルによってゲート部電極と配線層とが電気的に接続され
ているものである。
は、ＭＯＳトランジスタのＭＯＳ部チャネル領域上の絶
縁膜にスルーホールが設けられており、このスルーホー
ルによってゲート部電極と配線層とが電気的に接続され
ているものである。
【００１１】また、本発明の半導体集積回路装置は、前
記のスルーホールがＭＯＳ部チャネル領域上の絶縁膜に
複数設けられているものである。
記のスルーホールがＭＯＳ部チャネル領域上の絶縁膜に
複数設けられているものである。
【００１２】
【作用】上記のような構成の半導体集積回路装置によれ
ば、ＭＯＳ部チャネル領域上の絶縁膜にスルーホールを
設けることによって、ＭＯＳトランジスタ全体としての
占有面積が縮小され、さらにゲート部電極を短くできる
ので、電気抵抗を低減することができる。
ば、ＭＯＳ部チャネル領域上の絶縁膜にスルーホールを
設けることによって、ＭＯＳトランジスタ全体としての
占有面積が縮小され、さらにゲート部電極を短くできる
ので、電気抵抗を低減することができる。
【００１３】また、前記絶縁膜に複数のスルーホールを
設けることで、１つのスルーホールを設けたＭＯＳトラ
ンジスタに比べて、電気抵抗をより低減することができ
る。
設けることで、１つのスルーホールを設けたＭＯＳトラ
ンジスタに比べて、電気抵抗をより低減することができ
る。
【００１４】
【実施例１】図１は、本発明の一実施例である半導体集
積回路装置を示す平面図、図２は、その半導体集積回路
装置の断面図である。
積回路装置を示す平面図、図２は、その半導体集積回路
装置の断面図である。
【００１５】まず、本実施例における半導体集積回路装
置の構成について説明する。
置の構成について説明する。
【００１６】本実施例の半導体集積回路装置であるＭＯ
Ｓトランジスタ１は、シリコン２上の薄い絶縁膜３の下
に形成されたＭＯＳ部チャネル領域４と、このＭＯＳ部
チャネル領域４上のゲート部電極５と電気的に接続され
た配線層６とからなる。
Ｓトランジスタ１は、シリコン２上の薄い絶縁膜３の下
に形成されたＭＯＳ部チャネル領域４と、このＭＯＳ部
チャネル領域４上のゲート部電極５と電気的に接続され
た配線層６とからなる。
【００１７】すなわち、ＭＯＳ部チャネル領域４は、フ
ィールド絶縁膜で囲まれた領域であり、このＭＯＳ部チ
ャネル領域４上に前記ゲート部電極５と、ソース７およ
びドレイン８とが形成されている。そして、ＭＯＳ部チ
ャネル領域４上のゲート部電極５上に形成された絶縁膜
９にスルーホール１０が設けられ、このスルーホール１
０を介して前記ゲート部電極５と前記配線層６とが電気
的に接続されている。
ィールド絶縁膜で囲まれた領域であり、このＭＯＳ部チ
ャネル領域４上に前記ゲート部電極５と、ソース７およ
びドレイン８とが形成されている。そして、ＭＯＳ部チ
ャネル領域４上のゲート部電極５上に形成された絶縁膜
９にスルーホール１０が設けられ、このスルーホール１
０を介して前記ゲート部電極５と前記配線層６とが電気
的に接続されている。
【００１８】次に、本実施例における半導体集積回路装
置の作用について説明する。
置の作用について説明する。
【００１９】このように、ＭＯＳ部チャネル領域４上の
絶縁膜９にスルーホール１０を設けることによって、ゲ
ート部電極５をＭＯＳ部チャネル領域４の薄い絶縁膜３
の上とＭＯＳ部チャネル領域４外の厚い絶縁膜３の上と
の両方にまたがって形成する必要がなくなる。
絶縁膜９にスルーホール１０を設けることによって、ゲ
ート部電極５をＭＯＳ部チャネル領域４の薄い絶縁膜３
の上とＭＯＳ部チャネル領域４外の厚い絶縁膜３の上と
の両方にまたがって形成する必要がなくなる。
【００２０】すなわち、ゲート部電極５をＭＯＳ部チャ
ネル領域４のみで形成することが可能となり、ＭＯＳト
ランジスタ１全体としての占有面積が縮小され、さらに
ゲート部電極５を短くできることにより、電気抵抗を低
減することができる。
ネル領域４のみで形成することが可能となり、ＭＯＳト
ランジスタ１全体としての占有面積が縮小され、さらに
ゲート部電極５を短くできることにより、電気抵抗を低
減することができる。
【００２１】
【実施例２】図３は、本発明の他の一実施例である半導
体集積回路装置を示す平面図である。
体集積回路装置を示す平面図である。
【００２２】本実施例の半導体集積回路装置であるＭＯ
Ｓトランジスタ１は、スルーホール１０がＭＯＳ部チャ
ネル領域４上の絶縁膜９に複数設けられている。
Ｓトランジスタ１は、スルーホール１０がＭＯＳ部チャ
ネル領域４上の絶縁膜９に複数設けられている。
【００２３】本実施例における半導体集積回路装置にお
いても、ＭＯＳ部チャネル領域４上の絶縁膜９にスルー
ホール１０が設けられているので、ＭＯＳトランジスタ
１全体としての占有面積が縮小され、また、電気抵抗を
低減することができる．さらに、本実施例に示すように
ＭＯＳ部チャネル領域４の幅が広く、ゲート部電極５が
寸法的に余裕のあるＭＯＳトランジスタ１においては、
この絶縁膜９に複数のスルーホール１０を設けること
で、１つのスルーホール１０を設けたＭＯＳトランジス
タ１に比べて、電気抵抗をより低減することができる。
いても、ＭＯＳ部チャネル領域４上の絶縁膜９にスルー
ホール１０が設けられているので、ＭＯＳトランジスタ
１全体としての占有面積が縮小され、また、電気抵抗を
低減することができる．さらに、本実施例に示すように
ＭＯＳ部チャネル領域４の幅が広く、ゲート部電極５が
寸法的に余裕のあるＭＯＳトランジスタ１においては、
この絶縁膜９に複数のスルーホール１０を設けること
で、１つのスルーホール１０を設けたＭＯＳトランジス
タ１に比べて、電気抵抗をより低減することができる。
【００２４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば下
記の通りである。
表的なものによって得られる効果を簡単に説明すれば下
記の通りである。
【００２５】(1).すなわち、本発明の半導体集積回路装
置によれば、ゲート部電極をＭＯＳ部チャネル領域上の
みで形成することが可能となるので、ＭＯＳトランジス
タ全体としての占有面積を縮小することができ、ひいて
は半導体チップのサイズを縮小することができる。
置によれば、ゲート部電極をＭＯＳ部チャネル領域上の
みで形成することが可能となるので、ＭＯＳトランジス
タ全体としての占有面積を縮小することができ、ひいて
は半導体チップのサイズを縮小することができる。
【００２６】(2).また、ゲート部電極をＭＯＳ部チャネ
ル領域上のみで形成することが可能となるので、ゲート
部電極を短くすることができ、電気抵抗を低減すること
ができる。そして、電気抵抗を低減することにより、処
理速度の高速化を図ることができる。
ル領域上のみで形成することが可能となるので、ゲート
部電極を短くすることができ、電気抵抗を低減すること
ができる。そして、電気抵抗を低減することにより、処
理速度の高速化を図ることができる。
【００２７】(3).さらに、ゲート部電極をＭＯＳ部チャ
ネル領域上のみで形成することが可能となるので、スル
ーホールを設ける位置に選択の幅ができ、形成される素
子のレイアウトの自由度が増す。
ネル領域上のみで形成することが可能となるので、スル
ーホールを設ける位置に選択の幅ができ、形成される素
子のレイアウトの自由度が増す。
【００２８】(4).そして、ＭＯＳ部チャネル領域上の絶
縁膜に複数のスルーホールを設けたＭＯＳトランジスタ
においては、スルーホールを１箇所にのみ設けたＭＯＳ
トランジスタに比べて、スルーホールの電気抵抗をより
大きく低減することができるので、ＭＯＳトランジスタ
全体の電気抵抗をより低減することができる。
縁膜に複数のスルーホールを設けたＭＯＳトランジスタ
においては、スルーホールを１箇所にのみ設けたＭＯＳ
トランジスタに比べて、スルーホールの電気抵抗をより
大きく低減することができるので、ＭＯＳトランジスタ
全体の電気抵抗をより低減することができる。
【図１】本発明の実施例１による半導体集積回路装置を
示す平面図である。
示す平面図である。
【図２】図１の半導体集積回路装置の断面図である。
【図３】本発明の実施例２による半導体集積回路装置を
示す平面図である。
示す平面図である。
【図４】従来の半導体集積回路装置を示す平面図であ
る。
る。
１ ＭＯＳトランジスタ ２ シリコン ３ 絶縁膜 ４ ＭＯＳ部チャネル領域 ５ ゲート部電極 ６ 配線層 ７ ソース ８ ドレイン ９ 絶縁膜 １０ スルーホール １１ ＭＯＳトランジスタ １４ ＭＯＳ部チャネル領域 １５ ゲート部電極 １６ 配線層 ２０ スルーホール ２１ ドッグボーン
Claims (2)
- 【請求項１】 ＭＯＳトランジスタのＭＯＳ部チャネル
領域上の絶縁膜にスルーホールが設けられ、前記スルー
ホールによってゲート部電極と配線層とが電気的に接続
されていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記スルーホールが前記ＭＯＳ部チャネ
ル領域上の絶縁膜に複数設けられていることを特徴とす
る請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP470193A JPH06216383A (ja) | 1993-01-14 | 1993-01-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP470193A JPH06216383A (ja) | 1993-01-14 | 1993-01-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216383A true JPH06216383A (ja) | 1994-08-05 |
Family
ID=11591192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP470193A Withdrawn JPH06216383A (ja) | 1993-01-14 | 1993-01-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216383A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015133516A (ja) * | 2015-03-18 | 2015-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US11209216B2 (en) | 2017-07-28 | 2021-12-28 | Dana Canada Corporation | Ultra thin heat exchangers for thermal management |
-
1993
- 1993-01-14 JP JP470193A patent/JPH06216383A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015133516A (ja) * | 2015-03-18 | 2015-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US11209216B2 (en) | 2017-07-28 | 2021-12-28 | Dana Canada Corporation | Ultra thin heat exchangers for thermal management |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7320909B2 (en) | Methods of fabricating integrated circuit devices having contact holes exposing gate electrodes in active regions | |
| JP3926011B2 (ja) | 半導体装置の設計方法 | |
| KR840000985A (ko) | 반도체 집적회로 및 그 제조방법 | |
| KR970067835A (ko) | 반도체 장치 및 그 제조방법 | |
| JP2822781B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| JPH0745829A (ja) | 半導体集積回路装置 | |
| JP2682397B2 (ja) | セルベース設計半導体集積回路装置 | |
| JPH06216383A (ja) | 半導体集積回路装置 | |
| KR900001005A (ko) | 마스터 슬라이스(Master slice)방법을 사용하여 반도체 집적회로를 형성하는 방법 | |
| JP2840150B2 (ja) | 半導体集積回路及びその層間接続方法 | |
| JPS58222573A (ja) | 半導体集積回路装置 | |
| KR950010066A (ko) | 박막배선을 갖는 반도체장치와 그의 제조방법 | |
| JPH0247849A (ja) | 半導体装置 | |
| JPS6252474B2 (ja) | ||
| JP2911980B2 (ja) | 半導体集積回路装置 | |
| JPH07153926A (ja) | 半導体集積回路装置 | |
| KR0147776B1 (ko) | 씨모드 인버터의 결선방법 | |
| JPH0831524B2 (ja) | 半導体集積回路装置 | |
| JP3218437B2 (ja) | 半導体集積回路装置 | |
| JPS63143843A (ja) | 半導体集積回路電源配線装置 | |
| JPH0566737B2 (ja) | ||
| JPH0677442A (ja) | 半導体集積回路の製造方法 | |
| JPS59215743A (ja) | 大規模集積回路装置 | |
| JPH02180065A (ja) | 半導体装置 | |
| JPH06216252A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |