JP3218437B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路技術さ
らにはユニットセルがチップ上に多数個設置された半導
体論理集積回路に適用して特に有効な技術に関し、例え
ば、ＣＭＯＳ又はＢｉ−ＣＭＯＳ形の論理ＬＳＩに利用
して有効な技術に関する。

【０００２】

【従来の技術】従来、半導体チップ上に、ＮＡＮＤゲー
ト、ＮＯＲゲート等の多数のユニットセルを配設してお
き、これら多数のユニットセルを、その間の配線チャネ
ルに形成される入力信号線にて任意のユニットセル間を
導電接続し、もって、所望の論理構成を得るようにした
スタンダードセル方式の半導体集積回路装置が公知であ
る。

【０００３】かかる半導体集積回路装置を構成するユニ
ットセルは、例えば図８に示すように、ユニットセルの
基本構造（例えばトランジスタ部）が形成されるユニッ
トセル基本構造形成領域（以下、単に「基本構造形成領
域」と称す）Ａ’と、当該基本構造形成領域Ａ’に形成
された内部回路（ｐＭＯＳ，ｎＭＯＳ）を、ユニットセ
ル外配線チャネルに形成される入力信号線に導電接続す
るための入力端子が形成された領域（以下、「ユニット
セル外配線チャネル形成領域」と称す）Ｃ’，Ｄ’とか
ら成る。そして、上記基本構造形成領域Ａ’の上方には
これを被うように、定電圧電源を（Ｖｃｃ，Ｖｓｓ）ユ
ニットセルの内部回路に供給するための電源プレート
Ｅ’，Ｆ’が絶縁膜（図示省略）を介して配設され、一
方、上記ユニットセル外配線チャネル形成領域Ｃ’，
Ｄ’の上方には当該ユニットセルの内部回路（ｐＭＯ
Ｓ，ｎＭＯＳ）を他のユニットセルの内部回路等に導電
接続させるための入力信号線Ｇ’，Ｈ’が絶縁膜（図示
省略）を介して配設されている。

【０００４】このように設けられた電源プレートＥ’，
Ｆ’及び入力信号線Ｇ’，Ｈ’は、絶縁膜に形成される
コンタクトホールＣＯＮＴ１１’〜ＣＯＮＴ４１’によ
って、夫々基本構造形成領域Ａ’の内部回路（ｐＭＯ
Ｓ，ｎＭＯＳのソース・ドレイン）及び入力端子１
１’，１２’，５１’，５２’に接続され、これにより
所望の論理構成を得るようになっている。

【０００５】しかしながら、上記手法によりユニットセ
ルを所定の配線パターンで互いに接続させた場合であっ
ても、論理設計の誤り等により完成されたＬＳＩが所望
の論理を達成しないことがある。このような場合には、
ＬＳＩに補助的に配設されている、設計当初の論理構成
に関与させなかったユニットセルを新たに論理回路に組
み込んで回路修正を行い、もって所望の論理を得るよう
にしていた。このように設計当初のＬＳＩの回路構成を
変更するに当たっては、回路変更によって不要となった
ユニットセルの入力端子を定電圧電源（図８に示す電源
プレートＥ’，Ｆ’）に接続して電気的に安定した状態
にしなければならない（電位固定）。

【０００６】上記不要となったユニットセルの電位固定
（以下、単に「浮きピン処理」と称す）を行うに当たっ
ては、以下に示す２つの手法が主に採られている。即
ち、 （１）基本構造形成領域Ａ’内で、上記入力端子に連ら
なるユニットセルの内部回路の配線部分（図示例ではト
ランジスタのゲート電極）をコンタクトホールＣＯＮＴ
５１’を介して定電圧電源に導電接続させる（図９）。 （２）定電圧電源を供給するための電源プレートＥ’，
Ｆ’を基本構造形成領域Ａ’の外部に突出するようにそ
の形状を変更して、当該電源プレートＥ’，Ｆ’と、ユ
ニットセル外配線チャネル形成領域（Ｃ’，Ｄ’）に形
成された入力端子（１２’，１３’）とをコンタクトホ
ールを介して導電接続させる（図１０）。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題があることが本発明者らに
よって明きらかとされた。即ち、上記(1)の手法により
浮きピン処理を行う場合には、入力端子に連らなる配線
部分に、コンタクトホールを形成するのに必要な幅広の
接続部を専用パターンで新たに形成しなければならな
い。特にＣＭＯＳ構造の素子ではユニットセルの入力端
子は、図８に示すように、ゲート電極と一体（同一の導
電層）に形成されるため、上記接続部の新たな形成は、
ＭＯＳトランジスタ形成工程からの再製造となるため、
論理変更のための製造工程が長くなるという不具合が生
じる。又、（２）の手法は、上記（１）の手法に比し
て、電源プレートの形状を、入力端子の位置まで突出す
るように変更するだけで、ユニットセルの基本構造（内
部回路）の変更は不要であると云う利点はあるものの、
電源プレート（Ｅ）が入力端子と重なる位置まで突出す
るため（図１０参照）、ユニットセル外配線チャネル形
成領域（Ｃ’，Ｄ’）を侵食し、ＬＳＩ全体としての集
積率が低下すると云う不具合が生じる。

【０００８】本発明はかかる事情に鑑みてなされたもの
で、多数のユニットセルを配線チャネルに形成される入
力信号線で電気的に接続して所望の論理構成を成す半導
体集積回路において、前記ユニットセルの内部の回路設
計パターン（基本構造）を変更することなく、配線パタ
ーンを変更するだけで容易に論理変更が可能で、しかも
論理変更による実装率の低下を来たさない半導体集積回
路装置を提供することを目的とする。この発明の前記な
らびにそのほかの目的と新規な特徴については、本明細
書の記述および添附図面から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明の半導体集積回路装置
は、各々のユニットセル形成領域がユニットセル基本構
造形成領域及びユニットセル外配線チャネル形成領域と
に分割されるユニットセルを複数個有し、互いのユニッ
トセルの入力端子が、ユニットセル外配線チャネル形成
領域の上方に絶縁膜を介して形成された入力信号線によ
り導電接続され、定電圧電源用プレートがユニットセル
基本構造形成領域を被うように絶縁膜を介して形成さ
れ、前記ユニットセル基本構造形成領域に前記入力端子
と同一の導電層を用いた補助端子が当該入力端子と一体
に形成されてなる。

【００１０】

【作用】半導体集積回路装置の論理変更を行った際に不
要となったユニットセル、並びに設計当初不要となって
いるユニットセルの電位固定を行うべく、入力端子を定
電圧電源に導電接続させるに当たって、ユニットセルの
上方で且つ基本構造形成領域内に形成される定電圧電源
用の電源プレートを、コンタクトホールを介して上記補
助端子に導通接続させることによって、実質的に入力端
子を電源プレートに接続することができる。

【００１１】

【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は本発明に係る浮きピン処理構造を有
するＣＭＯＳ形論理ＬＳＩに用いられるユニットセル
（基本セル）１００のレイアウトパターンを示す平面図
である。このユニットセル１００は、ｐＭＯＳトランジ
スタが形成されるｐＭＯＳ領域１０、ｎＭＯＳトランジ
スタが形成されるｎＭＯＳ領域５０、及びこれら２つの
ＭＯＳトランジスタ間に設けられた接続配線９０によっ
て１セルを構成するもので、かかるユニットセルが半導
体基板（図示省略）上に所定間隔を空けて多数行列をな
し、１つの論理ＬＳＩが形成される。そして、ユニット
セルの間に設けられた上記所定間隔の空き領域がユニッ
トセル外配線チャネル形成領域Ｃ，Ｄとなって、この領
域に複数のユニットセルを互いに電気的に接続して所望
の論理を得るための入力信号線Ｇ，Ｈ（後述の図３にＧ
（Ｇ１，Ｇ２）のみ図示）が形成される。

【００１２】上記ユニットセル１００を構成するｐＭＯ
Ｓ，ｎＭＯＳは、ユニットセル内部（図１中２点鎖線で
囲む基本構造形成領域）Ａに形成され、この領域Ａの外
側（図中上下方向のユニットセル外配線チャネル形成領
域Ｃ，Ｄ）に入力端子１２，１３，５２，５３が形成さ
れる。一方、上記基本構造形成領域Ａには、その上下両
側の外寄りの位置（入力端子に近い位置）に電源プレー
ト１１，５１が設けられている。このうち、電源プレー
ト１１はｐＭＯＳ領域１０側の外寄りに（図中上側）、
電源プレート５１はｎＭＯＳ領域５０の外寄りに（図中
下側）、夫々設置され、夫々の領域に形成されるトラン
ジスタ（ｐＭＯＳ，ｎＭＯＳ）とコンタクトホールを介
して導通し得るようになっている。

【００１３】又、前記ユニットセルの入力端子は、ユニ
ットセルの内部回路を構成するｐＭＯＳトランジスタ，
ｎＭＯＳトランジスタの１対の構成に対し、２組ずつ
（入力端子１２，１３，入力端子５２，５３）設けら
れ、これら入力端子１２，１３，５２，５３は前述した
ユニットセルの基本構造形成領域Ａの外側に突出した形
状で、且つ、ユニットセル内のＭＯＳトランジスタのゲ
ート電極と一体に、換言すればゲート電極と同一の導電
層（例えば、イオン打込みポリシリコン）にて形成され
る。そして、上記入力端子１２，１３，５２，５３とＭ
ＯＳトランジスタのゲート電極との間に、詳細は後述の
如く、本発明に係る浮きピン処理用端子（補助端子１２
１，１３１，５２１，５３１）が、これらと同一の導電
層にて形成されている。

【００１４】図２は、図１に示したユニットセル１００
のｐＭＯＳトランジスタ形成領域１０側を示した平面図
である。本発明に係る浮きピン処理構造はｐＭＯＳ側と
ｎＭＯＳ側とで同一の構成となっているため、以下この
図を用いてｐＭＯＳトランジスタ側の浮きピン処理構造
についてのみ詳細に説明する。

【００１５】ｐＭＯＳトランジスタ形成領域１０側に設
けられた電源プレート１１は、定電圧電源Ｖｃｃに接続
されている。又、ｐＭＯＳのゲート電極１４，１５に連
なりユニットセル外配線チャネル形成領域Ｃに突出する
ように形成された入力端子１２，１３は、本発明に係る
浮きピン処理用端子１２１，１３１と一体となって接続
部１２０，１３０を形成する。この入力端子１２，１３
のうち入力端子１２は入力信号線Ｇ１にコンタクトホー
ルを介して導電接続され得るように形成されており、入
力端子１３は入力信号線Ｇ２にコンタクトホール介して
導電接続され得るように形成されて、ＬＳＩの論理構成
に寄与する。

【００１６】一方、ｐＭＯＳトランジスタのソース・ド
レイン領域を形成するｐ形拡散層１８はコンタクトホー
ルＣＯＮＴ２１を介して、上記電源プレート１１（Ｖｃ
ｃ）に導電接続されている。ｐ形拡散層１８の直下のｎ
形基板１９はコンタクトホールＣＯＮＴ２２を介して、
上記電源プレート１１（Ｖｃｃ）に導電接続されてい
る。又、２本のゲート電極１４，１５に挟まれた拡散層
２０は、図示省略の配線層及び接続配線９０（図１）を
介して、このｐＭＯＳトランジスタとペアを成すｎＭＯ
Ｓトランジスタに導電接続される。

【００１７】概略上記のように構成されたユニットセル
１００をＬＳＩの論理構成に寄与させる場合には、ｐＭ
ＯＳトランジスタのゲート電極１４，１５に連なる入力
端子１２，１３をユニットセル外配線チャネル形成領域
に形成された入力信号線Ｇ１，Ｇ２に導電接続させ、こ
の入力信号線Ｇ１，Ｇ２により他のユニットセルとの信
号の遣り取りを行うようになっている（図３、図４）。

【００１８】一方、ユニットセル１００の基本構造形成
領域Ａの上層にも配線パターン（ユニットセル内配線チ
ャネルに形成された電源プレート１１）が形成されてい
る。これら２つのは、配線パターンは共に、アルミ配線
層（Ａｌ層）に形成される。

【００１９】上記入力端子１２及び入力端子１３が形成
された接続部１２０，１３０は、ｐＭＯＳトランジスタ
のゲート電極１４，１５と同一の導電層、換言すれば同
一のマスクパターンにて形成されるもので、本実施例で
は従前の接続部（図８，９の入力端子１２’，１３’）
の面積に比して、約２倍の大きさ、換言すれば２つのコ
ンタクトを形成するに十分な面積を有している。そし
て、この接続部１２０，１３０には、入力端子１２，１
３の図２中下側に、本発明に係る浮きピン処理用端子
（補助端子）１２１，１３１が形成されている。即ち、
接続部１２０，１３０は、図中上半分（入力端子形成
部）がユニットセル外配線チャネル形成領域Ｃ内に位置
するように、一方、下半分（補助端子形成部）が基本構
造形成領域Ａ内に位置するようにそのレイアウトパター
ンが決定され、上記上半分に入力端子１２，１３が、下
半分に浮きピン処理用端子１２１，１３１が夫々形成さ
れる。

【００２０】このように、接続部に浮きピン処理用端子
１２１，１３１を形成しておくのは、以下の理由によ
る。即ち、当初の設計パターンで、その入力端子がユニ
ットセル外配線チャネルの入力信号線に接続されていた
ユニットセルを、論理変更に伴って電位固定するに当た
っては、配線パターンのみを変更することが望ましい。
例えば入力端子１２，１３を定電圧電源Ｖｃｃ（電源プ
レート）に接続して電位固定を行うのであれば、入力端
子が形成された接続部の全部が前述のようにユニットセ
ル外配線チャネル形成領域Ｃ内にあるならば、この接続
部を定電圧電源（電源プレート）に接続させるには、電
源プレートをユニットセル外配線チャネル形成領域Ｃに
まで広げるように配線パターンを決定しなければなら
ず、実装率の低下につながる（電源プレートが広げられ
たユニットセル外配線チャネル形成領域に入力信号線が
形成できない）。そこで本実施例のユニットセル１００
では、上述のように接続部を、ユニットセル外配線チャ
ネル形成領域Ｃとユニットセルの基本構造形成領域Ａと
に跨るような長方形とにしている。

【００２１】図３は、図２に示すユニットセル１００の
入力端子１２，１３を、ユニットセル外配線チャネルに
形成された入力信号線Ｇ１，Ｇ２に夫々接続した状態を
示す平面図であり、図４はこれらの接続状態を示す、図
３のIV−IV線に沿う断面図である。入力端子１２，１３
に入力信号線Ｇ１，Ｇ２を接続させるにあたっては、当
該入力端子１２，１３と浮きピン処理用端子１２１，１
３１とが形成された接続部１２０，１３０（図４には接
続部１２０側のみ示す）にコンタクトホールＣＯＮＴ１
１，ＣＯＮＴ１２を形成し、このコンタクトホールＣＯ
ＮＴ１１，ＣＯＮＴ１２を介して入力信号線（Ａｌ配線
層）Ｇ１，Ｇ２を入力端子１２，１３に導電接続され
る。

【００２２】図５は、ユニットセル１００に浮きピン処
理を施した状態を示す平面図、図６は浮きピン処理を施
した状態での接続部１２０と定電圧電源（電源プレート
Ｖｃｃ）との接続状態を示す図５のVI−VI線に沿う断面
図である。これらの図に示すように、ユニットセル１０
０のｐＭＯＳ側で浮きピン処理をするに当たっては、例
えば入力端子１２側が定電圧電源Ｖｃｃに導電接続さ
れ、これにより当該ユニットセル１００が電気的に安定
した状態となる（電位固定、図７に示す論理回路）。

【００２３】前記入力端子１２を実際に電位固定する場
合には、ユニットセル外配線チャネル形成領域Ｃに形成
された入力端子１２に代えて、当該入力端子と一体に形
成され且つユニットセル内（基本構造形成領域Ａ内）に
形成された浮きピン処理用端子１２１をプレート１１に
接続させる。即ち、図４に示した接続部１２０のコンタ
クトホールＣＯＮＴ１１の形成位置とは異なる位置に、
当該コンタクトロールＣＯＮＴ１１に代えて浮きピン処
理用のコンタクトホールＣＯＮＴ６０を設け（図６参
照）、これを介して上記電源プレート（Ａｌ配線層）と
入力端子が形成された接続部１２０とを導電接続させ
る。

【００２４】このように接続部１２０（及び接続部１３
０）を、２つのコンタクトホールＣＯＮＴ１１，６０が
形成できる面積を有するように形成しておくことによっ
て、浮きピン処理の有無に拘らず、入力端子を含むトラ
ンジスタ側のレイアウトパターン（ユニットセル内の回
路パターン）を変更する必要がなくなり、従って、ユニ
ットセル外配線チャネル及びユニットセル内配線チャネ
ルの配線パターンを変更するだけで、容易に浮きピン処
理を実行することができる。又、接続部のコンタクトホ
ールＣＯＮＴ１１形成位置をユニットセル外配線チャネ
ル形成領域Ｃ内とし、又、コンタクトホールＣＯＮＴ６
０形成位置をユニットセル基本構造形成領域Ａ内とする
ことにより、浮きピン処理時に、ユニットセル外配線チ
ャネル形成領域Ｃにユニットセル内配線パターン（電源
プレート１１）が突出しなくなり、この領域を他のユニ
ットセルでの配線接続に有効に利用できる。

【００２５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では論理変更によって不要となったユニットセル
を電位固定する手法について説明したが、設計当初に、
論理構成に寄与することなく補助的に設けられたユニッ
トセルに本発明の構成を適用することも可能である。
又、本実施例では、入力端子がユニットセル基本構造内
のＭＯＳトランジスタのゲート電極と一体に形成された
構造のユニットセルに本発明を適用した例を示したが、
これに限らず、入力端子と内部回路とが同一の導電層
（同一のマスクパターン）にて形成される全てのユニッ
トセルに本発明を適用することができる。又、本実施例
ではＣＭＯＳ形のユニットセルに本発明を適用したが、
他の形式、特に、ＢｉＣＭＯＳ形のユニットセルにも本
発明は適用可能である。

【００２６】又、上記実施例では、入力端子と補助端子
（浮きピン処理用端子）とは、見かけ上、１枚の長方形
の入力パッド（接続部１２０，１３０）となるように形
成されているが、入力端子がユニットセル外チャネル形
成領域に、補助端子が基本構造形成領域に夫々位置して
いるのであれば、如何なる形状（２つのパッドが導電体
にて接続された形状）としてもよい（但し、各々の端子
はコンタクトホールが形成できる面積を有する）。又、
補助端子（浮きピン処理用端子）が定電圧電源Ｖｃｃの
電源プレートと重り合わないときには、論理変更時に、
浮きピン処理のために、該電源プレートの形成を補助端
子を上方より被うように変更し、コンタクトホールを用
いてこれらを接続可能にしておけば良く、この場合で
も、ユニットセル内の回路パターンの変更は不要であ
る。

【００２７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ形トランジスタ又はＢｉＣＭＯＳ形トランジスタを具
えた論理ＬＳＩに適用した例を示したが、電位固定を必
要とするＬＳＩ全般に本発明は適用可能である。

【００２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ユニットセルの内部の回路設計
パターン（基本構造）を変更することなく、配線パター
ンを変更するだけで、容易に、しかも集積率の低下を来
たすことなく論理変更ができる。

【図面の簡単な説明】

【図１】本発明に係わる浮きピン処理用端子を具えたユ
ニットセルの回路パターンを示す平面図である。

【図２】図１の回路パターンの入力端子付近を拡大して
示した平面図である。

【図３】本発明に係わるユニットセルの入力端子を入力
信号線に接続した状態を示す平面図である。

【図４】図３のIV-IV線に沿う断面図である。

【図５】本発明に係わるユニットセルに浮きピン処理を
施した状態を示す平面図である。

【図６】図５のVI-VI線に沿う断面図である。

【図７】浮きピン処理を行った場合に得られる論理を示
す回路図である。

【図８】従来のユニットセルの回路パターンを示す平面
図である。

【図９】従来のユニットセルに対して行われていた浮き
ピン処理の一態様を示す平面図である。

【図１０】従来のユニットセルに対して行われていた浮
きピン処理の他の態様を示す平面図である。

【符号の説明】

１１，５１ 電源プレート（定電圧電源用プレート） １２，１３，５２，５３ 入力端子 １００ ユニットセル １２０，１３０ 接続部 １２１，１３１ 浮きピン処理用端子（補助端子） Ａ （ユニットセル）基本構造形成領域 Ｃ，Ｄ ユニットセル外配線チャネル形成領域 Ｇ，Ｈ 入力信号線

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数のユニットセルを有し、各々のユニ
   ットセル形成領域がユニットセル基本構造形成領域及び
   ユニットセル外配線チャネル形成領域とに分割されると
   共に、互いのユニットセルの入力端子が、ユニットセル
   外配線チャネル形成領域の上方に絶縁膜を介して形成さ
   れた入力信号線により導電接続され、電源用プレートが
   ユニットセル基本構造形成領域を被うように絶縁膜を介
   して形成された半導体集積回路装置において、 前記ユ
   ニットセル基本構造形成領域に前記入力端子と同一の導
   電層を用いた補助端子が当該入力端子と一体に形成さ
   れ、 前記補助端子は、前記ユニットセル基本構造形成領域の
   前記電源用プレートに被われた部分に形成されてなるこ
   とを特徴とする半導体集積回路装置。
2. 【請求項２】 前記ユニットセルはＣＭＯＳトランジス
   タ構造を採り、前記入力端子及び補助端子は、トランジ
   スタのゲート電極と同一の導電層により形成されてなる
   ことを特徴とする請求項１に記載の半導体集積回路装
   置。
3. 【請求項３】 ユニットセル基本構造形成領域とユニッ
   トセル外配線チャネル形成領域とを含んでなるユニット
   セルと、 上記ユニットセル基本構造形成領域内に形成されるＣＭ
   ＯＳトランジスタに動作電圧を供給する電源層とを有
   し、 上記ユニットセル基本構造形成領域内に形成されるＣＭ
   ＯＳトランジスタのゲート電極を形成している導電層
   は、その一部が上記電源層下の上記ユニットセル基本構
   造形成領域に延在され、かつ別の一部が上記ユニットセ
   ル外配線チャネル形成領域に延在された接続領域を有
   し、上記接続領域は、上記ユニットセル外配線チャネル形成
   領域に形成され上記トランジスタのゲート電極に入力信
   号を与える入力信号線と接続するための第１のコンタク
   トホールおよび上記電源層と接続するための第２のコン
   タクトホールとを形成可能な大きさを有する ことを特徴
   とする半導体集積回路装置。
4. 【請求項４】 上記導電層は上記ＣＭＯＳトランジスタ
   のゲート電極となる第１の幅を有する領域を有し、上記接続領域は上記第１の幅よりも広い ことを特徴とす
   る請求項３記載の半導体集積回路装置。