JPH02283062A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02283062A JPH02283062A JP1105039A JP10503989A JPH02283062A JP H02283062 A JPH02283062 A JP H02283062A JP 1105039 A JP1105039 A JP 1105039A JP 10503989 A JP10503989 A JP 10503989A JP H02283062 A JPH02283062 A JP H02283062A
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- JP
- Japan
- Prior art keywords
- well
- substrate
- wiring
- semiconductor device
- power supply
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 230000005669 field effect Effects 0.000 claims description 4
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- 239000002184 metal Substances 0.000 description 5
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野）
本発明は、集積回路として製造される相補型絶縁ゲート
電界効果装置に関するものである。
電界効果装置に関するものである。
〔従来の技術１
従来の半導体装置において、ウェル領域は、基板表面上
に、島の様に置かれていた。したがって離れているウェ
ルは５金属配線により、電源配線を行ない、電位を取る
必要があった。
に、島の様に置かれていた。したがって離れているウェ
ルは５金属配線により、電源配線を行ない、電位を取る
必要があった。
［発明が解決しようとする課題］
時計、電子卓上計算機、等の低電力の装置に相補型回路
（以下Ｃ−ＭＯ５ＩＣ）は広く利用されてきた近年では
、回路密度、小型化を計るため、微細技術が可能となっ
ていて、半導体装置のトランジスタ、信号配線、電源配
線、抵抗、コンデンサ等各々のサイズは小さくなっては
いるが、その構成自体は、変わらなかった。しかし、同
一製造技術において、さらに小型化を計るには、電源配
線を減らす事が考えられるが、基板電位の配線は、基板
上ならどこでも基板電位を取れるので、配線を省略でき
るが、ウェル電位については、前記説明の通り、配線が
必要であるので、省略する事は不可能であった。
（以下Ｃ−ＭＯ５ＩＣ）は広く利用されてきた近年では
、回路密度、小型化を計るため、微細技術が可能となっ
ていて、半導体装置のトランジスタ、信号配線、電源配
線、抵抗、コンデンサ等各々のサイズは小さくなっては
いるが、その構成自体は、変わらなかった。しかし、同
一製造技術において、さらに小型化を計るには、電源配
線を減らす事が考えられるが、基板電位の配線は、基板
上ならどこでも基板電位を取れるので、配線を省略でき
るが、ウェル電位については、前記説明の通り、配線が
必要であるので、省略する事は不可能であった。
第２図は、従来の半導体装置のウェル領域の置かれ方及
び、電源配線の例を表わしている。ｌの斜線部分がウェ
ル領域であり、２がウェル電位の電源ＰＡＤである。３
の点線枠は、相補型回路のブロックを示している。４は
、基板電位の電源ＰＡＤである。基板電位及びウェル電
位の電源ラインがＩＣ内に入り込んでいるのがわかる。
び、電源配線の例を表わしている。ｌの斜線部分がウェ
ル領域であり、２がウェル電位の電源ＰＡＤである。３
の点線枠は、相補型回路のブロックを示している。４は
、基板電位の電源ＰＡＤである。基板電位及びウェル電
位の電源ラインがＩＣ内に入り込んでいるのがわかる。
第３図も、従来の例であり、この例の場合基板電位の電
源配線５においては、ＩＣの周囲のみの配線があるだけ
で、ＩＣ内部の領域では、電源配線が行なわれていない
、周囲では基板に対し、コンタクトが取られているトラ
ンジスタに供給される基板電位は、第７図Ａの様に、基
板にコンタクトを取り、そこから取られている。
源配線５においては、ＩＣの周囲のみの配線があるだけ
で、ＩＣ内部の領域では、電源配線が行なわれていない
、周囲では基板に対し、コンタクトが取られているトラ
ンジスタに供給される基板電位は、第７図Ａの様に、基
板にコンタクトを取り、そこから取られている。
そこで本発明の目的は、ウェル−ウェル間の配線も省略
可能とし、Ｃ−ＭＯＳ ＩＣの小型化。
可能とし、Ｃ−ＭＯＳ ＩＣの小型化。
高密度化を計ることができる半導体装置を提供すること
にある。
にある。
［課題を解決するための手段］
本発明は、一導電型半導体基板に逆導電型ウェル領域を
設け、該ウェル領域内に一導電型の電界効果型トランジ
スタを、前記基板に逆導電型の電界効果型トランジスタ
を形成してなる半導体装置において、＠記述導電型トラ
ンジスタのある基板表面領域の周囲を閉じる、前記一導
電型トランジスタのあるウェル領域が少なくとも存在し
ていることを特徴とする。
設け、該ウェル領域内に一導電型の電界効果型トランジ
スタを、前記基板に逆導電型の電界効果型トランジスタ
を形成してなる半導体装置において、＠記述導電型トラ
ンジスタのある基板表面領域の周囲を閉じる、前記一導
電型トランジスタのあるウェル領域が少なくとも存在し
ていることを特徴とする。
〔実 施 例］
第１図は、本発明の半導体装置の一実施例を示している
。ｌの斜線部がウェル領域であり、６の基板表面領域の
周囲は、ウェルで閉じられている。ウェル電位の配線７
は、ＩＣの周囲のみで行なわれ同時にウェルにコンタク
トが取られている。基板電位の配線も、同様にＩＣの周
囲のみで取られ、基板にコンタクトが取られている。ト
ランジスタに電位を供給する方法は、第７図Ｂの様に取
られいる。
。ｌの斜線部がウェル領域であり、６の基板表面領域の
周囲は、ウェルで閉じられている。ウェル電位の配線７
は、ＩＣの周囲のみで行なわれ同時にウェルにコンタク
トが取られている。基板電位の配線も、同様にＩＣの周
囲のみで取られ、基板にコンタクトが取られている。ト
ランジスタに電位を供給する方法は、第７図Ｂの様に取
られいる。
第４図にも１本発明の一実施例を示す、この例では、Ｉ
Ｃの周囲の、ＰＡＤ周辺では、ウェル領域は、従来と同
じ様になっている。これは、入力保護回路等の部分を、
ＩＣ内部のウェル領域と、別ウェルにした例である。Ｉ
Ｃ内部では、第１図と同様な電源供給方法を取っている
。
Ｃの周囲の、ＰＡＤ周辺では、ウェル領域は、従来と同
じ様になっている。これは、入力保護回路等の部分を、
ＩＣ内部のウェル領域と、別ウェルにした例である。Ｉ
Ｃ内部では、第１図と同様な電源供給方法を取っている
。
第５図の実施例では、２電源方式のＩＣの時の例を示し
ている。９の領域のウェル領域が、他のウェル領域と異
なる電位の時の場合であり、９の領域の電位は、従来と
同じ様に金属配線で１行なわれている。
ている。９の領域のウェル領域が、他のウェル領域と異
なる電位の時の場合であり、９の領域の電位は、従来と
同じ様に金属配線で１行なわれている。
第６図の実施例では２一部の回路ブロックまでの電源は
、金属配線を行ない、他の回路ブロックの電源は、金属
配線を行なわない例である。これは、高速、高電流で動
作する回路、そうでない回路に分ける時などに使われる
。
、金属配線を行ない、他の回路ブロックの電源は、金属
配線を行なわない例である。これは、高速、高電流で動
作する回路、そうでない回路に分ける時などに使われる
。
上記具体例は一例であり、電源が多電源になったとして
も、高速、高電流で動作する回路ブロックが多くなった
としても２本発明を逸脱するものではない、また第７図
Ｂの電位の供給の方法に、コンタクトブリッジを使用し
なくても本発明を逸脱しない。
も、高速、高電流で動作する回路ブロックが多くなった
としても２本発明を逸脱するものではない、また第７図
Ｂの電位の供給の方法に、コンタクトブリッジを使用し
なくても本発明を逸脱しない。
［発明の効果］
以上述べた通り１本発明の半導体装置を使用すれば、電
源配線の省略が可能であり、ＩＣの高密度化、小型化を
可能とする事ができる。ＩＣ内部の電源配線が省略でき
れば、電源配線を引き回す必要がなくなる。また、信号
配線の引き回しにも自由度が出て来る。電源配線の引き
回し、信号配線の自由度向上により、集積回路の集積度
が向上し、チップ面積が小さくなる。チップ面積が小さ
くなればチップコストが下がる効果を有する。
源配線の省略が可能であり、ＩＣの高密度化、小型化を
可能とする事ができる。ＩＣ内部の電源配線が省略でき
れば、電源配線を引き回す必要がなくなる。また、信号
配線の引き回しにも自由度が出て来る。電源配線の引き
回し、信号配線の自由度向上により、集積回路の集積度
が向上し、チップ面積が小さくなる。チップ面積が小さ
くなればチップコストが下がる効果を有する。
第１図は本発明の構成を特徴とする半導体装置を表わす
平面図。 第２図は、従来の半導体装置の構成を表わす平面図。 第３図は、従来の半導体装置の構成を表わす平面図であ
り、基板電位の電源配線を詳略した構成を表わす図。 第４図は、本発明の構成を特徴とする半導体装置の１実
施例を表わす図（入出力端子の保護ダイオード部分のウ
ェル領域が分離されている。）。 第５図は、本発明の構成を特徴とする半導体装置の１実
施例を表わす図（２電源力式の半導体装置の場合を表わ
している。）。 第６図は、本発明の構成を特徴とする半導体装置の１実
施例を表わす図（１部電源配線が必要なブロックに電源
配線を行なっている。）。 第７図Ａは従来の半導体装置の電源接続方法を示した図
（基板電位の配線詳略した例）。 第７図Ｂは１本発明の構成を特徴とする半導体装置の電
源接続方法を示した図。 ウェル領域 ウェル電位電源パッド 回路ブロック 基板電位電源パッド 基板電源配線 Ｐ−基板 ウェル電源配線 入出力保護及び入出力回路用のウェル 異なる電位のウェルをもつ回路ブロック２と別電位の電
源パッド 第１図 高速、高電流で動作する回路ブロック ウェル領域（Ｎ−ウェル） Ｎ′″拡散 Ｐ０拡散（ソース側） ゲート電極 金属配線 コンタクトホール Ｐ′″拡散（ドレイン側） Ｎ０拡散（ドレイン側） Ｎ０拡散（ソース側） Ｐ′″拡散 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第２ 図 第５ 図 第６図 第７ 図Ａ 第７図Ｂ
平面図。 第２図は、従来の半導体装置の構成を表わす平面図。 第３図は、従来の半導体装置の構成を表わす平面図であ
り、基板電位の電源配線を詳略した構成を表わす図。 第４図は、本発明の構成を特徴とする半導体装置の１実
施例を表わす図（入出力端子の保護ダイオード部分のウ
ェル領域が分離されている。）。 第５図は、本発明の構成を特徴とする半導体装置の１実
施例を表わす図（２電源力式の半導体装置の場合を表わ
している。）。 第６図は、本発明の構成を特徴とする半導体装置の１実
施例を表わす図（１部電源配線が必要なブロックに電源
配線を行なっている。）。 第７図Ａは従来の半導体装置の電源接続方法を示した図
（基板電位の配線詳略した例）。 第７図Ｂは１本発明の構成を特徴とする半導体装置の電
源接続方法を示した図。 ウェル領域 ウェル電位電源パッド 回路ブロック 基板電位電源パッド 基板電源配線 Ｐ−基板 ウェル電源配線 入出力保護及び入出力回路用のウェル 異なる電位のウェルをもつ回路ブロック２と別電位の電
源パッド 第１図 高速、高電流で動作する回路ブロック ウェル領域（Ｎ−ウェル） Ｎ′″拡散 Ｐ０拡散（ソース側） ゲート電極 金属配線 コンタクトホール Ｐ′″拡散（ドレイン側） Ｎ０拡散（ドレイン側） Ｎ０拡散（ソース側） Ｐ′″拡散 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第２ 図 第５ 図 第６図 第７ 図Ａ 第７図Ｂ
Claims (1)
- 一導電型半導体基板に逆導電型ウェル領域を設け、該ウ
ェル領域内に一導電型の電界効果型トランジスタを、前
記基板に逆導電型の電界効果型トランジスタを形成して
なる半導体装置において、前記逆導電型トランジスタの
ある基板表面領域の周囲を閉じる、前記一導電型トラン
ジスタのあるウェル領域が、少なくとも存在しているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105039A JPH02283062A (ja) | 1989-04-25 | 1989-04-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105039A JPH02283062A (ja) | 1989-04-25 | 1989-04-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02283062A true JPH02283062A (ja) | 1990-11-20 |
Family
ID=14396864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105039A Pending JPH02283062A (ja) | 1989-04-25 | 1989-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02283062A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104070A (en) * | 1997-07-04 | 2000-08-15 | Nec Corporation | Semiconductor device with reduced number of through holes and method of manufacturing the same |
| JP2006245276A (ja) * | 2005-03-03 | 2006-09-14 | Toshiba Corp | 半導体集積回路装置 |
| US7190009B2 (en) | 2004-10-13 | 2007-03-13 | Nec Electronics Corporation | Semiconductor device |
| JP2007115971A (ja) * | 2005-10-21 | 2007-05-10 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7256462B2 (en) | 2004-09-22 | 2007-08-14 | Nec Electronics Corporation | Semiconductor device |
-
1989
- 1989-04-25 JP JP1105039A patent/JPH02283062A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104070A (en) * | 1997-07-04 | 2000-08-15 | Nec Corporation | Semiconductor device with reduced number of through holes and method of manufacturing the same |
| US7256462B2 (en) | 2004-09-22 | 2007-08-14 | Nec Electronics Corporation | Semiconductor device |
| US7190009B2 (en) | 2004-10-13 | 2007-03-13 | Nec Electronics Corporation | Semiconductor device |
| JP2006245276A (ja) * | 2005-03-03 | 2006-09-14 | Toshiba Corp | 半導体集積回路装置 |
| JP2007115971A (ja) * | 2005-10-21 | 2007-05-10 | Fujitsu Ltd | 半導体装置とその製造方法 |
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