JPH01112765A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01112765A JPH01112765A JP62270728A JP27072887A JPH01112765A JP H01112765 A JPH01112765 A JP H01112765A JP 62270728 A JP62270728 A JP 62270728A JP 27072887 A JP27072887 A JP 27072887A JP H01112765 A JPH01112765 A JP H01112765A
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- JP
- Japan
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- circuit
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- well
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- earth
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- Pending
Links
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Landscapes
- Dram (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコンウニへ上に形成されたＣＭＯＳアナロ
グ回路、またはデジタル・アナログ混在回路、またはデ
ジタル回路におけるレイアウトに関する。
グ回路、またはデジタル・アナログ混在回路、またはデ
ジタル回路におけるレイアウトに関する。
従来、ＣＭＯＳアナログ回路、デジタルアナログ混在回
路、デジタル回路においてアナログ回路間のクロストー
ク、デジタル回路とアナログ回路間のクロストーク、デ
ジタル回路間のクロストークを抑えるため、両者間を極
力殖す、あるいは電源電位かアース電位の金属配線バク
−７でノイズ源の周囲を囲む、というような対策を行な
ってきた。第２図（ａ）が、従来使用されているバター
７例で、２０１が１つのまとまった機能を有する回路、
２０２が他の回路である。両者の距離ｄ。
路、デジタル回路においてアナログ回路間のクロストー
ク、デジタル回路とアナログ回路間のクロストーク、デ
ジタル回路間のクロストークを抑えるため、両者間を極
力殖す、あるいは電源電位かアース電位の金属配線バク
−７でノイズ源の周囲を囲む、というような対策を行な
ってきた。第２図（ａ）が、従来使用されているバター
７例で、２０１が１つのまとまった機能を有する回路、
２０２が他の回路である。両者の距離ｄ。
を大きめにとるとか、金属配線パターン２０３で囲むと
いう様な方法の一例である。第２図（ｂ）は（ａ）の断
面図である。
いう様な方法の一例である。第２図（ｂ）は（ａ）の断
面図である。
しかし従来の方法では、回路間の物理的距離を大きくと
ることにより全体のチップサイズが太き（なったり、金
属配線パターンで囲むだけではを効にノイズ、クロスト
ークが遮断できないという欠点があった。本発明はアナ
ログ回路間、デジタル、アナログ回路間のノイズ、クロ
ストークを有効に遮断する手段を提供することである。
ることにより全体のチップサイズが太き（なったり、金
属配線パターンで囲むだけではを効にノイズ、クロスト
ークが遮断できないという欠点があった。本発明はアナ
ログ回路間、デジタル、アナログ回路間のノイズ、クロ
ストークを有効に遮断する手段を提供することである。
本発明はノイズ、クロストークを有効に遮断するために
、まとまったーっの機能を有するノイズ源、クロストー
ク源の周囲を、ウェハがＮ−基板の場合Ｐ−ウェルで囲
み、ウェハがＰ−基板の場合Ｎ−ウェルで囲む。更にこ
れらのＰ−ウェル、Ｎ−ウェルの電位を金属配線で電源
またはアースと同一電位とすることにより、基板を介し
てのノイズ・クロストークを遮断するものである。
、まとまったーっの機能を有するノイズ源、クロストー
ク源の周囲を、ウェハがＮ−基板の場合Ｐ−ウェルで囲
み、ウェハがＰ−基板の場合Ｎ−ウェルで囲む。更にこ
れらのＰ−ウェル、Ｎ−ウェルの電位を金属配線で電源
またはアースと同一電位とすることにより、基板を介し
てのノイズ・クロストークを遮断するものである。
第１図に従って説明する。第１図（ａ）が本発明のバタ
ー７図、第１図（ｂ）が第１図（ａ）の断面図である。
ー７図、第１図（ｂ）が第１図（ａ）の断面図である。
１０１が１つのまとまった機能を存す６ ＣＭ ＯＳ回
路で、１０５が他（７）ＣＭＯＳ回路である。回路１０
１がノイズ源である場合、従来の金属配線パターンでも
ある程度のノイズ遮断が可能である。しかし基板、第１
図（ｂ）の１１９は完全導体ではないのでこの基板を通
してノイズが伝達される。このノイズは特に基板の表面
に近い方がより多く伝達するため、ある程度の深さを持
ったＰ−ウェル１０３，１１４．１１７で回路１０１を
囲いその電位をアースまたは電源と同一とすることによ
り、非常に有効にノイズを遮断することができる。Ｐ−
ウェル１０３．１１４．１１７は、絶縁酸化１１２１１
３．１１６にコンタクトホール１０４をあけ、その上に
アルミニウムを蒸着することによって、Ｐ−ウェルは非
常に低インピーダンスとなる。このアルミニウムの片端
をアース、または電源電位に接続する。
路で、１０５が他（７）ＣＭＯＳ回路である。回路１０
１がノイズ源である場合、従来の金属配線パターンでも
ある程度のノイズ遮断が可能である。しかし基板、第１
図（ｂ）の１１９は完全導体ではないのでこの基板を通
してノイズが伝達される。このノイズは特に基板の表面
に近い方がより多く伝達するため、ある程度の深さを持
ったＰ−ウェル１０３，１１４．１１７で回路１０１を
囲いその電位をアースまたは電源と同一とすることによ
り、非常に有効にノイズを遮断することができる。Ｐ−
ウェル１０３．１１４．１１７は、絶縁酸化１１２１１
３．１１６にコンタクトホール１０４をあけ、その上に
アルミニウムを蒸着することによって、Ｐ−ウェルは非
常に低インピーダンスとなる。このアルミニウムの片端
をアース、または電源電位に接続する。
本発明では回路１０５がノイズ源、回路１０１がノイズ
で誤動作する回路を１０１とした場合でも同様のレイア
ウトをすればよい。また本発明の別の実施例として第３
図に示す様に両方の回路をＰ−ウェルで囲み、金属配線
でアースまたは電限電位と同一としてもよい。第３図に
おいて３０１が１つの機能を育する回路、３０５が別の
機能を有する回路、３０２がＰ−ウェル、３０３が金属
配Ｉ！、３０４がＰ−ウェルと金属配線を接続するコン
タクトホールである。
で誤動作する回路を１０１とした場合でも同様のレイア
ウトをすればよい。また本発明の別の実施例として第３
図に示す様に両方の回路をＰ−ウェルで囲み、金属配線
でアースまたは電限電位と同一としてもよい。第３図に
おいて３０１が１つの機能を育する回路、３０５が別の
機能を有する回路、３０２がＰ−ウェル、３０３が金属
配Ｉ！、３０４がＰ−ウェルと金属配線を接続するコン
タクトホールである。
ここでまとまった１つの機能とは、 演算増幅器、演算
増幅器を使用した増幅器、フィルター、サンプルホール
ド回路、バフフ７回路、コア ハレークＡ／Ｄ変換器、
Ｄ／Ａ変換器ＲＡＭｌＲＯＭなどのアナログ回路ＮＡＮ
Ｄ、ＮＯＲ，ＩＮＶＥＲＴＥＲ，とこれらの素子を使っ
たカウンタ、レジスフ、ラッチ、デコーダーとまたこれ
らを全てまとめた大ブロックとしてのデジタル回路また
は能動素子領域全体などを示す。
増幅器を使用した増幅器、フィルター、サンプルホール
ド回路、バフフ７回路、コア ハレークＡ／Ｄ変換器、
Ｄ／Ａ変換器ＲＡＭｌＲＯＭなどのアナログ回路ＮＡＮ
Ｄ、ＮＯＲ，ＩＮＶＥＲＴＥＲ，とこれらの素子を使っ
たカウンタ、レジスフ、ラッチ、デコーダーとまたこれ
らを全てまとめた大ブロックとしてのデジタル回路また
は能動素子領域全体などを示す。
またデジタル回路のみの集積回路への応用例としては互
いに非同期の機能ブロックか１つの集積回路上に集積さ
れる場合、超低消費重力が要求される場合等が考えられ
る。
いに非同期の機能ブロックか１つの集積回路上に集積さ
れる場合、超低消費重力が要求される場合等が考えられ
る。
以上述べてきたのはＮ−基板上に作ったＰ−ウェルであ
るが、Ｐ−基板上に作ったＮ−ウェルでも、上記同様で
ある。
るが、Ｐ−基板上に作ったＮ−ウェルでも、上記同様で
ある。
本発明を適用することにより、ノイズの多い回路におい
て、基板を通してのノイズ、クロスト−りを遮断するこ
とが可能となった。これにより誤動作防止となり、外部
から端子を通して流入してくるノイズに対しても、効果
を仔しＣＭＯＳ集積回路として品質の向上につながった
。またＰ−ウェル（Ｎ−ウェル）の幅が広い程、コンタ
クトの数が多い程、金属配線抵抗が低い程ノイズ遮断効
果はより大きくなる。
て、基板を通してのノイズ、クロスト−りを遮断するこ
とが可能となった。これにより誤動作防止となり、外部
から端子を通して流入してくるノイズに対しても、効果
を仔しＣＭＯＳ集積回路として品質の向上につながった
。またＰ−ウェル（Ｎ−ウェル）の幅が広い程、コンタ
クトの数が多い程、金属配線抵抗が低い程ノイズ遮断効
果はより大きくなる。
ｍ１図（ａ）は本発明によるレイアウト図。
第１図（ｂ）は本発明による断面図。
第２図（ａ）は従来例のレイアウト図。
第２図（ｂ）は従来例の断面図。
第３図は本発明による別のレイアウト図。
以 上
出願人 セイコーエプソン株式会社
第２図（ＣＬ）
第２図（ｂ）
Claims (1)
- Ｎ＾−（またはＰ＾−）基板上に、形成された相補型
金属−酸化物半導体（以下ＣＭＯＳ）回路において、ま
とまった一つの機能を有する回路の周囲を、幅を持った
Ｐ＾−ウェル（またはＮ＾−ウェル）で囲み、前記Ｐ＾
−ウェル（またはＮ＾−ウェル）の電位を電源またはア
ースと同一電位としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270728A JPH01112765A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270728A JPH01112765A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112765A true JPH01112765A (ja) | 1989-05-01 |
Family
ID=17490129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270728A Pending JPH01112765A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112765A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459349A (en) * | 1993-05-13 | 1995-10-17 | Nec Corporation | Semiconductor device with reduced noise propagation between circuit blocks |
| US6396123B1 (en) | 1999-10-15 | 2002-05-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device provided with on-chip decoupling condenser utilizing CMP dummy patterns |
| JP2009020528A (ja) * | 2008-08-27 | 2009-01-29 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2016179574A (ja) * | 2015-03-24 | 2016-10-13 | セイコーエプソン株式会社 | ヘッドユニットおよび液体吐出装置 |
| JP2016179571A (ja) * | 2015-03-24 | 2016-10-13 | セイコーエプソン株式会社 | ヘッドユニットおよび液体吐出装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285460A (ja) * | 1985-10-09 | 1987-04-18 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-10-27 JP JP62270728A patent/JPH01112765A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285460A (ja) * | 1985-10-09 | 1987-04-18 | Hitachi Ltd | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459349A (en) * | 1993-05-13 | 1995-10-17 | Nec Corporation | Semiconductor device with reduced noise propagation between circuit blocks |
| US6396123B1 (en) | 1999-10-15 | 2002-05-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device provided with on-chip decoupling condenser utilizing CMP dummy patterns |
| JP2009020528A (ja) * | 2008-08-27 | 2009-01-29 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2016179574A (ja) * | 2015-03-24 | 2016-10-13 | セイコーエプソン株式会社 | ヘッドユニットおよび液体吐出装置 |
| JP2016179571A (ja) * | 2015-03-24 | 2016-10-13 | セイコーエプソン株式会社 | ヘッドユニットおよび液体吐出装置 |
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