JPS6285460A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6285460A JPS6285460A JP60223706A JP22370685A JPS6285460A JP S6285460 A JPS6285460 A JP S6285460A JP 60223706 A JP60223706 A JP 60223706A JP 22370685 A JP22370685 A JP 22370685A JP S6285460 A JPS6285460 A JP S6285460A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に周辺回路部がらメモリ
セルに流入する少数キャリアを遮断するのに好適な半導
体記憶装置に関する。
セルに流入する少数キャリアを遮断するのに好適な半導
体記憶装置に関する。
第２図は、特開昭５８−１０６８５８号公報に記載され
ている半導体集積回路を説明する図である。
ている半導体集積回路を説明する図である。
第２図において、１はＰ型半導体基板、２は電荷蓄積部
のＮ型領域、３は周辺回路部のＮチャネルトランジスタ
のドレイン用Ｎ型領域、４は上記トランジスタのソース
用Ｎ型領域、５は上記トランジスタのゲート電極、６は
アモルファス層、ポリシリコン層等からなる少数キャリ
アのライフタイムが短い領域、７．７′は基板１内に拡
がった空乏層である。
のＮ型領域、３は周辺回路部のＮチャネルトランジスタ
のドレイン用Ｎ型領域、４は上記トランジスタのソース
用Ｎ型領域、５は上記トランジスタのゲート電極、６は
アモルファス層、ポリシリコン層等からなる少数キャリ
アのライフタイムが短い領域、７．７′は基板１内に拡
がった空乏層である。
周辺回路部では、上記トランジスタが飽和領域で動作す
る。したがって、Ｎチャネル間Ｏｓトランジスタの場合
、ドレイン３の近傍で少数キャリアである電子は高電界
によって加速され、ドレイン３近傍の空乏層７でインパ
クト・イオン化（日経エレクトロニクス １９８０年３
月３日号１２０〜１４１頁参照。）を起こし、電子−正
孔対を作る。電子は電位分布に従ってドレイン３へ流れ
、正孔は基板１へ流れる。このうち正孔の一部は、空乏
層７を通過して基板１の中性領域に達する前に充分大き
なエネルギーを得てさらにインパクト・イオン化を起こ
す。このとき、さらに電子−正孔対が作られる。この二
次的インパクト・イオン化が基板１に近い空乏層７端部
付近で起こった場合、発生した電子（少数キャリア）は
、空乏層７内で発生しても基板１までの電位差が小さい
ために、電界に逆らっである確率で基板１中に注入され
る。この電子（少数キャリア）は、Ｐ型半導体基板１内
に拡散して電荷蓄積部に流入し、記憶している情報を破
壊する。第２図に示す装置では、この情報破壊を防ぐた
めに、電荷蓄積部と周辺回路部との間に、少数キャリア
のライフタイムの短い領域６を設け、少数キャリアの電
荷蓄積部への拡散を遮断しようとするものである。しか
し、ライフタイムの短い領域６を設けても、ある確率で
これを貫通する少数キャリアは必ず存在し、昨今のよう
に高集積化に伴って蓄積情報電荷量が小さくなると、こ
の貫通した少数キャリアによって情報が破壊される可能
性があり、必ずしも十分な効果があるとは言い難い。ま
た、もっと大きな問題として、第２図中に示すように拡
散する少数キャリアの角度θ１内の拡散路■は一応遮断
できるが、角度θ２内の経路■で拡散するのものは捕捉
できない。実際の素子の寸法を考慮すると、角度θ２は
０□に比べ圧倒的に大きいので、電荷蓄積部への少数キ
ャリアの拡散をさらに効果的に防ぐためには、角度θ２
内で拡散するもの（例えば拡散路■）も遮断する必要が
ある。
る。したがって、Ｎチャネル間Ｏｓトランジスタの場合
、ドレイン３の近傍で少数キャリアである電子は高電界
によって加速され、ドレイン３近傍の空乏層７でインパ
クト・イオン化（日経エレクトロニクス １９８０年３
月３日号１２０〜１４１頁参照。）を起こし、電子−正
孔対を作る。電子は電位分布に従ってドレイン３へ流れ
、正孔は基板１へ流れる。このうち正孔の一部は、空乏
層７を通過して基板１の中性領域に達する前に充分大き
なエネルギーを得てさらにインパクト・イオン化を起こ
す。このとき、さらに電子−正孔対が作られる。この二
次的インパクト・イオン化が基板１に近い空乏層７端部
付近で起こった場合、発生した電子（少数キャリア）は
、空乏層７内で発生しても基板１までの電位差が小さい
ために、電界に逆らっである確率で基板１中に注入され
る。この電子（少数キャリア）は、Ｐ型半導体基板１内
に拡散して電荷蓄積部に流入し、記憶している情報を破
壊する。第２図に示す装置では、この情報破壊を防ぐた
めに、電荷蓄積部と周辺回路部との間に、少数キャリア
のライフタイムの短い領域６を設け、少数キャリアの電
荷蓄積部への拡散を遮断しようとするものである。しか
し、ライフタイムの短い領域６を設けても、ある確率で
これを貫通する少数キャリアは必ず存在し、昨今のよう
に高集積化に伴って蓄積情報電荷量が小さくなると、こ
の貫通した少数キャリアによって情報が破壊される可能
性があり、必ずしも十分な効果があるとは言い難い。ま
た、もっと大きな問題として、第２図中に示すように拡
散する少数キャリアの角度θ１内の拡散路■は一応遮断
できるが、角度θ２内の経路■で拡散するのものは捕捉
できない。実際の素子の寸法を考慮すると、角度θ２は
０□に比べ圧倒的に大きいので、電荷蓄積部への少数キ
ャリアの拡散をさらに効果的に防ぐためには、角度θ２
内で拡散するもの（例えば拡散路■）も遮断する必要が
ある。
また、この種の装置として関連するものには、特開昭５
８−４８９６０号公報が挙げられる。この発明では、接
地電位にバイアスしたウェルガード層によって少数キャ
リアを吸収しており、上記角度θ１内の少数キャリア拡
散路は効果的に遮断できるが、角度θ２内の拡散経路は
遮断することができない。
８−４８９６０号公報が挙げられる。この発明では、接
地電位にバイアスしたウェルガード層によって少数キャ
リアを吸収しており、上記角度θ１内の少数キャリア拡
散路は効果的に遮断できるが、角度θ２内の拡散経路は
遮断することができない。
本発明は、半導体集積回路における周辺回路からメモリ
セルへの少数キャリアの流入をより効果的に遮断し、半
導体記憶装置の誤動作を充分に防止し、より高い信頼性
を実現することを目的とするものである。
セルへの少数キャリアの流入をより効果的に遮断し、半
導体記憶装置の誤動作を充分に防止し、より高い信頼性
を実現することを目的とするものである。
この目的を達成するため、本発明では、第２図に示した
少数キャリアの角度θ１内の拡散路をＮ（Ｐ）型ウェル
ガード層によって遮断し、さらにＰ （Ｎ）型高濃度半
導体基体上にＰ （Ｎ）型エピタキシャル成長層を設け
たエピタキシャル基板を用いて、角度θ２内の拡散路を
遮断するものであり、これにより周辺回路からメモリセ
ルへの少数キャリアの流入をすべて遮断するものである
。
少数キャリアの角度θ１内の拡散路をＮ（Ｐ）型ウェル
ガード層によって遮断し、さらにＰ （Ｎ）型高濃度半
導体基体上にＰ （Ｎ）型エピタキシャル成長層を設け
たエピタキシャル基板を用いて、角度θ２内の拡散路を
遮断するものであり、これにより周辺回路からメモリセ
ルへの少数キャリアの流入をすべて遮断するものである
。
実施例１
第１図は、本発明の第１の実施例の半導体記憶装置の断
面図である。図中、１０．１１．１５．１８．２０、２
５はＮ型領域、１２．１９．２３はゲート電極、１３は
メモリセルのプレート電極、１７．２２．２４はＰ型領
域、２６はＮ型ウェル層、１６はＮ型ウェルガード層、
１４．２１は基板内に拡がった空乏層、２７はＰ型エピ
タキシャル層、２８はＰ型窩濃度半導体基板である。
面図である。図中、１０．１１．１５．１８．２０、２
５はＮ型領域、１２．１９．２３はゲート電極、１３は
メモリセルのプレート電極、１７．２２．２４はＰ型領
域、２６はＮ型ウェル層、１６はＮ型ウェルガード層、
１４．２１は基板内に拡がった空乏層、２７はＰ型エピ
タキシャル層、２８はＰ型窩濃度半導体基板である。
本実施例においては、Ｐ型エピタキシャル層２７の不純
物濃度は１０１４〜１０１５■−３、Ｐ壁高濃度基板２
８の不純物濃度は１０１８〜１０２０■″″３、ウェル
ガード層１６の不純物濃度は１０１Ｓ〜１０１１０１７
（とした。ウェルガード層１６はイオン注入法によって
ウェル層２６と同時に形成し、その深さは３〜４１Ｍ、
ウェルガード層１６とＰ壁高濃度基板２８との間隔ａは
２〜３声、また間隔す、ｃはそれぞれ敵陣とした。
物濃度は１０１４〜１０１５■−３、Ｐ壁高濃度基板２
８の不純物濃度は１０１８〜１０２０■″″３、ウェル
ガード層１６の不純物濃度は１０１Ｓ〜１０１１０１７
（とした。ウェルガード層１６はイオン注入法によって
ウェル層２６と同時に形成し、その深さは３〜４１Ｍ、
ウェルガード層１６とＰ壁高濃度基板２８との間隔ａは
２〜３声、また間隔す、ｃはそれぞれ敵陣とした。
第１図のような構造の半導体記憶装置では、Ｎ型つェル
ガード層１６内のＮ型領域１５を接地、もしくは正電位
にバイアスすることによって、少数キャリアの拡散路Ｉ
が遮断できる。一方、基板内の深いところを拡散する拡
散路■については、Ｐ壁高濃度基板２８上にＰ型エピタ
キシャル層２７が形成しであることによって、両者の境
界領域に少数キャリアをＰ型窩濃度基板２８側に拡散さ
せないようなポテンシャルバリアが働くので同様に遮断
することができる。これをポテンシャル図を用いて説明
する。
ガード層１６内のＮ型領域１５を接地、もしくは正電位
にバイアスすることによって、少数キャリアの拡散路Ｉ
が遮断できる。一方、基板内の深いところを拡散する拡
散路■については、Ｐ壁高濃度基板２８上にＰ型エピタ
キシャル層２７が形成しであることによって、両者の境
界領域に少数キャリアをＰ型窩濃度基板２８側に拡散さ
せないようなポテンシャルバリアが働くので同様に遮断
することができる。これをポテンシャル図を用いて説明
する。
第３図は、Ｐ型エピタキシャル層２７とＰ壁高濃度半導
体基板２８との境界領域のポテンシャル状態を示した図
である。図中、ＥＣは伝導帯、ＥＶは価電子帯のエネル
ギーレベル、ＥＦはフェルミレベル、Ｅ、は真性半導体
のエネルギーレベルである。
体基板２８との境界領域のポテンシャル状態を示した図
である。図中、ＥＣは伝導帯、ＥＶは価電子帯のエネル
ギーレベル、ＥＦはフェルミレベル、Ｅ、は真性半導体
のエネルギーレベルである。
ここで、例えばＰ型高濃度基板の比抵抗を０．００２Ω
・ｃｍ（不純物濃度３ Ｘ １０１ｇｃｍ−３）、Ｐ型
エピタキシャル層の比抵抗を１０Ω・ｃｍ （不純物濃
度１．５×１．０１５ｃｍ−３）と仮定すると、Ｐ型エ
ピタキシャル層、Ｐ型高濃度基板のフェルミレベルφＦ
１、φＦ２は、φＦ＝−ｋＴ／ｑＸｆｌｎＮ＾／ｎｉか
ら、φＦＩＬ ：０ 、３０ｅＶ、φＦ ２ ＝０．５
５ ｅ Ｖとなる。ただし、ｋはボルツマン定数、Ｔは
素子の絶対温度、ｑは電荷量、Ｎ＾はＰ型エピタキシャ
ル層もしくはＰ型高濃度基板の不純物濃度、ｎｉは真性
不純物濃度である。φＦ□とφＦ２との差は、図中に示
したように熱平衡状態でのポテンシャルバリア０．２５
ｅＶに相当する。したがって、基板内の深いところを拡
散する少数キャリアは、このポテンシャルバリアによっ
てはじかれ、第１図に示したごとく拡散路■をも遮断で
きる。
・ｃｍ（不純物濃度３ Ｘ １０１ｇｃｍ−３）、Ｐ型
エピタキシャル層の比抵抗を１０Ω・ｃｍ （不純物濃
度１．５×１．０１５ｃｍ−３）と仮定すると、Ｐ型エ
ピタキシャル層、Ｐ型高濃度基板のフェルミレベルφＦ
１、φＦ２は、φＦ＝−ｋＴ／ｑＸｆｌｎＮ＾／ｎｉか
ら、φＦＩＬ ：０ 、３０ｅＶ、φＦ ２ ＝０．５
５ ｅ Ｖとなる。ただし、ｋはボルツマン定数、Ｔは
素子の絶対温度、ｑは電荷量、Ｎ＾はＰ型エピタキシャ
ル層もしくはＰ型高濃度基板の不純物濃度、ｎｉは真性
不純物濃度である。φＦ□とφＦ２との差は、図中に示
したように熱平衡状態でのポテンシャルバリア０．２５
ｅＶに相当する。したがって、基板内の深いところを拡
散する少数キャリアは、このポテンシャルバリアによっ
てはじかれ、第１図に示したごとく拡散路■をも遮断で
きる。
ここでガードウェル層１６と基板間の空乏層が高濃度基
板２８に達している方がバリアの効果が高いことは言う
までもない。
板２８に達している方がバリアの効果が高いことは言う
までもない。
また、Ｐ壁高濃度基板２８の少数キャリアのライフタイ
ムは、Ｐ型エピタキシャル層２７におけるよりも約１／
８と小さいために、たとえこのポテンシャルバリアを乗
り越える少数キャリアが一部にあったとしても、Ｐ壁高
濃度基板２８が少数キャリアキラーとして働く。
ムは、Ｐ型エピタキシャル層２７におけるよりも約１／
８と小さいために、たとえこのポテンシャルバリアを乗
り越える少数キャリアが一部にあったとしても、Ｐ壁高
濃度基板２８が少数キャリアキラーとして働く。
以上のことから、本実施例のごとくメモリセルアレーを
ウェルガード層１６で覆い、さらにエピタキシャル基板
を用いることによって、周辺回路から二次的インパクト
・イオン化によって生じる少数キャリアの拡散を効果的
に防止できる。また、Ｎ型つェルガード層１６はＮ型ウ
ェル層２６と同時に形成され、かつ基板としてエピタキ
シャル基板を用いるだけなので、製造プロセスが増加し
たり、複雑になったりすることもない。
ウェルガード層１６で覆い、さらにエピタキシャル基板
を用いることによって、周辺回路から二次的インパクト
・イオン化によって生じる少数キャリアの拡散を効果的
に防止できる。また、Ｎ型つェルガード層１６はＮ型ウ
ェル層２６と同時に形成され、かつ基板としてエピタキ
シャル基板を用いるだけなので、製造プロセスが増加し
たり、複雑になったりすることもない。
実施例２
第４図は本発明の第２の実施例の半導体記憶装置の断面
図である。図中、３０．３１．３５．３７．３９．４１
はＮ型領域、３２．３８．４０はゲート電極、３３はメ
モリセルのプレート電極、３４．４２は基板内に拡がっ
た空乏層、４３は抵抗層、４４は入力ピン、３６はＮ型
ウェルガード層、４５はＰ型エピタキシャル層、４６は
Ｐ型高濃度基板である。
図である。図中、３０．３１．３５．３７．３９．４１
はＮ型領域、３２．３８．４０はゲート電極、３３はメ
モリセルのプレート電極、３４．４２は基板内に拡がっ
た空乏層、４３は抵抗層、４４は入力ピン、３６はＮ型
ウェルガード層、４５はＰ型エピタキシャル層、４６は
Ｐ型高濃度基板である。
本実施例では、メモリセルアレー周辺に保護回路を設け
た場合、入力または出力回路から注入された少数キャリ
アの拡散の防止に効果的である。
た場合、入力または出力回路から注入された少数キャリ
アの拡散の防止に効果的である。
特に、基板を接地したときその効果は顕著となる。
すなわち、高集積化に伴い、メモリセルに蓄積する電荷
量が小さくなると、電圧変動によるマージン低下などが
大きな問題となるため、基板を接地して対策する必要が
生じることがある。ところが一般にメモリの外部仕様と
して入力パルスの低レベルは、負方向に約１ｖ程度シフ
トすることを許すごとが多いので、入力部のＰＮ接合は
順方向にバイアスされ、多量の少数キャリアが注入され
る。
量が小さくなると、電圧変動によるマージン低下などが
大きな問題となるため、基板を接地して対策する必要が
生じることがある。ところが一般にメモリの外部仕様と
して入力パルスの低レベルは、負方向に約１ｖ程度シフ
トすることを許すごとが多いので、入力部のＰＮ接合は
順方向にバイアスされ、多量の少数キャリアが注入され
る。
この入力部の少数キャリア注入量は、前記二次的なイン
パクト・イオン化によって生じる少数キャリア（電子）
とは比べものにならない程多く、問題が深刻である。ま
た、出力バッファ回路では、外部負荷駆動のために比較
的多量の電流を流すので、少数キャリアの発生、拡散が
起こり易い。
パクト・イオン化によって生じる少数キャリア（電子）
とは比べものにならない程多く、問題が深刻である。ま
た、出力バッファ回路では、外部負荷駆動のために比較
的多量の電流を流すので、少数キャリアの発生、拡散が
起こり易い。
本実施例においては、Ｎ型ウェル層３６で入力、出力回
路を覆い、さらに高濃度基体を有するエピタキシャル基
板を用いることによって、この注入された少数キャリア
のメモリセルへの拡散も効果的に防止できる。
路を覆い、さらに高濃度基体を有するエピタキシャル基
板を用いることによって、この注入された少数キャリア
のメモリセルへの拡散も効果的に防止できる。
実施例３
第５図は本発明の第３の実施例の半導体記憶装置の断面
図である。図中、５０．５１．５５．５８．６０．６５
．６７．６９．７１．７３はＮ型領域、５７．６２．６
４はＰ壁領域、５２．５９．６３．７０．７２はゲート
電極、５３はメモリセルのプレート電極、７５は抵抗層
、５４．６１．７４は基板内に拡がった空乏層、６６は
Ｎ型ウェル層、５６．６８はＮ型ウェルガード層、７７
はＰ型エピタキシャル層、７８はＰ型高濃度基板、７６
は入力ビンである。
図である。図中、５０．５１．５５．５８．６０．６５
．６７．６９．７１．７３はＮ型領域、５７．６２．６
４はＰ壁領域、５２．５９．６３．７０．７２はゲート
電極、５３はメモリセルのプレート電極、７５は抵抗層
、５４．６１．７４は基板内に拡がった空乏層、６６は
Ｎ型ウェル層、５６．６８はＮ型ウェルガード層、７７
はＰ型エピタキシャル層、７８はＰ型高濃度基板、７６
は入力ビンである。
本実施例においては、周辺回路をＮ型つェルガード層５
６で覆い、エピタキシャル基板を用いることによって、
周辺回路からの二次的インパクト・イオン化によるメモ
リセルへの少数キャリアの拡散を効果的に防止できる。
６で覆い、エピタキシャル基板を用いることによって、
周辺回路からの二次的インパクト・イオン化によるメモ
リセルへの少数キャリアの拡散を効果的に防止できる。
さらに、保護回路をもＮ型つェルガード層６８で覆うこ
とによって、特に入カフ６に負の入力電圧が加わったと
き、メモリセルアレーだけではなく周辺回路への入力、
出力回路から多量に注入される少数キャリアの拡散をよ
り効果的に防止でき、周辺回路の誤動作も防止すること
ができる。
とによって、特に入カフ６に負の入力電圧が加わったと
き、メモリセルアレーだけではなく周辺回路への入力、
出力回路から多量に注入される少数キャリアの拡散をよ
り効果的に防止でき、周辺回路の誤動作も防止すること
ができる。
実施例４
第６図は、本発明の第４の実施例の半導体記憶装置の上
面図である。図中、８０は入力、出力用パッド、８１は
アナログ回路部、８２はウェルガード層、８３はダイナ
ミック型ＭＯＳメモリアレ一部、８４はダイナミック型
ＭＯＳメモリチップである。
面図である。図中、８０は入力、出力用パッド、８１は
アナログ回路部、８２はウェルガード層、８３はダイナ
ミック型ＭＯＳメモリアレ一部、８４はダイナミック型
ＭＯＳメモリチップである。
多値化によりダイナミック型ＭＯＳメモリの高密度化を
可能にする多値メモリの場合、信号電荷量が小さく、メ
モリ性能が基板の電位変動に敏感であるので、基板を接
地する必要がある。したがって、入力、出力回路からの
多量の少数キャリアの注入、また出力バッファ回路から
の少数キャリアの発生、拡散が大きな問題となる。
可能にする多値メモリの場合、信号電荷量が小さく、メ
モリ性能が基板の電位変動に敏感であるので、基板を接
地する必要がある。したがって、入力、出力回路からの
多量の少数キャリアの注入、また出力バッファ回路から
の少数キャリアの発生、拡散が大きな問題となる。
本実施例においては、ダイナミックな回路動作をするア
ナログ回路部８１、およびＭＯＳメモリアレ一部８３を
ウェルガード層８２で囲み、さらにエピタキシャル基板
を用いることによって、ダイナミック動作する部分への
少数キャリアの拡散をより効果的に防止できる。
ナログ回路部８１、およびＭＯＳメモリアレ一部８３を
ウェルガード層８２で囲み、さらにエピタキシャル基板
を用いることによって、ダイナミック動作する部分への
少数キャリアの拡散をより効果的に防止できる。
上記実施例においては、Ｐ型基板Ｎ型ウェルＣＭＯＳ構
造の例を示した。この場合、拡散する少数キャリアは電
子であり、電子の拡散距離は長いために、蓄積情報を破
壊し易く、本発明の適用効果が大きい。しかし、Ｎ型基
板Ｐ型つェルＣＭＯＳ構造においても上述したような問
題は存在するので、導電型や極性などを逆にすることに
より本発明を適用することができ、同様な効果が得られ
るのは勿論のことである。
造の例を示した。この場合、拡散する少数キャリアは電
子であり、電子の拡散距離は長いために、蓄積情報を破
壊し易く、本発明の適用効果が大きい。しかし、Ｎ型基
板Ｐ型つェルＣＭＯＳ構造においても上述したような問
題は存在するので、導電型や極性などを逆にすることに
より本発明を適用することができ、同様な効果が得られ
るのは勿論のことである。
また、上記実施例においては、記憶装置として１トラン
ジスタ型ＤＲＡＭを例にとって示したが、半導体中の電
荷キャリアを情報源として記憶するダイナミック型ＭＣ
）Ｓメモリ素子、または高抵抗負荷を持つスタティック
型ＭＯＳメモリ素子、あるいは高いインピーダンスノー
ドを持つＭＯＳメモリ素子を集積化した半導体装置であ
れば何にでも本発明を適用できる。
ジスタ型ＤＲＡＭを例にとって示したが、半導体中の電
荷キャリアを情報源として記憶するダイナミック型ＭＣ
）Ｓメモリ素子、または高抵抗負荷を持つスタティック
型ＭＯＳメモリ素子、あるいは高いインピーダンスノー
ドを持つＭＯＳメモリ素子を集積化した半導体装置であ
れば何にでも本発明を適用できる。
以上説明したように、本発明によれば、入力または出力
端子に連なる回路から発生する少数キャリアが内部回路
に流入するのを効果的に防止することができる。したが
って、同一チップ上にメモリセルアレーと周辺回路とを
形成した半導体記憶装置において、周辺回路で発生した
少数キャリアがメモリセルに流入することを防止できる
ので、半導体記憶装置の誤動作をなくし、信頼性のより
高い半導体記憶装置を実現することができる。
端子に連なる回路から発生する少数キャリアが内部回路
に流入するのを効果的に防止することができる。したが
って、同一チップ上にメモリセルアレーと周辺回路とを
形成した半導体記憶装置において、周辺回路で発生した
少数キャリアがメモリセルに流入することを防止できる
ので、半導体記憶装置の誤動作をなくし、信頼性のより
高い半導体記憶装置を実現することができる。
第１−図は本発明の第１の実施例の半導体装置の断面図
、第２図は従来の半導体装置の断面図、第３図はエピタ
キシャル基板のポテンシャル状態を示す図、第４図、第
５図、第６図はそれぞれ本発明の第２）第３、第４の実
施例の半導体装置の断面図および上面図である。 ６・・・少数キャリアのライフタイムが短い領域２７．
４５．７７・・・Ｐ型エピタキシャル層１６．３６．５
６．６８・・・Ｎ型つェルガード層２８．４６．７８・
・・Ｐ型窩濃度基板１５．３５．５５．６７・・・Ｎ型
領域８１・・・アナログ回路部 ８２・・・ウェルガード層
、第２図は従来の半導体装置の断面図、第３図はエピタ
キシャル基板のポテンシャル状態を示す図、第４図、第
５図、第６図はそれぞれ本発明の第２）第３、第４の実
施例の半導体装置の断面図および上面図である。 ６・・・少数キャリアのライフタイムが短い領域２７．
４５．７７・・・Ｐ型エピタキシャル層１６．３６．５
６．６８・・・Ｎ型つェルガード層２８．４６．７８・
・・Ｐ型窩濃度基板１５．３５．５５．６７・・・Ｎ型
領域８１・・・アナログ回路部 ８２・・・ウェルガード層
Claims (6)
- （１）Ｐ（Ｎ）型半導体基板にＮＭＯＳ（ＰＭＯＳ）ト
ランジスタが形成され、上記基板内に形成したＮ（Ｐ）
型ウェル層内にＰＭＯＳ（ＮＭＯＳ）トランジスタが形
成されてなる相補型ＭＯＳ回路を含む半導体装置におい
て、上記基板上に形成された入力または出力端子に連な
る回路と内部回路との間にＮ（Ｐ）型ウェル層を設け、
かつ上記基板としてＰ（Ｎ）型高濃度基体上にＰ（Ｎ）
型エピタキシャル層を設けたエピタキシャル基板を用い
たことを特徴とする半導体装置。 - （２）特許請求の範囲第１項記載の半導体装置において
、上記入力または出力端子に連なる回路と内部回路との
間に設けたＮ（Ｐ）型ウェル層を正（負）バイアスする
手段を有することを特徴とする半導体装置。 - （３）特許請求の範囲第１項記載の半導体装置において
、上記Ｎ（Ｐ）型ウェル層と上記基板との間の空乏層が
、少なくとも上記Ｐ（Ｎ）型高濃度基体に達するように
なっていることを特徴とする半導体装置。 - （４）特許請求の範囲第１項記載の半導体装置において
、上記入力または出力端子に連なる回路が、上記入力ま
たは出力端子に連なるＰＮ接合を少なくとも一部に有す
る入力または出力回路、もしくは上記入力または出力端
子に連なる周辺回路であることを特徴とする半導体装置
。 - （５）特許請求の範囲第１項記載の半導体装置において
、上記内部回路が、ダイナミック型ＭＯＳメモリ素子、
またはスタティック型ＭＯＳメモリ素子、もしくは高い
インピーダンスノードを持つＭＯＳメモリ素子であるこ
とを特徴とする半導体装置。 - （６）特許請求の範囲第１項記載の半導体装置において
、上記入力または出力端子に連なる回路もしくは上記内
部回路が上記Ｎ（Ｐ）型ウェル層で囲まれていることを
特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223706A JPS6285460A (ja) | 1985-10-09 | 1985-10-09 | 半導体装置 |
| KR1019860006725A KR900002664B1 (ko) | 1985-08-16 | 1986-08-14 | 시리얼 데이터 기억 반도체 메모리 |
| US06/896,257 US4701884A (en) | 1985-08-16 | 1986-08-14 | Semiconductor memory for serial data access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223706A JPS6285460A (ja) | 1985-10-09 | 1985-10-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6285460A true JPS6285460A (ja) | 1987-04-18 |
Family
ID=16802383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60223706A Pending JPS6285460A (ja) | 1985-08-16 | 1985-10-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6285460A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112765A (ja) * | 1987-10-27 | 1989-05-01 | Seiko Epson Corp | 半導体装置 |
| US6909135B2 (en) | 2001-05-28 | 2005-06-21 | Renesas Technology Corp. | Semiconductor memory device |
-
1985
- 1985-10-09 JP JP60223706A patent/JPS6285460A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112765A (ja) * | 1987-10-27 | 1989-05-01 | Seiko Epson Corp | 半導体装置 |
| US6909135B2 (en) | 2001-05-28 | 2005-06-21 | Renesas Technology Corp. | Semiconductor memory device |
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