JP3036752B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3036752B2 JP3036752B2 JP63322359A JP32235988A JP3036752B2 JP 3036752 B2 JP3036752 B2 JP 3036752B2 JP 63322359 A JP63322359 A JP 63322359A JP 32235988 A JP32235988 A JP 32235988A JP 3036752 B2 JP3036752 B2 JP 3036752B2
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- well
- diffusion layer
- island
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型MOSトランジスタ構造（CMOS構造）を
備える半導体装置に関し、特に寄生サイリスタ動作を防
止した半導体装置に関する。
備える半導体装置に関し、特に寄生サイリスタ動作を防
止した半導体装置に関する。
従来、CMOS構造の半導体装置における寄生サイリスタ
動作（以下ラッチアップと称す）を防止するために、第
５図，第６図，第７図に示す構造がとられている。第５
図は半導体チップ11の全体図で、外部端子に接続される
拡散層が存在する入出力領域12と、論理機能を有する内
部領域14を分離するようにガードリング領域13を設けて
いる。第６図はガードリング領域13の近傍を示し、第５
図のＣ−Ｃ線に沿う拡大縦断面図で、第７図はその等価
回路である。これらの図において、Q1,Q3はＰチャネル
型MOSトランジスタ、Q2,Q4はＮチャネルMOSトランジス
タであり、これらでCMOS構造をした２段のインバータを
構成している。
動作（以下ラッチアップと称す）を防止するために、第
５図，第６図，第７図に示す構造がとられている。第５
図は半導体チップ11の全体図で、外部端子に接続される
拡散層が存在する入出力領域12と、論理機能を有する内
部領域14を分離するようにガードリング領域13を設けて
いる。第６図はガードリング領域13の近傍を示し、第５
図のＣ−Ｃ線に沿う拡大縦断面図で、第７図はその等価
回路である。これらの図において、Q1,Q3はＰチャネル
型MOSトランジスタ、Q2,Q4はＮチャネルMOSトランジス
タであり、これらでCMOS構造をした２段のインバータを
構成している。
次にラッチアップ防止の機構を第８図を用いて説明す
る。なお、第８図は第６図の一部を拡大して示す図であ
り、夫々には対応する符号を付してある。
る。なお、第８図は第６図の一部を拡大して示す図であ
り、夫々には対応する符号を付してある。
この例の場合、Ｐ型半導体基板21上にＮ型の島状領域
（以下、ウェルと称す）22を設け、ここにＰ型拡散層2
3,N型拡散層24等を形成してＰチャネルMOSトランジスタ
Q3を構成している。また、このＮウェル22に隣接してＮ
ウェル25を設け、Ｎ型拡散層26を通して電源に接続して
いる。なお、28はＮチャネルMOSトランジスタQ4を構成
するＮ型拡散層、29はGND接続したＰ型拡散層である。
（以下、ウェルと称す）22を設け、ここにＰ型拡散層2
3,N型拡散層24等を形成してＰチャネルMOSトランジスタ
Q3を構成している。また、このＮウェル22に隣接してＮ
ウェル25を設け、Ｎ型拡散層26を通して電源に接続して
いる。なお、28はＮチャネルMOSトランジスタQ4を構成
するＮ型拡散層、29はGND接続したＰ型拡散層である。
このとき、外部端子に接続したＮ型拡散層27より少数
キャリアとしてエレクトロン（電子）が注入する時を考
える。
キャリアとしてエレクトロン（電子）が注入する時を考
える。
まず外部端子が雑音等によってGNDより低い電位とな
ると、Ｎ型拡散層27とＰ型半導体基板21との接合が順方
向にバイアスされ、少数キャリアとしてエレクトロンが
Ｐ型半導体基板21へ注入される。このエレクトロンは拡
散によってＰ型半導体基板21中を移動していくが、つい
には再結合によって中和されるかＮウェル25,22に入っ
て多数キャリアとして振る舞う。
ると、Ｎ型拡散層27とＰ型半導体基板21との接合が順方
向にバイアスされ、少数キャリアとしてエレクトロンが
Ｐ型半導体基板21へ注入される。このエレクトロンは拡
散によってＰ型半導体基板21中を移動していくが、つい
には再結合によって中和されるかＮウェル25,22に入っ
て多数キャリアとして振る舞う。
次にＮウェル22中に入ったエレクトロンは、Ｐ型拡散
層23の近傍のＮウェルの電位を下げて今度は、Ｐ型拡散
層23とＮウェル22との接合が順方向にバイアスされて、
Ｐ型拡散層23よりＮウェル22中へホールが注入され、そ
の注入されたホールはＮウェル22を通過してＰ型半導体
基板21に入り、更に近くのＰ型拡散層29に入っていく。
層23の近傍のＮウェルの電位を下げて今度は、Ｐ型拡散
層23とＮウェル22との接合が順方向にバイアスされて、
Ｐ型拡散層23よりＮウェル22中へホールが注入され、そ
の注入されたホールはＮウェル22を通過してＰ型半導体
基板21に入り、更に近くのＰ型拡散層29に入っていく。
これにより、Ｎ型拡散層28の近傍の半導体基板の電位
が上がり、Ｎ型拡散層28とＰ型半導体基板21との接合が
順方向にバイアスされて、エレクトロンがＰ型半導体基
板21に注入され、ついには正帰還ループができてラッチ
アップとなってしまう。
が上がり、Ｎ型拡散層28とＰ型半導体基板21との接合が
順方向にバイアスされて、エレクトロンがＰ型半導体基
板21に注入され、ついには正帰還ループができてラッチ
アップとなってしまう。
ここで、ガードリングとしてのＮウェル25が存在して
いると、Ｎ型拡散層27から注入されたエレクトロンの
内、相当な量が該Ｎウェル25によって吸収される。した
がって、Ｎウェル22にある一定量のエレクトロンが注入
されたらラッチアップが起きると仮定し、Ｎウェル25で
50％のエレクトロンが吸収されるとすると、ラッチアッ
プが発生する時に外部端子より注入されるエレクトロン
数は、ガードリングを設けたことにより略２倍となる。
つまり２倍のラッチアップ耐量があることになる。
いると、Ｎ型拡散層27から注入されたエレクトロンの
内、相当な量が該Ｎウェル25によって吸収される。した
がって、Ｎウェル22にある一定量のエレクトロンが注入
されたらラッチアップが起きると仮定し、Ｎウェル25で
50％のエレクトロンが吸収されるとすると、ラッチアッ
プが発生する時に外部端子より注入されるエレクトロン
数は、ガードリングを設けたことにより略２倍となる。
つまり２倍のラッチアップ耐量があることになる。
ところで、これ迄は外部端子からエレクトロンが注入
される場合について説明してきたが、近年のMOSトラン
ジスタのゲートのショートチャンネル化によって通常動
作時、ソース・ドレイン間の高電界による衝突電離現象
によるホール・エレクトロンが発生し、それに起因する
ラッチアップが問題となっている。
される場合について説明してきたが、近年のMOSトラン
ジスタのゲートのショートチャンネル化によって通常動
作時、ソース・ドレイン間の高電界による衝突電離現象
によるホール・エレクトロンが発生し、それに起因する
ラッチアップが問題となっている。
この問題に対して、前述したＮウェルのガードリング
によるラッチアップ対策をそのまま利用すれば、第９
図，第10図のように構成される。第９図は素子一部の平
面図、第10図はそのＤ−Ｄ線に沿う若干拡大した縦断面
図である。
によるラッチアップ対策をそのまま利用すれば、第９
図，第10図のように構成される。第９図は素子一部の平
面図、第10図はそのＤ−Ｄ線に沿う若干拡大した縦断面
図である。
即ち、Ｐ型半導体基板31にＮウェル32を設け、ここに
Ｐ型拡散層32,N型拡散層33を形成している。そして、こ
のＮウェル32の周囲にガードリングとしてのＮウェル35
を形成し、Ｎ型拡散層36を通して電源に接続している。
Ｐ型拡散層32,N型拡散層33を形成している。そして、こ
のＮウェル32の周囲にガードリングとしてのＮウェル35
を形成し、Ｎ型拡散層36を通して電源に接続している。
この構成によれば、Ｎウェル35のガードリングによ
り、第８図に示したようなラッチアップ耐量を増大でき
る。しかしながら、この構成ではＮウェル32の周囲に適
宜間隔離してＮウェル35を配設する必要があるため、こ
の分のスペースが通常20μｍ程度は必要となる。これに
より、このスペース分だけ素子に必要とされる面積が増
大し、半導体装置の集積度が低下されるという問題があ
る。
り、第８図に示したようなラッチアップ耐量を増大でき
る。しかしながら、この構成ではＮウェル32の周囲に適
宜間隔離してＮウェル35を配設する必要があるため、こ
の分のスペースが通常20μｍ程度は必要となる。これに
より、このスペース分だけ素子に必要とされる面積が増
大し、半導体装置の集積度が低下されるという問題があ
る。
本発明はラッチアップを防止することはもとより、素
子面積を低減して集積度を高めることができる半導体装
置を提供することを目的とする。
子面積を低減して集積度を高めることができる半導体装
置を提供することを目的とする。
本発明は、第１導電型の半導体基板に第２導電型の島
状領域を有し、前記半導体基板と前記島状領域の夫々に
MOSトランジスタを形成してなる半導体装置において、
前記島状領域には前記島状領域よりも深くて前記半導体
基板に達する深さの絶縁溝を有し、前記島状領域は前記
絶縁溝によって相互に絶縁された複数の島状領域に分離
され、かつ分離された複数の島状領域のうちの前記MOS
トランジスタが形成されていない島状領域でかつ他の島
状領域に形成されたMOSトランジスタと前記半導体基板
に形成されたMOSトランジスタとの間に位置される島状
領域の少なくとも一つには第１導電型の拡散層が存在せ
ず、かつ前記前記半導体基板に対して所要の電位の電源
が接続されていることを特徴とする。
状領域を有し、前記半導体基板と前記島状領域の夫々に
MOSトランジスタを形成してなる半導体装置において、
前記島状領域には前記島状領域よりも深くて前記半導体
基板に達する深さの絶縁溝を有し、前記島状領域は前記
絶縁溝によって相互に絶縁された複数の島状領域に分離
され、かつ分離された複数の島状領域のうちの前記MOS
トランジスタが形成されていない島状領域でかつ他の島
状領域に形成されたMOSトランジスタと前記半導体基板
に形成されたMOSトランジスタとの間に位置される島状
領域の少なくとも一つには第１導電型の拡散層が存在せ
ず、かつ前記前記半導体基板に対して所要の電位の電源
が接続されていることを特徴とする。
上述した構成では、ウェルの周囲にガードリングを設
ける必要がなく、しかもガードリングとウェルとのスペ
ースを設ける必要もなくなって、素子の面積を低減す
る。
ける必要がなく、しかもガードリングとウェルとのスペ
ースを設ける必要もなくなって、素子の面積を低減す
る。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の平面図、第２図はその
Ａ−Ａ線に沿う縦断面図である。図において、１はＰ半
導体基板、２はＮウェル、３は電源に接続されるＰ拡散
層、4,5は電源に接続されるＮ拡散層である。ここで、
前記Ｐ拡散層３とＮ拡散層５との間におけるＮウェル５
内には、Ｎウェル５よりも深くリング状の溝６を形成し
ている。この溝６内には絶縁物を埋設して絶縁を保って
おり、これにより、少なくともＮウェル２は、Ｐ型拡散
層３を含むウェル2aと、これを含まないウェル2bに分離
されることになる。
Ａ−Ａ線に沿う縦断面図である。図において、１はＰ半
導体基板、２はＮウェル、３は電源に接続されるＰ拡散
層、4,5は電源に接続されるＮ拡散層である。ここで、
前記Ｐ拡散層３とＮ拡散層５との間におけるＮウェル５
内には、Ｎウェル５よりも深くリング状の溝６を形成し
ている。この溝６内には絶縁物を埋設して絶縁を保って
おり、これにより、少なくともＮウェル２は、Ｐ型拡散
層３を含むウェル2aと、これを含まないウェル2bに分離
されることになる。
この構成によれば、Ｐ半導体基板１中を拡散してくる
エレクトロンをＮウェル2bが吸収し、Ｎウェル2aに入る
キャリア数を減らすことによってラッチアップの防止を
図ることが可能になる。したがって、この構造において
は、溝６の幅が１〜２μｍで実現でき従来のガードリン
グ等で必要とされる幅20μｍと比べると格段に小さい面
積でラッチアップ防止が可能となる。
エレクトロンをＮウェル2bが吸収し、Ｎウェル2aに入る
キャリア数を減らすことによってラッチアップの防止を
図ることが可能になる。したがって、この構造において
は、溝６の幅が１〜２μｍで実現でき従来のガードリン
グ等で必要とされる幅20μｍと比べると格段に小さい面
積でラッチアップ防止が可能となる。
第３図は本発明の第２実施例の平面図、第４図はその
Ｂ−Ｂ線に沿う縦断面図である。なお、第１実施例と均
等な部分には同一符号を付してある。
Ｂ−Ｂ線に沿う縦断面図である。なお、第１実施例と均
等な部分には同一符号を付してある。
この実施例では、電源に接続されるＰ型拡散層３が存
在するＮウェル2aと、ガードリングとしてのＮウェル2b
を溝７によって絶縁分離している。この場合、溝７はＮ
ウェル２の一辺に沿って直線状に形成しており、これに
よりＮウェル２の四辺の内一辺だけを囲っている。
在するＮウェル2aと、ガードリングとしてのＮウェル2b
を溝７によって絶縁分離している。この場合、溝７はＮ
ウェル２の一辺に沿って直線状に形成しており、これに
よりＮウェル２の四辺の内一辺だけを囲っている。
この実施例は少数キャリアが発生し易い場所が明白な
場合、例えばチャンネル幅が大きいトランジスタがある
方向だけを考えた場合である。この実施例の場合も第１
実施例と同じように小さい面積でラッチアップを防止す
ることができる。
場合、例えばチャンネル幅が大きいトランジスタがある
方向だけを考えた場合である。この実施例の場合も第１
実施例と同じように小さい面積でラッチアップを防止す
ることができる。
以上Ｐ型半導体基板上にＮウェルを形成した場合につ
いて説明したが、Ｎ型半導体基板上にＰウェルを形成し
た場合でも同じ効果が期待できるのは明白である。
いて説明したが、Ｎ型半導体基板上にＰウェルを形成し
た場合でも同じ効果が期待できるのは明白である。
第１導電型の半導体基板に形成された第２導電型のウ
ェルが、ウェルよりも深くて半導体基板に達する深さの
絶縁溝によって相互に絶縁された複数のウェルに分離さ
れ、かつ分離された複数のウェルのうちのMOSトランジ
スタが形成されていないウェルの１つには第１導電型の
拡散層が存在せず、かつ前記半導体基板に対して所要の
電位の電源が接続されているので、このウェルはラッチ
アップ防止用のガードリングとして機能することにな
り、したがって、ウェルの周囲にガードリング及びその
ためのスペースを設ける必要がなく、小さい面積でラッ
チアップ防止を可能にして、高集積化を図ることができ
る効果がある。
ェルが、ウェルよりも深くて半導体基板に達する深さの
絶縁溝によって相互に絶縁された複数のウェルに分離さ
れ、かつ分離された複数のウェルのうちのMOSトランジ
スタが形成されていないウェルの１つには第１導電型の
拡散層が存在せず、かつ前記半導体基板に対して所要の
電位の電源が接続されているので、このウェルはラッチ
アップ防止用のガードリングとして機能することにな
り、したがって、ウェルの周囲にガードリング及びその
ためのスペースを設ける必要がなく、小さい面積でラッ
チアップ防止を可能にして、高集積化を図ることができ
る効果がある。
第１図は本発明の第１実施例の平面図、第２図は第１図
のＡ−Ａ線に沿う縦断面図、第３図は本発明の第２実施
例の平面図、第４図は第３図のＢ−Ｂ線に沿う縦断面
図、第５図はラッチアップ対策を施した従来の半導体チ
ップの全体平面図、第６図は第５図のＣ−Ｃ線に沿う拡
大縦断面図、第７図は第６図の等価回路、第８図はラッ
チアップ現象及びラッチアップ防止の機構を説明するた
めの第６図の一部を模式的に示す図、第９図は従来のラ
ッチアップ対策をを内部領域に施した場合の素子一部の
平面図、第10図は第９図のＤ−Ｄ線に沿う縦断面図であ
る。 １……Ｐ型半導体基板、2,2a,2b……Ｎウェル、３……
Ｐ型拡散層、4,5……Ｎ型拡散層、6,7……溝、11……半
導体チップ、12……入出力領域、13……ガードリング領
域、14……内部領域、21……Ｐ型半導体基板、22……Ｎ
ウェル、23……Ｐ型拡散層、24……Ｎ型拡散層、25……
Ｎ型ウェル（ガードリング）、26……Ｎ型拡散層、27…
…Ｎ型拡散層、28……Ｎ型拡散層、29……Ｐ型拡散層、
31……Ｐ型半導体基板、32……Ｎウェル、33……Ｐ型拡
散層、34……Ｎ型拡散層、35……Ｎ型ウェル（ガードリ
ング）、36……Ｎ型拡散層。
のＡ−Ａ線に沿う縦断面図、第３図は本発明の第２実施
例の平面図、第４図は第３図のＢ−Ｂ線に沿う縦断面
図、第５図はラッチアップ対策を施した従来の半導体チ
ップの全体平面図、第６図は第５図のＣ−Ｃ線に沿う拡
大縦断面図、第７図は第６図の等価回路、第８図はラッ
チアップ現象及びラッチアップ防止の機構を説明するた
めの第６図の一部を模式的に示す図、第９図は従来のラ
ッチアップ対策をを内部領域に施した場合の素子一部の
平面図、第10図は第９図のＤ−Ｄ線に沿う縦断面図であ
る。 １……Ｐ型半導体基板、2,2a,2b……Ｎウェル、３……
Ｐ型拡散層、4,5……Ｎ型拡散層、6,7……溝、11……半
導体チップ、12……入出力領域、13……ガードリング領
域、14……内部領域、21……Ｐ型半導体基板、22……Ｎ
ウェル、23……Ｐ型拡散層、24……Ｎ型拡散層、25……
Ｎ型ウェル（ガードリング）、26……Ｎ型拡散層、27…
…Ｎ型拡散層、28……Ｎ型拡散層、29……Ｐ型拡散層、
31……Ｐ型半導体基板、32……Ｎウェル、33……Ｐ型拡
散層、34……Ｎ型拡散層、35……Ｎ型ウェル（ガードリ
ング）、36……Ｎ型拡散層。
Claims (1)
- 【請求項１】第１導電型の半導体基板に第２導電型の島
状領域を有し、前記半導体基板と前記島状領域の夫々に
MOSトランジスタを形成してなる半導体装置において、
前記島状領域には前記島状領域よりも深くて前記半導体
基板に達する深さの絶縁溝を有し、前記島状領域は前記
絶縁溝によって相互に絶縁された複数の島状領域に分離
され、かつ分離された複数の島状領域のうちの前記MOS
トランジスタが形成されていない島状領域でかつ他の島
状領域に形成されたMOSトランジスタと前記半導体基板
に形成されたMOSトランジスタとの間に位置される島状
領域の少なくとも一つには第１導電型の拡散層が存在せ
ず、かつ前記前記半導体基板に対して所要の電位の電源
が接続されており、前記半導体基板中を拡散してくる小
数キャリアを前記電源が接続された島状領域に吸収させ
て、この島状領域に隣接する前記MOSトランジスタが形
成された島状領域に注入される前記小数キャリアを減少
させるように構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322359A JP3036752B2 (ja) | 1988-12-21 | 1988-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322359A JP3036752B2 (ja) | 1988-12-21 | 1988-12-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02166761A JPH02166761A (ja) | 1990-06-27 |
| JP3036752B2 true JP3036752B2 (ja) | 2000-04-24 |
Family
ID=18142761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63322359A Expired - Lifetime JP3036752B2 (ja) | 1988-12-21 | 1988-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036752B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7608913B2 (en) | 2006-02-23 | 2009-10-27 | Freescale Semiconductor, Inc. | Noise isolation between circuit blocks in an integrated circuit chip |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107759A (ja) * | 1984-10-30 | 1986-05-26 | Mitsubishi Electric Corp | 相補型半導体装置 |
| JPS61180474A (ja) * | 1985-02-06 | 1986-08-13 | Toshiba Corp | 半導体装置 |
| JPS632370A (ja) * | 1986-06-23 | 1988-01-07 | Nissan Motor Co Ltd | 半導体装置 |
-
1988
- 1988-12-21 JP JP63322359A patent/JP3036752B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02166761A (ja) | 1990-06-27 |
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