JPH0151065B2 - - Google Patents
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- JPH0151065B2 JPH0151065B2 JP57195480A JP19548082A JPH0151065B2 JP H0151065 B2 JPH0151065 B2 JP H0151065B2 JP 57195480 A JP57195480 A JP 57195480A JP 19548082 A JP19548082 A JP 19548082A JP H0151065 B2 JPH0151065 B2 JP H0151065B2
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- circuit
- integrated circuit
- semiconductor integrated
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- ground
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- 239000004065 semiconductor Substances 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 6
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
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- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は半導体集積回路、特に周波数・信号レ
ベルが互に異なり信号干渉の生じやすい複数個の
回路ブロツクを同一の半導体基板上に形成する高
周波半導体集積回路に関する。
ベルが互に異なり信号干渉の生じやすい複数個の
回路ブロツクを同一の半導体基板上に形成する高
周波半導体集積回路に関する。
高周波集積回路では、各回路ブロツクの周波
数・信号レベルが異なる場合が多い。例えばカラ
ーテレビでは影像中間周波信号は約60MHz、音声
中間周波信号は4.5MHz、ビデオ周波信号は6M
Hz、さらに音声信号とそれぞれ周波数・信号レベ
ルが異なる回路ブロツクにより構成されている。
かゝる回路ブロツクをできるかぎり半導体の１チ
ツプ上に集積回路化する努力が続けられている
が、グラウンド配線あるいは電源（VCC）配線を
一部共通することによる共通インピーダンスによ
る信号干渉、配線間の浮遊容量による干渉、半導
体の基板を介して干渉が生じ易く、１チツプ化は
困難であつた。
数・信号レベルが異なる場合が多い。例えばカラ
ーテレビでは影像中間周波信号は約60MHz、音声
中間周波信号は4.5MHz、ビデオ周波信号は6M
Hz、さらに音声信号とそれぞれ周波数・信号レベ
ルが異なる回路ブロツクにより構成されている。
かゝる回路ブロツクをできるかぎり半導体の１チ
ツプ上に集積回路化する努力が続けられている
が、グラウンド配線あるいは電源（VCC）配線を
一部共通することによる共通インピーダンスによ
る信号干渉、配線間の浮遊容量による干渉、半導
体の基板を介して干渉が生じ易く、１チツプ化は
困難であつた。
従来１チツプ化する方法として、グラウンドお
よびVCC配線を各回路部分からたこ足状にボンデ
イングパツドまで配線し、布線が共通になる部分
をなくし布線抵抗による回路ブロツク間の干渉を
さけ、あるいはグラウンドおよびVCC配線を回路
ブロツクの間に配置し、隣接する回路ブロツクの
電極配線間の静電容量による干渉を減少させるレ
イアウトが行なわれていた。しかし半導体基板を
介しての回路ブロツク間の干渉に関しての対策は
なされていなかつた。しかもたこ足状配線ではレ
イアウト上各の回路の配線が交叉する場合もあり
案性静電容量による結合が生ずる。
よびVCC配線を各回路部分からたこ足状にボンデ
イングパツドまで配線し、布線が共通になる部分
をなくし布線抵抗による回路ブロツク間の干渉を
さけ、あるいはグラウンドおよびVCC配線を回路
ブロツクの間に配置し、隣接する回路ブロツクの
電極配線間の静電容量による干渉を減少させるレ
イアウトが行なわれていた。しかし半導体基板を
介しての回路ブロツク間の干渉に関しての対策は
なされていなかつた。しかもたこ足状配線ではレ
イアウト上各の回路の配線が交叉する場合もあり
案性静電容量による結合が生ずる。
本発明の目的は上記の欠点を除去し、半導体基
板を介しての回路ブロツク間の干渉を防ぎ、且つ
グラウンドおよびVCC配線を計画的に配置するこ
とによつて、複数個の信号干渉の生じ易い回路を
一チツプに集積化した高周波半導体集積回路を提
供することにある。
板を介しての回路ブロツク間の干渉を防ぎ、且つ
グラウンドおよびVCC配線を計画的に配置するこ
とによつて、複数個の信号干渉の生じ易い回路を
一チツプに集積化した高周波半導体集積回路を提
供することにある。
本発明による半導体集積回路は周波数または信
号レベルを異にする複数個の回路ブロツクを同一
半導体基板上に形成してなり、前記回路ブロツク
は半導体基板と連接する同一伝導形の高濃度領域
によつて区画され、且つ各回路ブロツクのグラウ
ンド電極と接続される半導体表面の絶縁層上の回
路ブロツク別の金属配線が前記高濃度領域にオー
ミツク接触するとともに個別に外部グラウンドボ
ンデイングパツドに接続されていることを特徴と
する。
号レベルを異にする複数個の回路ブロツクを同一
半導体基板上に形成してなり、前記回路ブロツク
は半導体基板と連接する同一伝導形の高濃度領域
によつて区画され、且つ各回路ブロツクのグラウ
ンド電極と接続される半導体表面の絶縁層上の回
路ブロツク別の金属配線が前記高濃度領域にオー
ミツク接触するとともに個別に外部グラウンドボ
ンデイングパツドに接続されていることを特徴と
する。
以下本発明を図面を参照して詳しく説明する。
第１図は本発明の一実施例の平面図、第２図、第
３図は第１図の実施例の一部の断面図である。そ
れぞれ取り扱かう周波数および信号レベルを異に
する回路ブロツク＃１〜＃６が第２図、第３図に
示すようにP-形半導体基板７上にＮ形領域とし
て形成され、各回路ブロツクはその周辺に隣接す
る高濃度のP+形領域２２によつて区画されてい
る。この区画は第２図の回路ブロツク＃２，＃３
の間ではただ１つの領域によつているが、第３図
の回路ブロツク＃４，＃５の間では２つの各ブロ
ツクに隣接する高濃度のP+形領域２２とその間
に存在するＮ形領域とからなつている。これらの
区画用のP+形領域２２はその一端はP-形半導体
基板７に接するとともに他端は半導体表面の酸化
膜の窓をとおしてグラウンド配線１０〜１５にオ
ーミツク接続される。グラウンド配線１０〜１５
は各ブロツクから集積回路の中央部にまとめ、左
端にあるグラウンドボンデイングパツド８に延長
させ、それぞれ個別に該パツド８に接続せしめ共
通配線になる個所はない。各ブロツクのグラウン
ドは各ブロツク周線に設けた接続端子（図面で小
さい正方形で表示されている）のうちのグラウン
ド端子を最も近接した位置でグラウンド配線に接
続してなされる。
第１図は本発明の一実施例の平面図、第２図、第
３図は第１図の実施例の一部の断面図である。そ
れぞれ取り扱かう周波数および信号レベルを異に
する回路ブロツク＃１〜＃６が第２図、第３図に
示すようにP-形半導体基板７上にＮ形領域とし
て形成され、各回路ブロツクはその周辺に隣接す
る高濃度のP+形領域２２によつて区画されてい
る。この区画は第２図の回路ブロツク＃２，＃３
の間ではただ１つの領域によつているが、第３図
の回路ブロツク＃４，＃５の間では２つの各ブロ
ツクに隣接する高濃度のP+形領域２２とその間
に存在するＮ形領域とからなつている。これらの
区画用のP+形領域２２はその一端はP-形半導体
基板７に接するとともに他端は半導体表面の酸化
膜の窓をとおしてグラウンド配線１０〜１５にオ
ーミツク接続される。グラウンド配線１０〜１５
は各ブロツクから集積回路の中央部にまとめ、左
端にあるグラウンドボンデイングパツド８に延長
させ、それぞれ個別に該パツド８に接続せしめ共
通配線になる個所はない。各ブロツクのグラウン
ドは各ブロツク周線に設けた接続端子（図面で小
さい正方形で表示されている）のうちのグラウン
ド端子を最も近接した位置でグラウンド配線に接
続してなされる。
上記の構造によつてブロツク図のトランジスタ
その他の素子の飽和電流あるいは素子とP-形半
導体基板７、P+形領域２２間の静電容量による
電流（上記の電流を第２図、第３図で点線で示
す）があつても直ちにP+形領域２２に吸収され
る。従つて第２図で回路ブロツク間＃２，＃３を
直線流れる電流はない。回路ブロツク＃２の前記
電流が回路ブロツク＃３のグラウンド配線１２に
オーミツク接触しているP+形領域２２に流れる
ため、P+形領域２２の僅少な抵抗による電圧降
下による回路ブロツク＃２，＃３の干渉も考えら
れるが、P+形領域２２は直接外部グラウンドボ
ンデイングパツド８に接続し、しかも高濃度P+
形であるから実際上殆ど干渉はない。しかし完全
に干渉を除く必要のある場所では第３図の如く、
回路ブロツクに隣接するP+領域を２つにわけれ
ば図示の如く回路ブロツク＃５の前記電流は右側
のP+形領域２２を介してグラウンド配線１４に、
回路ブロツク＃４の前記電流は左側のP+形領域
２２を介してグラウンド配線１５に流れ、相互の
干渉は全くない。すなわち半導体基板を介しての
信号干渉は区画用のP+形領域２２をグラウンド
配線によりグラウンドレベルに保持することで防
止することができる。
その他の素子の飽和電流あるいは素子とP-形半
導体基板７、P+形領域２２間の静電容量による
電流（上記の電流を第２図、第３図で点線で示
す）があつても直ちにP+形領域２２に吸収され
る。従つて第２図で回路ブロツク間＃２，＃３を
直線流れる電流はない。回路ブロツク＃２の前記
電流が回路ブロツク＃３のグラウンド配線１２に
オーミツク接触しているP+形領域２２に流れる
ため、P+形領域２２の僅少な抵抗による電圧降
下による回路ブロツク＃２，＃３の干渉も考えら
れるが、P+形領域２２は直接外部グラウンドボ
ンデイングパツド８に接続し、しかも高濃度P+
形であるから実際上殆ど干渉はない。しかし完全
に干渉を除く必要のある場所では第３図の如く、
回路ブロツクに隣接するP+領域を２つにわけれ
ば図示の如く回路ブロツク＃５の前記電流は右側
のP+形領域２２を介してグラウンド配線１４に、
回路ブロツク＃４の前記電流は左側のP+形領域
２２を介してグラウンド配線１５に流れ、相互の
干渉は全くない。すなわち半導体基板を介しての
信号干渉は区画用のP+形領域２２をグラウンド
配線によりグラウンドレベルに保持することで防
止することができる。
次に各ブロツク回路のVCC配線１６〜２１は第
１図に示すように集積回路の外周部にまとめ、そ
れぞれ個別にVCCボンデイングパツド９に接続さ
れる。従つてVCC配線１６〜２１間の共通インピ
ーダンスによる干渉はない。また各回路ブロツク
の電源は各回路の周線に設けた接続端子を介し
て、それぞれのVCC配線に接続されるから、各回
路ブロツク間に配線がまたがることがなく、配線
の浮遊容量による相互干渉もない。またVCC配線
１６〜２１は集積回路の外周部に、グラウンド配
線１０〜１５は集積回路の中央部にまとめられて
いるから、両者の配線浮遊容量による干渉は全く
ない。
１図に示すように集積回路の外周部にまとめ、そ
れぞれ個別にVCCボンデイングパツド９に接続さ
れる。従つてVCC配線１６〜２１間の共通インピ
ーダンスによる干渉はない。また各回路ブロツク
の電源は各回路の周線に設けた接続端子を介し
て、それぞれのVCC配線に接続されるから、各回
路ブロツク間に配線がまたがることがなく、配線
の浮遊容量による相互干渉もない。またVCC配線
１６〜２１は集積回路の外周部に、グラウンド配
線１０〜１５は集積回路の中央部にまとめられて
いるから、両者の配線浮遊容量による干渉は全く
ない。
なお第１図に図示されていないが、半導体チツ
プの切断周縁部は高度の再結合領域であるから、
集積回路全体の電位レベル変動をさけるために、
集積回路の最外周部に集積回路をかこみ、P-形
半導体基板７に接する高濃度のP+領域のコンタ
クト領域を設けこれを金属配線にオーミツク接触
させ、金属配線をグラウンドボンデイングパツド
８に接続する。
プの切断周縁部は高度の再結合領域であるから、
集積回路全体の電位レベル変動をさけるために、
集積回路の最外周部に集積回路をかこみ、P-形
半導体基板７に接する高濃度のP+領域のコンタ
クト領域を設けこれを金属配線にオーミツク接触
させ、金属配線をグラウンドボンデイングパツド
８に接続する。
上記の実施例ではグラウンドボンデイングパツ
ド８、VCCボンデイングパツド９はそれぞれ１個
で回路ブロツクは６個であつたが、回路ブロツク
数あるいは回路ブロツクの取り扱かう機能により
前記パツドを２つ以上にする場合もありうる。
ド８、VCCボンデイングパツド９はそれぞれ１個
で回路ブロツクは６個であつたが、回路ブロツク
数あるいは回路ブロツクの取り扱かう機能により
前記パツドを２つ以上にする場合もありうる。
以上説明したように本発明による高周波半導体
集積回路は周波数・信号レベルを異にする複数個
の回路ブロツクを相互の干渉なく１チツプに集積
化することを可能としたもので、カラーテレビ・
通信用変復調回路など応用範囲が広い。
集積回路は周波数・信号レベルを異にする複数個
の回路ブロツクを相互の干渉なく１チツプに集積
化することを可能としたもので、カラーテレビ・
通信用変復調回路など応用範囲が広い。
第１図は本発明の一実施例の平面図、第２図、
第３図は第１図の回路の一部分の断面図である。 ＃１〜＃６……回路ブロツク、７……P-形半
導体基板、８……外部グラウンドボンデイングパ
ツド、９……VCCボンデイングパツド、１０〜１
５……各ブロツクのグラウンド配線、１６〜２１
……各ブロツクのVCC配線、２２……P+形領域。
第３図は第１図の回路の一部分の断面図である。 ＃１〜＃６……回路ブロツク、７……P-形半
導体基板、８……外部グラウンドボンデイングパ
ツド、９……VCCボンデイングパツド、１０〜１
５……各ブロツクのグラウンド配線、１６〜２１
……各ブロツクのVCC配線、２２……P+形領域。
Claims (1)
- 【特許請求の範囲】 １ 周波数または信号レベルを異にする複数個の
回路ブロツクを同一半導体基板上に形成してなる
半導体集積回路において、前記回路ブロツクは半
導体基板と接続する同一伝導形の高濃度領域によ
つて区画され、且つ各回路ブロツクのグラウンド
電極と接続される半導体表面の絶縁層上の回路ブ
ロツク別の金属配線が前記高濃度領域にオーミツ
ク接触するとともに個別に外部グラウンドボンデ
イングパツドに接続されていることを特徴とする
半導体集積回路。 ２ 半導体集積回路の外周部に電源用金属配線を
設けることを特徴とする特許請求の範囲第１項記
載の半導体集積回路。 ３ 半導体集積回路の最外周部全周に半導体基板
と連接する同一伝導形の高濃度領域および該高濃
度領域とオーミツク接触する金属配線を備えるこ
とを特徴とする特許請求の範囲第２項記載の半導
体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195480A JPS5984542A (ja) | 1982-11-08 | 1982-11-08 | 高周波半導体集積回路 |
| US06/846,822 US4628343A (en) | 1982-11-08 | 1986-03-31 | Semiconductor integrated circuit device free from mutual interference between circuit blocks formed therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195480A JPS5984542A (ja) | 1982-11-08 | 1982-11-08 | 高周波半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984542A JPS5984542A (ja) | 1984-05-16 |
| JPH0151065B2 true JPH0151065B2 (ja) | 1989-11-01 |
Family
ID=16341781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195480A Granted JPS5984542A (ja) | 1982-11-08 | 1982-11-08 | 高周波半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4628343A (ja) |
| JP (1) | JPS5984542A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4885628A (en) * | 1984-08-22 | 1989-12-05 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US4858175A (en) * | 1984-09-29 | 1989-08-15 | Kabushiki Kaisha Toshiba | Monolithic semi-custom IC having standard LSI sections and coupling gate array sections |
| JPS61240668A (ja) * | 1985-04-17 | 1986-10-25 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPS61240669A (ja) * | 1985-04-17 | 1986-10-25 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
| JPH0628285B2 (ja) * | 1988-07-12 | 1994-04-13 | 三洋電機株式会社 | リニア半導体集積回路 |
| US5155570A (en) * | 1988-06-21 | 1992-10-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit having a pattern layout applicable to various custom ICs |
| US5050238A (en) * | 1988-07-12 | 1991-09-17 | Sanyo Electric Co., Ltd. | Shielded front end receiver circuit with IF amplifier on an IC |
| JPH0691226B2 (ja) * | 1988-07-12 | 1994-11-14 | 三洋電機株式会社 | 半導体集積回路 |
| KR920005863B1 (ko) * | 1988-08-12 | 1992-07-23 | 산요덴끼 가부시끼가이샤 | 반도체 집적회로 |
| US4959708A (en) * | 1988-08-26 | 1990-09-25 | Delco Electronics Corporation | MOS integrated circuit with vertical shield |
| JPH088261B2 (ja) * | 1988-11-17 | 1996-01-29 | 三洋電機株式会社 | 半導体集積回路 |
| JPH0810209Y2 (ja) * | 1989-02-21 | 1996-03-27 | ソニー株式会社 | 集積回路 |
| JPH0750708B2 (ja) * | 1989-04-26 | 1995-05-31 | 株式会社東芝 | 半導体装置 |
| JP2970853B2 (ja) * | 1989-06-19 | 1999-11-02 | 株式会社日立製作所 | 半導体集積回路装置及び電子装置 |
| US5027183A (en) * | 1990-04-20 | 1991-06-25 | International Business Machines | Isolated semiconductor macro circuit |
| US5453713A (en) * | 1992-07-06 | 1995-09-26 | Digital Equipment Corporation | Noise-free analog islands in digital integrated circuits |
| JPH11214654A (ja) * | 1998-01-28 | 1999-08-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4547833B2 (ja) * | 2001-05-09 | 2010-09-22 | パナソニック株式会社 | 集積回路装置 |
| US6657285B1 (en) * | 2002-07-08 | 2003-12-02 | Alcor Micro, Corp. | Semiconductor anti-interference band for integrated circuit |
| EP1829102A4 (en) * | 2004-12-24 | 2014-08-13 | Semiconductor Energy Lab | SEMICONDUCTOR DEVICE |
| US20060185890A1 (en) * | 2005-02-22 | 2006-08-24 | Litton Uk Limited | Air void via tuning |
| KR100744143B1 (ko) * | 2006-07-27 | 2007-08-01 | 삼성전자주식회사 | 필름 배선 기판과 이를 이용한 반도체 칩 패키지 및 평판표시 장치 |
| KR102447435B1 (ko) | 2016-03-11 | 2022-09-23 | 삼성전자주식회사 | Emi 감소를 위한 전력 전송 네트워크를 포함하는 기판과 이를 포함하는 장치들 |
| US11324131B2 (en) | 2017-09-29 | 2022-05-03 | Aisin Corporation | Circuit board, designing method of circuit board, and semiconductor device |
| JP7020981B2 (ja) * | 2018-03-30 | 2022-02-16 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL6901059A (ja) * | 1968-01-24 | 1969-07-28 | ||
| JPS547196B2 (ja) * | 1971-08-26 | 1979-04-04 | ||
| JPS5627962A (en) * | 1979-08-15 | 1981-03-18 | Matsushita Electric Ind Co Ltd | Integrated circuit device |
| JPS5844743A (ja) * | 1981-09-10 | 1983-03-15 | Fujitsu Ltd | 半導体集積回路 |
| US4511914A (en) * | 1982-07-01 | 1985-04-16 | Motorola, Inc. | Power bus routing for providing noise isolation in gate arrays |
-
1982
- 1982-11-08 JP JP57195480A patent/JPS5984542A/ja active Granted
-
1986
- 1986-03-31 US US06/846,822 patent/US4628343A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984542A (ja) | 1984-05-16 |
| US4628343A (en) | 1986-12-09 |
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