JPS63312661A - 半導体装置用パッケ−ジ - Google Patents
半導体装置用パッケ−ジInfo
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- JPS63312661A JPS63312661A JP14936487A JP14936487A JPS63312661A JP S63312661 A JPS63312661 A JP S63312661A JP 14936487 A JP14936487 A JP 14936487A JP 14936487 A JP14936487 A JP 14936487A JP S63312661 A JPS63312661 A JP S63312661A
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- JP
- Japan
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- lead
- island
- power supply
- layer
- leads
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 17
- 239000008188 pellet Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 23
- 230000000694 effects Effects 0.000 description 3
- 239000000725 suspension Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49537—Plurality of lead frames mounted in one device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置用パッケージに関する。
従来の半導体装置用パッケージは、第２図に示すように
、中央部に半導体ペレット５を搭載するアイランド１と
、アイランド１の周囲にアイランド１と電気的に分離さ
れて同一平面上に形成される複数のリード６とを有し、
各リード６を電源用リード、接地用リード及び信号用リ
ードとして選択使用していた。
、中央部に半導体ペレット５を搭載するアイランド１と
、アイランド１の周囲にアイランド１と電気的に分離さ
れて同一平面上に形成される複数のリード６とを有し、
各リード６を電源用リード、接地用リード及び信号用リ
ードとして選択使用していた。
上述した従来の半導体装置用パッケージは、単層構造の
基板を使用しており同一層で全てのリード配線を作らな
ければならないので、各リード配線は長さに比べ幅が細
い配線となる。
基板を使用しており同一層で全てのリード配線を作らな
ければならないので、各リード配線は長さに比べ幅が細
い配線となる。
周知のように、配線のインダクタンスと抵抗はその長さ
が幅及び厚みに比べて大きいときは、長さにほぼ比例し
かつ幅及び厚さにほぼ反比例して大きくなる。
が幅及び厚みに比べて大きいときは、長さにほぼ比例し
かつ幅及び厚さにほぼ反比例して大きくなる。
従って、電源用リード及び接地用リードに流れる電流と
リードのインダクタンス及び抵抗により電源電位に変動
を生じ、電気的特性に影響を与えるという欠点がある。
リードのインダクタンス及び抵抗により電源電位に変動
を生じ、電気的特性に影響を与えるという欠点がある。
本発明の目的は、インダクタンス及び抵抗の小さい電源
用リードと接地用リードを有する半導体装置用パッケー
ジを提供することにある。
用リードと接地用リードを有する半導体装置用パッケー
ジを提供することにある。
本発明の半導体装置用パッケージは、半導体ベレットを
搭載するアイランドと、該アイランドの周囲に前記アイ
゛ランドと電気的に分離して形成される互に絶縁層を介
して積層される複数の金属層とを有している。
搭載するアイランドと、該アイランドの周囲に前記アイ
゛ランドと電気的に分離して形成される互に絶縁層を介
して積層される複数の金属層とを有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）及び（ｂ）はそれぞれ本発明の一実施例の
平面図及びＡ−Ａ’線断面図である。
平面図及びＡ−Ａ’線断面図である。
第１図（ａ）及び（ｂ）に示すように、中央部に設けら
れた上面に半導体ベレット５を搭載しつりビン１１を有
するアイランド１と、アイランド１及びつりビン１１を
形成する基板上に絶縁層７を介して形成される電源用リ
ードの金属層２と、金属層２上に絶縁層８を介して形成
される接地用リードの金属層３と、金属層３上に絶縁層
９を介して形成される複数の信号用リードとしての金属
層４とを含む。アイランド１及びそれぞれの金属層２，
３．４は互に電気的に絶縁されている。
れた上面に半導体ベレット５を搭載しつりビン１１を有
するアイランド１と、アイランド１及びつりビン１１を
形成する基板上に絶縁層７を介して形成される電源用リ
ードの金属層２と、金属層２上に絶縁層８を介して形成
される接地用リードの金属層３と、金属層３上に絶縁層
９を介して形成される複数の信号用リードとしての金属
層４とを含む。アイランド１及びそれぞれの金属層２，
３．４は互に電気的に絶縁されている。
このように構成することにより、金属層２及び３は他の
リードの影響を全く受けないので、リード配線幅Ｗを大
きくできるため、インダクタンス及び抵抗を小さくする
ことができる。
リードの影響を全く受けないので、リード配線幅Ｗを大
きくできるため、インダクタンス及び抵抗を小さくする
ことができる。
従って、金属層２及び金属層３に流れる電流と金属層２
及び金属層３の持つインダクタンス及び抵抗によって生
じる電源電位の変化を小さくすることができる。又、こ
の構成により、多方向がら半導体ペレット５へ電源を供
給することが可能となり、レイアウト設計の自由度が増
加し、より特性の良い半導体装置の設計が可能となる。
及び金属層３の持つインダクタンス及び抵抗によって生
じる電源電位の変化を小さくすることができる。又、こ
の構成により、多方向がら半導体ペレット５へ電源を供
給することが可能となり、レイアウト設計の自由度が増
加し、より特性の良い半導体装置の設計が可能となる。
以上説明したように本発明は、配線用リードを多層構造
とし、かつ、信号用リードと電源用リードと接地用リー
ドとをそれぞれの層に分離することにより、電源用リー
ド及び接地用リードが他の配線の影響を受けなくなるの
で、リード配線幅を広げることが可能となり、電源用リ
ード及び接地用リードのインダクタンス及び抵抗を小さ
くすることができる。従って、半導体ペレットに供給さ
れる電源電位の変化を小さくすることができるという効
果がある。
とし、かつ、信号用リードと電源用リードと接地用リー
ドとをそれぞれの層に分離することにより、電源用リー
ド及び接地用リードが他の配線の影響を受けなくなるの
で、リード配線幅を広げることが可能となり、電源用リ
ード及び接地用リードのインダクタンス及び抵抗を小さ
くすることができる。従って、半導体ペレットに供給さ
れる電源電位の変化を小さくすることができるという効
果がある。
又、電源用リードと接地用リードと信号用リードとの層
を分離することにより、多方向から半導体ペレットへ電
源を供給しかつ半導体ペレットを接地できるので半導体
ベレットのレイアウト設計が容易になり、金属層の面積
が増加して熱抵抗を下げられるという副次的効果がある
。
を分離することにより、多方向から半導体ペレットへ電
源を供給しかつ半導体ペレットを接地できるので半導体
ベレットのレイアウト設計が容易になり、金属層の面積
が増加して熱抵抗を下げられるという副次的効果がある
。
第１図（ａ）及び（ｂ）はそれぞれ本発明の一実施例の
平面図及びＡ−Ａ’線断面図、第２図は従来の半導体装
置用パッケージの一例の断面図である。 １・・・アイランド、２，３．４・・・金属層、５・・
・半導体ベレット、６・・・リード、７．８．９・・・
絶縁層、１１山つりビン。 代理人 弁理士 内 原 晋（づ−′°〉７７ｉ７デ
絶縁層 茅１図
平面図及びＡ−Ａ’線断面図、第２図は従来の半導体装
置用パッケージの一例の断面図である。 １・・・アイランド、２，３．４・・・金属層、５・・
・半導体ベレット、６・・・リード、７．８．９・・・
絶縁層、１１山つりビン。 代理人 弁理士 内 原 晋（づ−′°〉７７ｉ７デ
絶縁層 茅１図
Claims (1)
- 半導体ペレットを搭載するアイランドと、該アイランド
の周囲に前記アイランドと電気的に分離して形成される
互に絶縁層を介して積層される複数の金属層とを有する
ことを特徴とする半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14936487A JPS63312661A (ja) | 1987-06-15 | 1987-06-15 | 半導体装置用パッケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14936487A JPS63312661A (ja) | 1987-06-15 | 1987-06-15 | 半導体装置用パッケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63312661A true JPS63312661A (ja) | 1988-12-21 |
Family
ID=15473524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14936487A Pending JPS63312661A (ja) | 1987-06-15 | 1987-06-15 | 半導体装置用パッケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63312661A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2651373A1 (fr) * | 1989-08-28 | 1991-03-01 | Mitsubishi Electric Corp | Dispositif a semi-conducteurs a boitier en resine. |
| JPH03132064A (ja) * | 1989-10-17 | 1991-06-05 | Matsushita Electron Corp | リードフレーム |
-
1987
- 1987-06-15 JP JP14936487A patent/JPS63312661A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2651373A1 (fr) * | 1989-08-28 | 1991-03-01 | Mitsubishi Electric Corp | Dispositif a semi-conducteurs a boitier en resine. |
| JPH03132064A (ja) * | 1989-10-17 | 1991-06-05 | Matsushita Electron Corp | リードフレーム |
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