JPH0160941B2 - - Google Patents

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JPH0160941B2
JPH0160941B2 JP59004327A JP432784A JPH0160941B2 JP H0160941 B2 JPH0160941 B2 JP H0160941B2 JP 59004327 A JP59004327 A JP 59004327A JP 432784 A JP432784 A JP 432784A JP H0160941 B2 JPH0160941 B2 JP H0160941B2
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Description

【発明の詳細な説明】 本発明は、電気絶縁基板に搭載された半導体素
子への電源供給構造に関するものである。
近年の半導体装置、特に計算機などに用いられ
る集積回路は高速の演算速度が要求されるように
なり、これに伴つて半導体装置も高集化がなされ
るようになつてきた。特に論理集積回路は、高集
積化とともに消費電力も大きなものとなり、半導
体素子上の電源配線を流れる電流量も多大なもの
となつている。通常、半導体素子上の配線はアル
ミニウム(Al)を主成分としたもので形成する
が、アルミニウムは、エレクトロ・アイグレーシ
ヨンを起こしやすい金属であるため、多大な電流
を1本の配線に流すと断線が生じ易くなり、ひい
ては半導体装置の信頼度や寿命の低下をきたすこ
とになる。これを防止するため、半導体素子への
電源供給は、通常は1箇所だけでなく複数箇所に
して電流値の分散化を計つている。しかし、この
電源の分散化は、半導体装置の外部リード端子も
電源用として使われる比率が高くなることを意味
し、ひいては信号の入出力用の端子の減少を意味
する。これは、半導体素子の回路数が同じであつ
ても使用範囲が限定されることになり、特にゲー
トアレイと呼ばれる半導体装置では、その汎用性
が失われることになる。
本発明は、従来の半導体装置の上記の問題点を
解消するためになされたものであり、本発明によ
れば、半導体素子の集積度が高くなつても半導体
装置の電源用外部リード端子は1本で済み、従つ
て信号の入出力用端子を最大限にとることができ
る。
本発明は、電気絶縁基板の半導体素子搭載部の
内部に金属層を設け、この金属層に2つ以上の電
源用パツドを接続することを特徴とするものであ
る。
以下に、本発明の実施例を図面を用いて詳細に
説明する。本発明を、プラグイン(Plug−in)形
の半導体装置に適用した例を第1図aに示す。半
導体素子1は、セラミツク基板2の中央部に設け
られたキヤビテイと称する凹部3の底面に固着さ
れている。この固着は、キヤビテイの底面にタン
グステンWを主成分とした層にニツケルNiと金
Auめつきをしておけば、半導体素子1がシリコ
ンSiならばAu/Siの合金片を融かしてできる。
次に、半導体素子1の電極(図示せず)とセラミ
ツク基板上の金属パツド4,4′とをアルミニウ
ムAl線5,5′で接続する。最後に、セラミツク
基板上のシールリング6に金属キヤツプ7をかぶ
せて周囲を溶接することにより完成する。ここで
金属パツド4,4′は同一電源であるが、金属パ
ツド4のみが外部端子8に接続されている。一
方、金属パツド4,4′は、それぞれスルーホー
ル9,9′を介して金属層10に接続されている
ので、電源供給は、この1本の外部端子8から複
数箇所に行なえることになる。この様子を判り易
く説明する為に、透視斜視図をb図に示した。本
図は繁雑を避ける為にキヤビテイ3の周辺のみを
示し、更に金属パツドも電源用のみと一部の信号
入出力用のみを示した。前述のように、半導体素
子1はキヤビテイ3の底部に固着されている。電
源用の金属パツド4a〜4jと半導体素子の電源
電極とがそれぞれアルミニウム線5で接続されて
いる。金属パツド4aのみは外部端子に接続され
ているが、他の電源用金属パツド4b〜4jは外
部端子に接続されてはいない。その代わり、それ
ぞれスルーホール9a〜9jを介して、金属層1
0に接続されているので、本例では1本の外部端
子から半導体素子の10箇所に電源供給が可能とな
る。仮に、100の外部端子を有する半導体装置に
本発明を適用した場合、従来では、そのうち1割
の10端子が電源に占められていたものが、1%の
1本で済むようになり、残りの9本は信号の入出
力用に回せるので、半導体装置の汎用性はかなり
高まることになる。そして電源用の金属パツド間
の電位シフトは、アルミナAl2O3のセラミツク基
板に設ける金属層のシート抵抗が通常約10mΩ/
□であるので、第1図bの例で、金属層10を正
方形状だとすれば、金属パツド4aから一番遠い
4f迄の導通抵抗は、スルーホール9aの導通抵
抗(約10mΩ)と金属層10の導通抵抗とスルー
ホール9f(約10mΩ)の導通抵抗の和となり、
おおよそ30mΩとなる。この値は、通常の半導体
装置では、問題にはならない値である。
外部端子8からの導通抵抗を少しでも小さくし
たければ第1図aの例で、金属層10を外部端子
8のつながるスルーホール9″迄延長部10′を設
ければ、外部端子8と金属層10間は2つの経路
が並列となり、一層導通抵抗を下げることができ
る。
以上の例では1つの電源ラインの構造を説明し
たが、通常電源には、電流が流れ込む側と流れ出
す側とがあり、どちらも同じ数だけ電極あるいは
金属パツドを設ける。従つて、本発明の金属層
も、2層設けると一更に効果が上がる。この例を
第2図に示した。
第2図は、いわゆるDIP(Dual−in−line)形
の半導体装置の例を断面図で示した。金属パツド
4aには外部端子11aから電源が供給されるが
スルーホール9a′及び9a″と金属層10aを介し
て、前記の例と同様に他の金属パツド(図示せ
ず)にも電源供給が可能となる。一方、接地用の
金属パツド4bは外部端子11bと接続されてい
るが、同様にスルーホール9b′と9b″及び金属層
10bとを介して他の接地用金属パツド(図示せ
ず)と接続されている。即ち金属層10a,10
bは、それぞれ独立に、第1図bに示したような
構造で形成している。これから明らかなように、
金属層10aと10bとはコンデンサを形成して
おり、これは、例えば信号の出力が同時にONに
なつた時に電源ラインに流れる電流の変動による
論理誤動作を防止する役割も果たす。このコンデ
ンサの容量は、一般には大きい程良く、金属層1
0a,10bは他に支障がなければ、半導体装置
の外形一杯迄広げられる。また、その方が導通抵
抗の面からも有利である。
金属層のパタンはそのセラミツク基板の形状に
合わせて任意でよい。導通抵抗の面からは、全面
に厚く形成することが望ましいが、支障がある場
合は、メツシユ状や格子状、あるいはリング状な
どでも構わない。
以上の説明は最も一般的なセラミツク基板搭載
形の半導体装置で説明したが、そのほか、例えば
銅張りのガラス・エポキシ基板等の有機材料を積
層した電気絶縁基板を用いても、本発明を適用す
ることは可能である。
また、以上の説明では、半導体装置の形状がプ
ラグインとDIP型であつたが、チツプキヤリアや
SIP(Single−in line Package)など他の形状で
も本発明を適用することが可能である。
更に、半導体装置によつては、2系統以上の電
源を有するものであるが、金属層を2層以上に増
やせば実現が可能であることは言うまでもない。
以上、詳細に説明したように、本発明によれ
ば、電源あるいは接地など常に同一電位を維持す
る外部端子の数を最小限にし、その分信号の入出
力用の端子を増加することができるので、特にゲ
ート・アレイ等の論理集積回路の汎用性を大幅に
高めることが可能となる。
【図面の簡単な説明】
第1図aは本発明の一実施例の断面図、第1図
bはその主要部を示す透視斜視図、第2図は本発
明の他の実施例を断面図で示したものである。こ
こで、 1……半導体素子、2……セラミツク基板、4
……金属パツド、9……スルーホール、10……
金属層である。

Claims (1)

    【特許請求の範囲】
  1. 1 電気絶縁基板上に半導体素子が搭載され、そ
    の半導体素子の外周囲に前記電気絶縁基板に密着
    して複数の金属パツドが設けられ、該金属パツド
    と前記半導体素子の電極とが金属線で接続されて
    いる半導体装置に於いて、前記電気絶縁基板の前
    記半導体素子搭載面の下層に金属層が少なくとも
    一層設けられ、この金属層に前記金属パツドの少
    なくとも2つが接続されていることを特徴とする
    半導体装置。
JP59004327A 1984-01-13 1984-01-13 半導体装置 Granted JPS60148148A (ja)

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JP59004327A JPS60148148A (ja) 1984-01-13 1984-01-13 半導体装置

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JPS60148148A JPS60148148A (ja) 1985-08-05
JPH0160941B2 true JPH0160941B2 (ja) 1989-12-26

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