JP2001244293A - 半導体素子及びこれを用いた半導体装置 - Google Patents
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Abstract
導体素子及び半導体装置を提供する。 【解決手段】 半導体素子60の主表面に、半導体素子
60の主表面を構成する各辺に沿って延在し、半導体素
子60の中央部分を包囲するような枠状の電源用電極1
85と接地用電極187とを設けた。
Description
面に設けられる半導体素子、特に、BGA(Ball
Grid Array)等のような、基板上に半導体素
子を搭載し、ボンディングワイヤにて半導体素子に設け
られた電極と基板に設けられた端子との電気的な接続が
行われる半導体素子及びこれを用いた半導体装置に関す
る。
機能は著しい進歩が続いている。これら機器に用いられ
る電子回路や電子装置は半導体装置により実現されてい
る。このため、半導体装置は、高機能化が進められ、こ
れに伴い、外部の装置等との信号の授受を担う電極(パ
ッドとも称する)の数も増加(多ピン化)している。
るように、小型化や軽量化の要求が高い。このため、半
導体装置としても、小型化が望まれる傾向にある。この
ような多ピン化と小型化の要求をともに満足する半導体
装置として、BGAがある。
からなるボール電極が複数搭載され、多層配線構造のも
のであれば内部配線にて、ボール電極が複数搭載されて
いる表面あるいは他方の表面に設けられた端子とボール
電極とが電気的に接続された基板を有する。この基板に
おける、端子が配置された他方の表面上の所定の領域に
半導体素子が配置される。半導体素子の基板と対向しな
い側の主表面には複数の電極が設けられており、この電
極と基板に設けられた端子とが、それぞれボンディング
ワイヤのような金属細線にて電気的に接続されている。
この後、半導体素子とボンディングワイヤとは絶縁性の
封止樹脂にて覆われる。
他の構造の半導体装置、例えば、DIP(Dual I
n−Line Package)やQFP(Quad F
lat Package)等と比較して、外形寸法が同
程度のまま、多ピン化が実現できる。これは、複数のボ
ール電極が基板の一方の表面に2次元的に配置している
ためである。
ては、可能な限りのサイズの縮小化及び多ピン化に対応
して、電極数が増えるため、半導体素子の主表面におい
て、複数の電極を千鳥状に配置する等にして工夫されて
いる。
は、プリント基板上のプリント配線と、ボール電極を介
して電気的に接続されるようにして、プリント基板等に
搭載されるものである。
は、半導体素子を搭載する基板上の配線密度の制限か
ら、電源電圧の供給に用いられる電源用端子や接地電圧
の供給に用いられる接地用端子それぞれを多数設けずに
共通化させるようにしている。
域の周辺を包囲するような枠形状の接地用端子を設ける
とともに、この接地用端子の周辺を包囲するような枠形
状の電源用端子を設ける。複数の信号用端子は、接地用
端子の外周に沿って、一列、あるいは千鳥状に配置され
ている。
れた基板へ半導体素子を配置し、各端子と半導体素子の
主表面に設けられた各電極との電気的な接続を取るにあ
たり、ワイヤボンディングにおける金属細線間での干渉
を避けることを考慮すると、以下のような問題がった。
細線間での干渉を避けるため、基板における半導体素子
の配置領域により近い側に配置された接地用端子、電源
用端子とそれぞれ接続されるべき、半導体素子における
接地用電極、電源用電極は、千鳥状に配置される電極の
外側(半導体素子の辺により近い側)に配置するように
しなければならない。このため、半導体素子における千
鳥状に配置される電極の外側に配置される電極は、信号
の入力や出力に用いられる信号用電極の他、接地用電
極、電源用電極が含まれることとなる。この結果、半導
体素子における千鳥状に配置される電極の外側に配置さ
れる電極が内側(半導体素子のより中心に近い側)に配
置される電極より多くなるので、信号用電極の配置に対
する自由度が狭くなり、満足するものではなかった。ま
た、この信号用電極の配置の自由度に伴い、基板上にお
ける信号用端子の配置の自由度も満足するものではなか
った。
ングワイヤにおける干渉、ワイヤ長、ワイヤ角度等の制
約から、半導体素子における電源用電極や接地用電極の
配置が限定されてしまい、やはり、半導体素子における
電極の配置の自由度を満足するものではなかった。
配置の自由度や基板上における端子の配置の自由度が満
足されるものではないと、更なる多ピン化が進むにあた
り、増加されるピン数に制限が生じたり、半導体素子に
おける電極間ピッチや基板における端子間ピッチが極端
に狭くなる箇所が生じることとなる。この結果、ボンデ
ィングワイヤの干渉といった問題は、解決しきれなくな
るおそれがある。
の自由度を向上することが実現可能な半導体素子及びこ
れを用いた半導体装置を提供することを目的とする。
化に適用可能な半導体素子及びこれを用いた半導体装置
を提供することを目的とする。
めの手段として、本発明は、主表面に、信号の入力ある
いは出力に用いられる複数の信号用電極が、主表面にお
ける辺に沿って整列配置された半導体素子において、主
表面における辺と複数の信号用電極との間に、信号用電
極の配列方向の長さより長い電源用あるいは接地用電極
が配置されるようにしたものである。
辺に設けられた複数の信号用端子並びに信号用端子より
半導体素子の配置領域の近傍に設けられた略枠形状の電
源用あるいは接地用端子を有する基板と、主表面に、金
属細線にて信号端子と電気的に接続される複数の信号用
電極が、主表面における辺に沿って整列配置された半導
体素子とを有する半導体装置において、半導体素子の主
表面における辺と複数の信号用電極との間に、電源用あ
るいは接地用端子と金属細線にて電気的に接続され、信
号用電極の配列方向の長さより長い電源用あるいは接地
用電極が配置されるようにしたものである。
子や半導体装置において、電源用電極や接地用電極の配
置等を工夫している。
置について、図面を用いて以下に詳細に説明する。図1
は、本発明が適用される半導体装置の側面図である。な
お、実施の形態においては、上面樹脂封止構造(オーバ
ーモールド型)のものを例に説明する。
基板10の一方の表面に複数の接続用パッド30が設け
られている。図1には示されていないが、この接続用パ
ッド30は、2次元方向に複数整列配置されている。こ
の接続用パッド30上には、それぞれ半田等の金属導体
からなるボール電極40が設けられている。基板10の
他方の表面には封止樹脂20が設けられており、この封
止樹脂20内には、後述する、電子回路が集積された半
導体素子60が配置される。
封止樹脂20内には、基板10における所定の半導体素
子配置領域に半導体素子60が配置されている。半導体
素子60の主表面とは反対側の面は、基板10と対向配
置され、絶縁性の接着材70にて、基板10上に半導体
素子60が固着されている。
域には、半導体素子60の各辺に沿って複数の端子8
1,83,85,87が整列配置されている。
た端子87は、接地電圧用に用いられる接地用端子であ
る。接地用端子87は、この半導体素子60を包囲する
ような枠状になっている。ただし、枠状は、必ずしも、
完全に閉鎖された枠状でなく、一部開放部分を有するも
のであってもよい。半導体素子60に2番目に近い位置
に配置された端子85は、電源電圧用に用いられる電源
用端子である。電源用端子85は、接地用端子87と同
様に、この半導体素子60と接地用端子87とを包囲す
るような枠状になっている。ただし、枠状は、必ずし
も、完全に閉鎖された枠状でなく、一部開放部分を有す
るものであってもよい。
85の各辺に沿って、信号の入力や出力に用いられる複
数の信号用端子81,83が整列配置されている。これ
らの複数の信号用端子81,83は千鳥状に2列に整列
配置されている。図1に示すように、半導体素子60か
ら最も遠い位置に配置されている複数の信号用端子81
が、千鳥状配列の第1の列となり、電源用端子85に近
い側に配置されている複数の信号用端子83が、千鳥状
配列の第2の列となる。
材、あるいはポリイミド系のテープ材から構成されるも
のである。また、基板10は多層配線構造を有するもの
であり、基板10に内蔵された各中間層に設けられた配
線を用いて、複数のボール電極40と各端子81,8
3,85,87がそれぞれ対応付けられて電気的に接続
されている。
例えば、銅箔にニッケルメッキあるいは金メッキを施し
た構成となっている。つまり、基板10の半導体素子6
0が配置される側の表面に、厚さ12〜35μmmの銅
箔を張り合わせ、その後、各端子81,83,85,8
7を設けるべき箇所に銅箔が残るようにエッチングによ
り加工する。さらに、銅箔に対してその露出部分の腐食
を防ぐために、ニッケルメッキあるいは金メッキを施し
ている。
は、複数の電極181,183,185,187が整列
配置されている。電極187は、接地電圧を供給するの
に用いられる接地用電極である。接地用電極187は、
後述するが、第1の実施の形態においては、半導体素子
60の主表面を構成する各辺に沿って延在し、半導体素
子60の中央部分を包囲するような枠状になっている。
電極185は、電源電圧を供給するのに用いられる電源
用電極である。電源用電極185は、後述するが、第1
の実施の形態においては、半導体素子60の主表面を構
成する各辺に沿って延在し、半導体素子60の中央部分
を包囲するような枠状になっている。なお、電源用電極
185は、接地用電極187に包囲されるように配置さ
れている。
に用いられる信号用電極である。信号用電極181,1
83は、電源用電極185の各辺に沿って整列配置され
ている。これらの複数の信号用電極181,183は千
鳥状に2列に整列配置されている。図1に示すように、
半導体素子60の主表面の辺から最も遠い位置(半導体
素子60の中央に最も近い位置)に配置されている複数
の信号用電極181が、千鳥状配列の第1の列となり、
電源用電極185に近い側に配置されている複数の信号
用電極183が、千鳥状配列の第2の列となる。
87はそれぞれ基板10上の各端子81,83,85,
87と、ボンディングワイヤ等の金属細線90にて電気
的に接続されている。 この金属細線90は、直径18
〜30μmのものである。なお、電気的な接続を可能と
するため、各電極181,183,185,187は、
半導体素子60における集積された電子回路を保護する
絶縁性の保護膜から露出している。
3に示す。図3(a)は、 a部分をZ方向から見た平面
拡大図であり、図3(b)は、図2と同様な方向から見
た側面図である。なお、各端子や各電極の配置を明確に
示すため、図3(a)には金属細線90を省略して示し
ている。
されるように、基板10の表面には、千鳥状に整列配置
された信号用端子81,83が配置されている。整列方
向は、半導体素子60における対応する各辺60aの延
在方向である。また、基板10の表面には、電源用端子
85が半導体素子60を包囲するように枠状に配置さ
れ、この電源用端子85の内側には、接地用端子87が
半導体素子60を包囲するように枠状に配置されてい
る。
体素子60の中央部分を包囲するように、各辺60aに
沿って延在する枠状の接地用電極187が配置されてい
る。また、接地用電極187の内側には、半導体素子6
0の中央部分を包囲するように、各辺60aに沿って延
在する枠状の電源用電極185が配置されている。ま
た、電源用電極185の内側には、半導体素子60の各
辺60aの延在方向に千鳥状に複数の信号用電極18
3,181が整列配置されている。
87と接地用電極187、電源用端子85と電源用電極
185、第2列の信号用端子83と第2列の信号用電極
183、第1列の信号用端子81と第1列の信号用電極
181をそれぞれ金属細線90を用いて電気的に接続し
ている。図3(b)から明確なように、このような接続
は、基板10において最も中央部分に近い位置に配置さ
れた接地用端子87が、半導体素子60の主表面におい
て最も外側に配置された接地用電極187と接続される
こととなる。また、基板10において接地用端子87の
次に中央部分に近い位置に配置された電源用端子85
が、半導体素子60の主表面において接地用電極187
の次に外側に配置された電源用電極185と接続される
こととなる。また、基板10において電源用端子85の
次に中央部分に近い位置に配置された信号用端子83
が、半導体素子60の主表面において電源用電極185
の次に外側に配置された信号用電極183と接続される
こととなる。そして、基板10において最も中央部分か
ら遠い位置に配置された信号用端子81が、半導体素子
60の主表面において最も内側に配置された信号用電極
181と接続されることとなる。
に、接地用電極181と電源用電極183との配置を、
他の信号用電極185,187とは別の列に配置するよ
うにしたので、金属細線90同士での干渉を低減するこ
とができる。つまり、図3(b)からも分かるように、
金属細線90は、その端子と電極とが役割に応じて配置
されているので、金属細線の高さ等を充分異ならせるこ
とが実現でき、干渉が起こることが低減されている。よ
り干渉が起こることを低減するためには、半導体素子6
0の最も外周側に位置した接地用電極187に接続され
る金属細線の高さを最も低くし、電源用電極185、第
2列の信号用電極183、第1列の信号用電極181の
順にこれらに接続される金属細線の高さが高くなるよう
にすればよい。
5との配置を、他の信号用電極181,183とは別の
列に配置しているので、信号用電極181,183をよ
り多く配置することができる。また、接地用電極187
と電源用電極185とを枠形状としているので、接地用
電極187や電源用電極185には配置や、金属細線と
の接続箇所や接続数の制限がなく、接続において充分余
裕のなる任意の部分にて接地用電極187と接地用端子
87、電源用電極185と電源用端子85との金属細線
による電気的な接続をとることができる。
ように、基板10に内蔵された各中間層に設けられた配
線95を用いて、複数のボール電極40と各端子81,
83,85,87がそれぞれ対応付けられて電気的に接
続されている。図3(b)としては、例として、接地用
端子87及び信号用端子85に対する配線95を示して
いる。なお、図3(b)においては、断面図で示してい
るため、接地用端子87に対する配線95と信号用端子
85に対する配線95とが短絡しているように見える
が、平面的に見ればこれらは独立したものとなり、電気
的に短絡しないものである。
0による電気的な接続が行われた場合に対応する平面図
を示す。
数の金属細線90dにて接地用端子87と電気的に接続
している。1本の金属細線90dで接地用電極187と
接地用端子87とを電気的に接続するようにしてもよい
が、複数の金属細線90dで接続するようにしているの
は、金属細線90dにおけるインダクタンスの影響をよ
り少なくする等によりノイズの影響を低減したりでき、
また、不測の断線等にも集積された電子回路の動作を充
分補償できる等、接地部分の強化ができるからである。
90cにて電源用端子85と電気的に接続している。1
本の金属細線90cで電源用電極185と電源用端子8
5とを電気的に接続するようにしてもよいが、複数の金
属細線90cで接続するようにしているのは、金属細線
90cにおけるインダクタンスの影響をより少なくする
等によりノイズの影響を低減したりでき、また、不測の
断線等にも集積された電子回路の動作を充分補償できる
等、電源部分の強化ができるからである。
線90bにて、それぞれ対応する第2列の信号用端子8
3と電気的に接続し、第1列の信号用電極181は金属
細線90aにて、それぞれ対応する第1列の信号用端子
81と電気的に接続している。なお、金属細線間での干
渉等の問題が生じないのであれば、第2列の信号用電極
183と第1列の信号用端子81とを金属細線にて電気
的に接続してもよく、第1列の信号用電極181と第2
列の信号用端子83とを金属細線にて電気的に接続して
もよい。
87を図3のように配置するには次のようにすればよ
い。つまり、半導体素子60に集積された電子回路の各
トランジスタ等の回路素子における電源電圧供給部分を
半導体素子内の配線により共通化しておき、半導体素子
に集積された電子回路上に設けられた絶縁膜や保護膜に
形成したスルーホールを介して半導体素子60の主表面
に設けられた電源用電極185と電気的に接続させれば
よい。同様に、半導体素子60に集積された電子回路の
各トランジスタ等の回路素子における接地電圧供給部分
を半導体素子内の配線により共通化しておき、半導体素
子に集積された電子回路上に設けられた絶縁膜や保護膜
に形成したスルーホールを介して半導体素子60の主表
面に設けられた接地用電極187と電気的に接続させれ
ばよい。このようにすれば、半導体素子60に集積され
た電子回路の配置等に対する制約はほとんどなく、本発
明を実現することが可能となる。
おける半導体素子や半導体装置を用いることにより、電
極や端子の配置の自由度を向上することができる。ま
た、半導体素子としてのサイズを大きくすることなく、
信号用の電極の数を増加することも可能となるので、多
ピン化に充分対応することができる。
187と電源用電極185とをともに信号用電極18
1,183の整列部分とは別の列として配置したが、い
ずれか一方を信号用電極181,183の整列部分とは
別の列として配置するものであっても、上記のように、
電極や端子の自由度を向上することや多ピン化へ対応す
る効果は得られる。ただし、接地用電極187と電源用
電極185とをともに信号用電極181,183の整列
部分とは別に配置した方が、より効果的である。
を図面を用いて説明する。図5は、本発明の第2の実施
の形態における半導体装置の一部拡大図である。図5
(a)は第1の実施の形態における図3(a)に対応す
る平面拡大図であり、図5(b)は第1の実施の形態に
おける図3(b)に対応する側面拡大図である。図5に
おいて、図3と同様な構成要素には同じ符号を付して説
明の重複を避けることとする。また、図5においては、
配線95を省略して示しているが、配線95については
図3と同様である。
うに、同一列に電源用電極285と接地用電極287と
が整列配置されている。より詳細には、複数の電源用電
極285と複数の接地用電極287とが交互に同一列に
配置されている。この複数の電源用電極285と複数の
接地用電極287とが、半導体素子60の中央部分を取
り囲むように、半導体素子60の各辺に沿って配置され
ている。図5(b)に示すように、複数の電源用電極2
85はいずれも金属細線90にて基板10の電源用端子
85と電気的に接続されている。また、複数の接地用電
極287はいずれも金属細線90にて基板10の接地用
端子87と電気的に接続されている。図5における第2
の実施の形態の半導体装置のその他の構成は、図3にお
ける構成と同様である。
0による電気的な接続が行われた場合に対応する平面拡
大図である。
5それぞれは複数の金属細線90cにて電源用端子85
と電気的に接続されている。1本の金属細線90cで1
つの電源用電極285と電源用端子85とを電気的に接
続するようにしてもよいが、1つの電源用電極285に
対して複数の金属細線90cで接続するようにしている
のは、金属細線90cにおけるインダクタンスの影響を
より少なくする等によりノイズの影響を低減したりで
き、また、不測の断線等にも集積された電子回路の動作
を充分補償できる等、電源部分の強化ができるからであ
る。
複数の金属細線90dにて接地用端子87と電気的に接
続されている。1本の金属細線90dで1つの接地用電
極287と接地用端子87とを電気的に接続するように
してもよいが、1つの接地用電極287に対して複数の
金属細線90dで接続するようにしているのは、金属細
線90dにおけるインダクタンスの影響をより少なくす
る等によりノイズの影響を低減したりでき、また、不測
の断線等にも集積された電子回路の動作を充分補償でき
る等、接地部分の強化ができるからである。
れが第1の実施の形態と同様に半導体素子に集積された
電子回路上に設けられた絶縁膜や保護膜に形成したスル
ーホール等により、半導体素子60に集積された回路素
子の電源供給部分と電気的に接続されている。半導体素
子60内の配線領域に余裕があれば、電源用電極285
間を電気的に接続するようにしてもよい。このようにす
れば、信号用電極181,183と信号用端子81,8
3との金属細線90による電気的な接続により、いくつ
かの電源用電極285と電源用端子85との電気的接続
のための金属細線90の配置領域が確保されず、金属細
線の干渉を生じかねない場合に、このような電源用電極
285と電源用端子85との電気的接続を行わないよう
にすることが可能である。なお、複数の電源用電極28
5間が電気的に接続されておらず、各電源用電極285
がそれぞれ任意の回路素子の電源供給部分と接続される
ようになっている場合には、これら電源用電極285間
を接続するための配線やその領域を用いないので、半導
体素子60における集積される電子回路の配置の自由度
が高い。また、接地用電極287においても上記と同様
なことが言える。
導体素子及び半導体装置によれば、第1の実施の形態と
同様な効果を得ることができる。
用電極285と接地用電極287とを同一列に配置する
ようにしたので、電源用電極185と接地用電極187
とをそれぞれ別の列に配置している第1の実施の形態に
比べて、半導体素子60のサイズをより縮小化すること
ができる。
を図面を用いて説明する。図7は、本発明の第3の実施
の形態における半導体装置の一部拡大図である。図7
(a)は第1の実施の形態における図3(a)に対応す
る平面拡大図であり、図7(b)は第1の実施の形態に
おける図3(b)に対応する側面拡大図である。図7に
おいて、図3と同様な構成要素には同じ符号を付して説
明の重複を避けることとする。また、図7においては、
配線95を省略して示しているが、配線95については
図3と同様である。
に、半導体素子60の主表面の中央部分に配置された、
半導体素子60と同様な形状、つまり、矩形状の接地用
電極387と、この接地用電極387を包囲するように
配置された枠状の電源用電極385とを有するものであ
る。図7におけるその他の構成要素は図3と同様であ
る。
385は電源用電極185と金属細線390により電気
的に接続され、接地用電極387は接地用電極187と
金属細線390により電気的に接続されている。
素子60の平面図である。なお、図8においては、信号
用電極181,183は省略して示している。
と電源用電極185とは、第1の実施の形態と同様に、
枠状になっている。さらに、電源用電極385が、半導
体素子60の主表面の中央部分を包囲するような枠状に
なっている。接地用電源387は、電源用電極385に
包囲され、半導体素子60の中央部分を覆うような矩形
状になっている。
0による電気的な接続が行われた場合に対応する平面拡
大図である。
数の金属細線390aにより電気的に接続されている。
1本の金属細線390aで電源用電極385と電源用電
極185とを電気的に接続するようにしてもよいが、電
源用電極385に対して複数の金属細線390aで接続
するようにしているのは、金属細線390aにおけるイ
ンダクタンスの影響をより少なくする等によりノイズの
影響を低減したりでき、また、不測の断線等にも集積さ
れた電子回路の動作を充分補償できる等、電源部分の強
化ができるからである。
数の金属細線390bにより電気的に接続されている。
1本の金属細線390bで接地用電極387と接地用電
極187とを電気的に接続するようにしてもよいが、接
地用電極387に対して複数の金属細線390bで接続
するようにしているのは、金属細線390bにおけるイ
ンダクタンスの影響をより少なくする等によりノイズの
影響を低減したりでき、また、不測の断線等にも集積さ
れた電子回路の動作を充分補償できる等、電源部分の強
化ができるからである。
7のように配置するには次のようにすればよい。つま
り、半導体素子60に集積された電子回路の各トランジ
スタ等の回路素子における電源電圧供給部分を半導体素
子内の配線により共通化しておき、半導体素子に集積さ
れた電子回路上に設けられた絶縁膜や保護膜に形成した
スルーホールを介して半導体素子60の主表面に設けら
れた電源用電極385と電気的に接続させればよい。同
様に、半導体素子60に集積された電子回路の各トラン
ジスタ等の回路素子における接地電圧供給部分を半導体
素子内の配線により共通化しておき、半導体素子に集積
された電子回路上に設けられた絶縁膜や保護膜に形成し
たスルーホールを介して半導体素子60の主表面に設け
られた接地用電極387と電気的に接続させればよい。
このようにすれば、半導体素子60に集積された電子回
路の配置等に対する制約はほとんどなく、本発明を実現
することが可能となる。
bとの干渉が起こることを低減するためには、半導体素
子60の外周側に位置した接地用電極187と接地用電
極387とに接続される金属細線390bの高さを高く
し、電源用電極185と電源用電極385とに接続され
る金属細線390aの高さが低くなるようにすればよ
い。
導体素子及び半導体装置によれば、第1の実施の形態と
同様な効果を得ることができる。
体素子60に集積された電子回路を構成するトランジス
タ等の回路素子に対して、半導体素子60の中央部分及
びその近傍領域に配置された回路素子における電源電圧
が供給される部分を共通化して、電源用電極385と電
気的に接続することができ、それ以外の領域に配置され
た回路素子における電源電圧が供給される部分を共通化
して、電源用電極185と電気的に接続することができ
る。同様に、半導体素子60の中央部分及びその近傍領
域に配置された回路素子における接地電圧が供給される
部分を共通化して、接地用電極387と電気的に接続す
ることができ、それ以外の領域に配置された回路素子に
おける接地電圧が供給される部分を共通化して、接地用
電極187と電気的に接続することができる。
の配線を引き回して、電源用電極185あるいは接地用
電極187へ接続するようにすることに比べて、配線の
引き回し、特に、半導体素子60の中央部分及びその近
傍領域に配置された回路素子に対して、電源電圧供給の
ためあるいは接地電圧供給のための配線の引き回しが少
なくなる。この結果、第1の実施の形態に比べて、半導
体素子60内での電子回路や配線に対する配置の自由度
を向上されることができ、また、低インダクタンス化が
可能となり、半導体素子内における電源電圧や接地電圧
をより安定化することができる。
についてを、図面を用いて詳細に説明したが、本発明は
上記のものに限定されず、種々の変更が可能である。
導体素子60に設けられる信号用電極や基板10に設け
られる信号用端子を千鳥状に配置するようにしている
が、これに限定されるものではなく、信号用電極と信号
用端子の一方あるいは両方を、半導体素子60の各辺に
沿って一列に整列配置するようにしてもよい。
10を平面状のもので、各端子を同一平面に配置するも
のとして説明したが、これに限定されるものではなく、
2段以上の多段構造のものを用いてもよい。この場合、
多段により構成された基板の凹部内に半導体素子60を
配置し、各段に、接地用端子、電源用端子、信号用端子
をそれぞれ配置すればよい。このようにすると、金属細
線間での干渉や金属細線によるインダクタンスがより低
減される。
れば、実施の形態の説明に用いた上面樹脂封止構造以外
の構造、例えば、半導体装置の多ピン化、高放熱化によ
り好適なCavity Down構造のものにも本発明
を十分適用可能である。
10を用いて説明する。図10は、本発明の第1の実施
の形態を適用した半導体装置の断面図である。なお、図
10において、先に説明した実施の形態における構成要
素と同様な構成については同じ符号を付している。
wn構造の半導体装置は、基板10にザグリ部(孔)4
50が設けられている。このザグリ部450は、基板1
0において、基板10の略中央部分を含む領域に設けら
れている。第1の実施の形態で示した電極配置を有する
半導体素子60はザグリ部450内にて、接着材70に
より基板10に固着されている。基板10のザグリ部4
50周辺には、各実施の形態で示した配置の端子81,
83,85,87が設けられている。これらの端子と半
導体素子60の電極とは、金属細線90にてそれぞれ電
気的に接続されている。この接続は、各実施の形態で説
明したのと同様に、接地用端子87と接地用電極187
が、電源用端子85と電源用電極185が、第2列の信
号用端子83と第2列の信号用電極183が、第1列の
信号用端子81と第1列の信号用電極181が、それぞ
れ接続されるようになっている。
れる側の表面における、端子より外周側の領域には、接
続用パッド30が複数配置されている。この接続用パッ
ド30上には、それぞれボール電極40が設けられてい
る。各接続用パッド30と各端子81,83,85,8
7とは、対応するもの同士がそれぞれ基板10内の内部
配線95を介して電気的に接続されている。
の半導体素子60が配置される側の表面に複数配置され
た構造であるCavity Down構造の半導体装置
においても本発明は適用可能である。
態を適用したものを例に説明したが、第2の実施の形態
や第3の実施の形態の発明をCavity Down構
造の半導体装置に適用することも可能である。
置として、半導体素子60の主表面、と、金属細線90
と、端子81,83,85,87とを覆うように樹脂に
て封止するものを例としたが、樹脂封止しないものでも
よいし、樹脂封止する代わりに、半導体素子60の主表
面、と、金属細線90と、端子81,83,85,87
とを蓋体にて覆い、金属細線90等を外部と遮断するよ
うにしてもよい。金属細線90の状態を安定に維持する
ことや不測の短絡を防止することを考慮すれば、樹脂封
止するものや蓋体を設けるものが望ましい。放熱性やコ
ストの面からより安価にすることを考慮すれば、樹脂に
て封止したりせずまた、蓋体を設けたりしない方が望ま
しい。
は、電源用電極185や接地用電極187、及び電源用
電極385をそれぞれ枠状としているが、必ずしも、完
全に閉鎖された枠状でなく、一部開放部分を有するもの
であってもよい。また、接地用電極387を矩形状とし
ているが、これも一部開放部分を有するあるいは完全に
閉鎖された枠状にしてもよい。
表面に設けられる電源用電極や接地用電極を、基板にお
ける端子の配置に対応させて、半導体素子の各辺と信号
用電極との間に配置することや、基板における電源用端
子や接地用端子に対応させ、電源用端子や接地用端子と
の金属細線による電気的な接続をとるための作業性を高
めるため、信号用電極の長さ(信号用電極が整列される
方向の長さ)より、電源用端子や接地用端子の長さを長
くしておくことが重要である。
用電極285と接地用電極287を複数個としている
が、これは電源用電極285と接地用電極287とをそ
れぞれ少なくとも2個以上であればよい。つまり、半導
体素子60の各角部分からその角を構成する辺の略中央
部分まで延在する位置に対して、それぞれ電源用電極2
85と接地用電極287とを交互に配置すればよい。
は、基板10における電源用端子85が接地用端子87
より半導体素子60から遠い位置に配置されていたた
め、電源用電極185の外周側に接地用電極187を設
けたが、基板10における電源用端子85が接地用端子
87より半導体素子60から近い位置に配置されていた
場合には、接地用電極187の外周側に電源用電源18
5を設けるようにしてもよい。
子60を基板10に固着するのに、絶縁性の接着材70
を用いていたが、導電性の接着材を用いてもよい。この
場合、基板10に設けられる接地用端子87と半導体素
子60とが導電性の接着材を介して電気的に接続される
ようにすれば、半導体素子60の基板電位を接地電圧と
することが容易に実現できる。
ではなく、半導体素子60よりも大きなサイズの矩形状
としたり、あるいは枠状の対向する辺間や対角部分を結
ぶ部分を有するようなメッシュ状として、半導体素子6
0の裏面側まで延在するようにし、この接地用端子87
上に接着材を介して、半導体素子60を基板10に固着
するようにしてもよい。このようにすれば、製造工程が
増加することなく、半導体素子60を安定して基板10
に固着することができ、より確実かつ容易に、半導体素
子60の基板電位を接地に固定することができる。
面側まで延在するようにし、この接地用端子87上に接
着材を介して、半導体素子60を基板10に固着する場
合、端子間の不必要な電気的な短絡を生じさせないため
に、導電性の接着材が、接地用端子87の近傍に配置さ
れた電源用端子85や信号用端子81,83まで延在し
ないように配慮する必要がある。このため、例えば、接
地用端子87上には、半導体素子60を取り囲むような
壁を設けることが好ましい。このような壁を設けること
で、導電性の接着材が、電源用端子85や信号用端子8
1,83まで流れでていくことを防止することができ
る。
体装置においては、金属細線の断線や不測の短絡等を考
慮すれば、接続された金属細線90の高さを、接続用パ
ッド30の高さにボール電極40の高さを加算したもの
より低くなるようにした方がよい。また、半導体素子6
0の主表面と、金属細線90と、端子81,83,8
5,87とを覆うように樹脂にて封止あるいは蓋体にて
外部と遮断するようにしてもよい。この際、平坦なプリ
ント基板への実装を考慮すると、ボール電極40の接続
を確実に行えるようにするため、封止樹脂あるいは蓋体
の高さを、接続用パッド30の高さにボール電極40の
高さを加算したものより低くなるようにした方がよい。
半導体装置によれば、電極配置の自由度を向上すること
ができる。
によれば、さらなる多ピン化に適用可能とすることがで
きる。
る。
の側断面図である。
(a)は、 a部分をZ方向から見た平面拡大図であり、
図3(b)は、図2と同様な方向から見た側面拡大図で
ある。
による電気的な接続が行われた場合に対応する平面拡大
図を示す。
の図であり、図5(a)は平面拡大図であり、図5
(b)は側面拡大図である。
接続が行われた場合に対応する平面拡大図を示す。
の図であり、図7(a)は平面拡大図であり、図7
(b)は側面拡大図である。
の平面図である。
接続が行われた場合に対応する平面拡大図を示す。
面図である。
Claims (8)
- 【請求項1】 主表面に、信号の入力あるいは出力に用
いられる複数の信号用電極が、前記主表面における辺に
沿って整列配置された半導体素子において、 前記主表面における前記辺と複数の信号用電極との間
に、該信号用電極の配列方向の長さより長い電源用ある
いは接地用電極が配置されていることを特徴とする半導
体素子。 - 【請求項2】 前記電源用電極と前記接地用電極とがと
もに、前記辺と複数の信号用電極との間にて前記信号用
電極を取り囲むように配置され、かつ前記電源用電極と
前記接地用電極とのいずれか一方が他方を取り囲むよう
に配置されていることを特徴とする請求項1記載の半導
体素子。 - 【請求項3】 前記電源用電極と前記接地用電極とはそ
れぞれ複数個あり、該複数の電源用電極と該複数の接地
用電極とがともに、前記辺と前記複数の信号用電極との
間にて前記信号用電極を取り囲むように、同列に交互に
配置されていることを特徴とする請求項1記載の半導体
素子。 - 【請求項4】 前記電源用電極と前記接地用電極とのう
ち、他方を取り囲むように配置された一方と電気的に接
続される電極を、前記主表面の略中央部分を覆うように
配置し、前記他方に相当する電極と電気的に接続される
電極を、前記主表面の略中央部分を覆うように配置され
た電極を取り囲むように配置したことを特徴とする請求
項2記載の半導体素子。 - 【請求項5】 半導体素子の配置領域周辺に設けられた
前記複数の信号用端子並びに該信号用端子より前記半導
体素子の配置領域の近傍に設けられた略枠形状の電源用
あるいは接地用端子を有する基板と、主表面に、金属細
線にて前記信号端子と電気的に接続される複数の信号用
電極が、前記主表面における辺に沿って整列配置された
半導体素子とを有する半導体装置において、 前記半導体素子の前記主表面における前記辺と複数の信
号用電極との間に、前記電源用あるいは前記接地用端子
と金属細線にて電気的に接続され、該信号用電極の配列
方向の長さより長い電源用あるいは接地用電極が配置さ
れていることを特徴とする半導体装置。 - 【請求項6】 前記電源用電極と前記接地用電極とがと
もに、前記辺と複数の信号用電極との間にて前記信号用
電極を取り囲むように配置され、かつ前記電源用電極と
前記接地用電極とのいずれか一方が他方を取り囲むよう
に配置されていることを特徴とする請求項5記載の半導
体装置。 - 【請求項7】 前記電源用電極と前記接地用電極とはそ
れぞれ複数個あり、該複数の電源用電極と該複数の前記
接地用電極とがともに、前記辺と前記複数の信号用電極
との間にて前記信号用電極を取り囲むように、同列に交
互に配置されていることを特徴とする請求項5記載の半
導体装置。 - 【請求項8】 前記電源用電極と前記接地用電極とのう
ち、他方を取り囲むように配置された一方と電気的に接
続される電極を、前記主表面の略中央部分を覆うように
配置し、前記他方に相当する電極と電気的に接続される
電極を、前記主表面の略中央部分を覆うように配置され
た電極を取り囲むように配置したことを特徴とする請求
項6記載の半導体装置。
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US (1) | US6534879B2 (ja) |
JP (1) | JP4071914B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7211903B2 (en) | 2003-12-26 | 2007-05-01 | Renesas Technology Corp. | Semiconductor device and manufacturing method of them |
JP2010010492A (ja) * | 2008-06-27 | 2010-01-14 | Sony Corp | 半導体装置および半導体集積回路 |
JP2012230986A (ja) * | 2011-04-26 | 2012-11-22 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000100814A (ja) * | 1998-09-18 | 2000-04-07 | Hitachi Ltd | 半導体装置 |
TW575949B (en) * | 2001-02-06 | 2004-02-11 | Hitachi Ltd | Mixed integrated circuit device, its manufacturing method and electronic apparatus |
US6573592B2 (en) | 2001-08-21 | 2003-06-03 | Micron Technology, Inc. | Semiconductor die packages with standard ball grid array footprint and method for assembling the same |
US6476506B1 (en) * | 2001-09-28 | 2002-11-05 | Motorola, Inc. | Packaged semiconductor with multiple rows of bond pads and method therefor |
TW510035B (en) * | 2001-11-22 | 2002-11-11 | Silicon Integrated Sys Corp | Packaging device for integrated circuit and the manufacturing method thereof |
TW533517B (en) * | 2002-02-26 | 2003-05-21 | Silicon Integrated Sys Corp | Substrate for semiconductor package |
US7055122B1 (en) * | 2002-04-05 | 2006-05-30 | Cisco Technology, Inc. | Method for automatically connecting top side conductors with bottom side conductors of an integrated circuit package |
US6976236B1 (en) | 2002-04-05 | 2005-12-13 | Procket Networks, Inc. | Method for automatically routing connections between top side conductors and bottom side conductors of an integrated circuit package |
JP2003338519A (ja) * | 2002-05-21 | 2003-11-28 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP3908146B2 (ja) * | 2002-10-28 | 2007-04-25 | シャープ株式会社 | 半導体装置及び積層型半導体装置 |
JP3908148B2 (ja) * | 2002-10-28 | 2007-04-25 | シャープ株式会社 | 積層型半導体装置 |
US7183786B2 (en) * | 2003-03-04 | 2007-02-27 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Modifying a semiconductor device to provide electrical parameter monitoring |
US20040178498A1 (en) * | 2003-03-10 | 2004-09-16 | Low Qwai H. | Wire bonding to full array bonding pads on active circuitry |
US6812580B1 (en) * | 2003-06-09 | 2004-11-02 | Freescale Semiconductor, Inc. | Semiconductor package having optimized wire bond positioning |
US20040251532A1 (en) * | 2003-06-10 | 2004-12-16 | Potter Chien | Chip package structure |
US20050073805A1 (en) * | 2003-09-19 | 2005-04-07 | Brent Stone | Integrated circuit package |
TWI233188B (en) * | 2003-10-07 | 2005-05-21 | United Microelectronics Corp | Quad flat no-lead package structure and manufacturing method thereof |
JP4379307B2 (ja) * | 2004-01-09 | 2009-12-09 | セイコーエプソン株式会社 | 電子部品及び電子機器 |
JP4533173B2 (ja) * | 2004-02-24 | 2010-09-01 | キヤノン株式会社 | 半導体集積回路装置 |
US7086148B2 (en) * | 2004-02-25 | 2006-08-08 | Agere Systems Inc. | Methods and apparatus for wire bonding with wire length adjustment in an integrated circuit |
US20050230850A1 (en) * | 2004-04-20 | 2005-10-20 | Taggart Brian C | Microelectronic assembly having a redistribution conductor over a microelectronic die |
JP4245578B2 (ja) * | 2004-05-31 | 2009-03-25 | パナソニック株式会社 | 半導体装置 |
CN100419982C (zh) * | 2004-05-31 | 2008-09-17 | 松下电器产业株式会社 | 半导体装置 |
US20050285281A1 (en) * | 2004-06-29 | 2005-12-29 | Simmons Asher L | Pad-limited integrated circuit |
JP2006229186A (ja) * | 2005-01-18 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
US20070145607A1 (en) * | 2005-12-28 | 2007-06-28 | Mathew Ranjan J | System to wirebond power signals to flip-chip core |
US20070187808A1 (en) * | 2006-02-16 | 2007-08-16 | Easic Corporation | Customizable power and ground pins |
JP2007266329A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 回路基板及びそれを有する電子装置 |
KR100780966B1 (ko) * | 2006-12-07 | 2007-12-03 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
US8922028B2 (en) * | 2007-02-13 | 2014-12-30 | Advanced Semiconductor Engineering, Inc. | Semiconductor package |
TWI333689B (en) * | 2007-02-13 | 2010-11-21 | Advanced Semiconductor Eng | Semiconductor package |
JP5467959B2 (ja) * | 2010-07-21 | 2014-04-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8549257B2 (en) * | 2011-01-10 | 2013-10-01 | Arm Limited | Area efficient arrangement of interface devices within an integrated circuit |
JP5968713B2 (ja) | 2012-07-30 | 2016-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8558398B1 (en) * | 2012-10-22 | 2013-10-15 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Bond wire arrangement for minimizing crosstalk |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152489A (ja) * | 1991-11-28 | 1993-06-18 | Kyocera Corp | 半導体素子収納用パツケージ |
US5155065A (en) * | 1992-03-16 | 1992-10-13 | Motorola, Inc. | Universal pad pitch layout |
JP3228583B2 (ja) * | 1992-03-31 | 2001-11-12 | 株式会社東芝 | 半導体集積回路装置 |
JPH11186432A (ja) * | 1997-12-25 | 1999-07-09 | Canon Inc | 半導体パッケージ及びその製造方法 |
US6242814B1 (en) * | 1998-07-31 | 2001-06-05 | Lsi Logic Corporation | Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly |
-
2000
- 2000-02-25 JP JP2000049717A patent/JP4071914B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-22 US US09/789,610 patent/US6534879B2/en not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7211903B2 (en) | 2003-12-26 | 2007-05-01 | Renesas Technology Corp. | Semiconductor device and manufacturing method of them |
US7323788B2 (en) | 2003-12-26 | 2008-01-29 | Renesas Technology Corp. | Semiconductor device and manufacturing method of them |
JP2010010492A (ja) * | 2008-06-27 | 2010-01-14 | Sony Corp | 半導体装置および半導体集積回路 |
US8018035B2 (en) | 2008-06-27 | 2011-09-13 | Sony Corporation | Semiconductor device and semiconductor integrated circuit |
JP2012230986A (ja) * | 2011-04-26 | 2012-11-22 | Renesas Electronics Corp | 半導体装置 |
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