JP2012230986A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2012230986A JP2012230986A JP2011097777A JP2011097777A JP2012230986A JP 2012230986 A JP2012230986 A JP 2012230986A JP 2011097777 A JP2011097777 A JP 2011097777A JP 2011097777 A JP2011097777 A JP 2011097777A JP 2012230986 A JP2012230986 A JP 2012230986A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- terminal group
- power supply
- pad
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】半導体チップ10における最外周のリング状領域に、電源用パッド11およびグラウンド用パッド12を集める。半導体チップを実装するパッケージ基板における、半導体チップを囲む最内周のリング状領域に、電源用端子21およびグラウンド用端子22を集める。こうすることで、半導体装置全体としてのサイズおよび製造コストを縮小することが可能となる。
【選択図】図2A
Description
図2Aは、本発明の第1の実施形態による半導体装置の全体的な構成を概略的に示す平面図である。図2Bは、本発明の第1の実施形態による半導体装置の全体的な構成を概略的に示す正面図である。図2Aおよび図2Bの半導体装置の構成要素について説明する。図2Aおよび図2Bの半導体装置は、半導体チップ10と、パッケージ基板20と、ボンディングワイヤ30とを具備している。半導体チップ10は、電源用パッド11と、グラウンド用パッド12と、信号用パッド13、14とを具備している。パッケージ基板20は、電源用端子21と、グラウンド用端子22と、信号用端子23、24と、積層基板26と、BGA(Ball Grid Array:ボールグリッドアレイ)27とを具備している。なお、積層基板26は、一般的な場合と同様に、導体層、絶縁層、コンタクトホール、などを具備するものとするが、ここでは特に図示しない。また、積層基板26の表面において、半導体チップ10が実装されている面積においても、導体パターンによる回路が形成されていても構わないが、ここでは図示しない。
図7は、本発明の第2の実施形態による半導体装置の構成を部分的に示す平面図である。図7に示した本実施形態による半導体装置は、図3に示した本発明の第1の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、パッケージ基板20における電源用端子21を、半導体チップにおける電源用パッド11毎に1つずつ設ける。同様に、パッケージ基板20におけるグラウンド用端子22を、半導体チップにおけるグラウンド用パッド12毎に1つずつ設ける。
図8は、本発明の第3の実施形態による半導体装置の構成を部分的に示す平面図である。図8に示した本実施形態による半導体装置は、図7に示した本発明の第2の実施系板による半導体装置に、以下の変更を加えたものに等しい。すなわち、半導体チップ10における最外周のリング状領域に信号用パッド13を設け、パッケージ基板20における最内周のリング状領域に信号用端子23を設ける。
図9は、本発明の第4の実施形態による半導体装置の構成を部分的に示す平面図である。図9に示した本実施形態による半導体装置は、図7に示した本発明の第2の実施系板による半導体装置に、以下の変更を加えたものに等しい。すなわち、半導体チップ10における最内周のリング状領域にグラウンド用パッド12を設け、パッケージ基板20における最外周のリング状領域にグラウンド用端子22を設ける。
11 電源用パッド
12 グラウンド用パッド
13〜15 信号用パッド
20 パッケージ基板
21 電源用端子、共通電源用端子
22 グラウンド用端子、共通グラウンド用端子
23〜25 信号用端子
26 積層基板
27 BGA
30 ボンディングワイヤ
110 半導体チップ
112 パッケージ基板
120 パッド
120a ボンディングワイヤ
121 最外列ボンディングパッド
121a 第1ボンディングワイヤ
122 外列ボンディングパッド
122a 第2ボンディングワイヤ
123 内列ボンディングパッド
123a 第3ボンディングワイヤ
124 最内列ボンディングパッド
124a 第4ボンディングワイヤ
130 グラウンド用リング状端子
140 電源用リング状端子
160 信号用端子
Claims (14)
- 電源用パッド、グラウンド用パッドおよび信号用パッドを有する半導体チップと、
前記半導体チップを実装するパッケージ基板と
を具備し、
前記パッケージ基板は、
前記半導体チップの周囲における最内周のリング状領域に配列された第1の端子群と、
前記半導体チップの周囲に、かつ、前記最内周のリング状領域の外側に配列された第2の端子群と
を具備し、
前記第1の端子群は、
前記電源用パッドにボンディングワイヤを介して接続された電源用端子群と、
前記グラウンド用パッドにボンディングワイヤを介して接続されたグラウンド用端子群と
を具備し、
前記第2の端子群は、
前記信号用パッドにボンディングワイヤを介して接続された信号用端子群
を具備する
半導体装置。 - 請求項1に記載の半導体装置において、
前記電源用端子群は、
複数の前記電源用パッドに共通接続された共通電源用端子
を具備し、
前記グラウンド用端子群は、
複数の前記グラウンド用パッドに共通接続された共通グラウンド用端子
を具備する
半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1の端子群は、
前記信号用パッドにボンディングワイヤを介して接続された信号用端子
をさらに具備する
半導体装置。 - 請求項1〜3のいずれかに記載の半導体装置において、
前記第2の端子群は、
前記グラウンド用パッドにボンディングワイヤを介して接続されたシールド用端子
をさらに具備する
半導体装置。 - 請求項1〜4のいずれかに記載の半導体装置において、
前記電源用端子群と、前記グラウンド用端子群は、前記最内周のリング状領域において交互に配列されている
半導体装置。 - 請求項1〜5のいずれかに記載の半導体装置において、
前記半導体チップは、
前記半導体チップの表面における最外周のリング状領域に配列された第1のパッド群と、
前記半導体チップの表面における、前記最外周のリング状領域より内側の領域に配列された第2のパッド群と
を具備し、
前記第1のパッド群は、
前記電源用パッド群と、
前記グラウンド用パッド群と
を具備し、
前記第2のパッド群は、
前記信号用パッド群
を具備する
半導体装置。 - 請求項1〜6のいずれかに記載の半導体装置において、
前記パッケージ基板は、
前記電源用端子群、前記グラウンド用端子群および前記信号用端子群に電気的に接続されたボールグリッドアレイ
をさらに具備する
半導体装置。 - 複数の電源パッド、複数のグランドパッドを有する半導体チップと、
前記半導体チップを搭載するパッケージ基板と、
前記パッケージ基板の一辺と前記半導体チップの間に存在する前記パッケージ基板上の領域において、所定の方向に沿って並ぶ複数の端子である第1端子グループと、
前記パッケージ基板の前記一辺と前記第1端子グループの間に存在する前記パッケージ基板上の領域において、所定の方向に沿って並ぶ複数の端子である第2端子グループと、
少なくとも前記第1グループの端子のそれぞれと前記電源パッド及び前記グランドパッドのそれぞれを接続するボンディングワイヤと、
を有し、
前記第1端子グループでは、前記ボンディングワイヤを介して前記電源パッドに接続されている複数の端子により構成される電源端子グループと、前記ボンディングワイヤを介して前記グランドパッドに接続されている複数の端子から構成されるグランド端子グループと、が交互に並んでいることを特徴とする半導体装置。 - 前記半導体チップは前記電源パッドのそれぞれ、及び前記グランドパッドのそれぞれとは異なる、複数の信号パッドを有し、
前記第2端子グループは、前記ボンディングワイヤを介して前記信号パッドに接続されている複数の端子により構成される信号端子グループを含むことを特徴とする請求項8に記載の半導体装置。 - 前記電源端子グループの端子のそれぞれ、および前記グランド端子グループの端子のそれぞれは、前記前記信号端子グループの端子のそれぞれより、前記ボンディングワイヤがボンディングされる面の面積が大きいことを特徴とする請求項9に記載の半導体装置。
- 前記電源端子グループの一の端子に、複数のボンディングワイヤがボンディングされていることを特徴とする請求項10に記載の半導体装置。
- 前記グランド端子グループの一の端子に、複数のボンディングワイヤがボンディングされていることを特徴とする請求項10に記載の半導体装置。
- 前記電源端子グループと前記グラント端子グループの間に、前記ボンディングワイヤを介して前記信号パッドに接続された少なくとも一つ端子が存在することを特徴とする請求項8に記載の半導体装置。
- 前記第2端子グループ内に、前記ボンディングワイヤを介して前記グランドパッドに接続された少なくとも一つの端子が存在することを特徴とする請求項9に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011097777A JP5848517B2 (ja) | 2011-04-26 | 2011-04-26 | 半導体装置 |
US13/452,799 US20120273972A1 (en) | 2011-04-26 | 2012-04-20 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011097777A JP5848517B2 (ja) | 2011-04-26 | 2011-04-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012230986A true JP2012230986A (ja) | 2012-11-22 |
JP5848517B2 JP5848517B2 (ja) | 2016-01-27 |
Family
ID=47067289
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011097777A Expired - Fee Related JP5848517B2 (ja) | 2011-04-26 | 2011-04-26 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20120273972A1 (ja) |
JP (1) | JP5848517B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015023159A (ja) * | 2013-07-19 | 2015-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI703693B (zh) | 2019-06-19 | 2020-09-01 | 瑞昱半導體股份有限公司 | 電子封裝結構及其晶片 |
CN112151506B (zh) * | 2019-06-26 | 2022-11-22 | 瑞昱半导体股份有限公司 | 电子封装结构及其晶片 |
JP2021177515A (ja) * | 2020-05-07 | 2021-11-11 | 富士通株式会社 | 基板ユニット |
US20230217591A1 (en) * | 2022-01-03 | 2023-07-06 | Mediatek Inc. | Board-level pad pattern for multi-row qfn packages |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0927512A (ja) * | 1995-07-10 | 1997-01-28 | Mitsubishi Electric Corp | 半導体装置 |
JP2001176911A (ja) * | 1999-12-21 | 2001-06-29 | Hitachi Ltd | 半導体装置の製造方法 |
JP2001244293A (ja) * | 2000-02-25 | 2001-09-07 | Oki Electric Ind Co Ltd | 半導体素子及びこれを用いた半導体装置 |
JP2003179177A (ja) * | 2001-12-13 | 2003-06-27 | Misuzu Kogyo:Kk | Bga積層半導体モジュール |
US6770963B1 (en) * | 2001-01-04 | 2004-08-03 | Broadcom Corporation | Multi-power ring chip scale package for system level integration |
JP2005277144A (ja) * | 2004-03-25 | 2005-10-06 | Nec Electronics Corp | 半導体装置及び半導体パッケージ |
JP2010010492A (ja) * | 2008-06-27 | 2010-01-14 | Sony Corp | 半導体装置および半導体集積回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6448639B1 (en) * | 2000-09-18 | 2002-09-10 | Advanced Semiconductor Engineering, Inc. | Substrate having specific pad distribution |
TW533517B (en) * | 2002-02-26 | 2003-05-21 | Silicon Integrated Sys Corp | Substrate for semiconductor package |
TW571410B (en) * | 2002-12-24 | 2004-01-11 | Via Tech Inc | BGA package with the same power ballout assignment for wire bonding packaging and flip chip packaging |
US7183786B2 (en) * | 2003-03-04 | 2007-02-27 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Modifying a semiconductor device to provide electrical parameter monitoring |
KR101564070B1 (ko) * | 2009-05-01 | 2015-10-29 | 삼성전자주식회사 | 인쇄 회로 기판 및 이를 이용한 반도체 패키지 |
-
2011
- 2011-04-26 JP JP2011097777A patent/JP5848517B2/ja not_active Expired - Fee Related
-
2012
- 2012-04-20 US US13/452,799 patent/US20120273972A1/en not_active Abandoned
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0927512A (ja) * | 1995-07-10 | 1997-01-28 | Mitsubishi Electric Corp | 半導体装置 |
JP2001176911A (ja) * | 1999-12-21 | 2001-06-29 | Hitachi Ltd | 半導体装置の製造方法 |
JP2001244293A (ja) * | 2000-02-25 | 2001-09-07 | Oki Electric Ind Co Ltd | 半導体素子及びこれを用いた半導体装置 |
US6770963B1 (en) * | 2001-01-04 | 2004-08-03 | Broadcom Corporation | Multi-power ring chip scale package for system level integration |
JP2003179177A (ja) * | 2001-12-13 | 2003-06-27 | Misuzu Kogyo:Kk | Bga積層半導体モジュール |
JP2005277144A (ja) * | 2004-03-25 | 2005-10-06 | Nec Electronics Corp | 半導体装置及び半導体パッケージ |
JP2010010492A (ja) * | 2008-06-27 | 2010-01-14 | Sony Corp | 半導体装置および半導体集積回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015023159A (ja) * | 2013-07-19 | 2015-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20120273972A1 (en) | 2012-11-01 |
JP5848517B2 (ja) | 2016-01-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4746770B2 (ja) | 半導体装置 | |
US8018035B2 (en) | Semiconductor device and semiconductor integrated circuit | |
US6861740B2 (en) | Flip-chip die and flip-chip package substrate | |
JP6468360B2 (ja) | 半導体装置、チップモジュール及び半導体モジュール | |
JP5638205B2 (ja) | 半導体装置 | |
CN105826300B (zh) | 半导体器件 | |
JP5848517B2 (ja) | 半導体装置 | |
JP2009231513A (ja) | 半導体装置 | |
JP2012234931A (ja) | 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム | |
JP3407025B2 (ja) | 半導体装置及びその製造方法 | |
JP2006202866A (ja) | 半導体装置 | |
JP2008141168A (ja) | 半導体集積回路及びマルチチップモジュール | |
EP1714530A1 (en) | Method for increasing a routing density for a circuit board and such a circuit board | |
JP2008182062A (ja) | 半導体装置 | |
JP2010067657A (ja) | 半導体集積回路装置とテスト端子配置方法 | |
JP6361508B2 (ja) | 半導体集積回路 | |
JP2020025076A (ja) | モジュール | |
CN113571480B (zh) | 一种基板及其封装结构 | |
JP4397628B2 (ja) | 印刷回路配線板の配線レイアウト構造 | |
US8912656B2 (en) | Integrated circuit package and physical layer interface arrangement | |
JP2008311379A (ja) | 半導体装置 | |
JP2011216592A (ja) | 半導体集積回路装置 | |
JP2007281011A (ja) | アナログ・デジタル混載半導体装置 | |
JP2009004528A (ja) | 半導体装置 | |
JP2010135454A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140224 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141218 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150407 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150608 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151117 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151127 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5848517 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |