JP2012230986A - 半導体装置 - Google Patents

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Abstract

【課題】半導体チップを実装するパッケージ基板における、半導体チップを囲む最内周のリング状領域に、電源用導体およびグラウンド用導体を設けても、半導体装置全体としてはサイズおよび製造コストが増大しない手段を提供する。
【解決手段】半導体チップ１０における最外周のリング状領域に、電源用パッド１１およびグラウンド用パッド１２を集める。半導体チップを実装するパッケージ基板における、半導体チップを囲む最内周のリング状領域に、電源用端子２１およびグラウンド用端子２２を集める。こうすることで、半導体装置全体としてのサイズおよび製造コストを縮小することが可能となる。
【選択図】図２Ａ

Description

本発明は、半導体装置に係り、特に、半導体チップをパッケージ基板に実装して生成する半導体装置に係る。
半導体装置、特にＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ：システム・オン・ア・チップ）などの多機能半導体装置の分野では、内蔵される半導体チップにさらなる機能の追加が求められている。半導体チップの機能が増えれば、それだけ信号の入出力に用いられるパッドの総数が増加する。パッドが増加すると、通常は、半導体チップおよび半導体パッケージのサイズが大型化する。
その一方で、半導体装置の製造コストの縮小も同時に求められている。そのためには、半導体チップの製造プロセスをより進化させて、半導体チップのサイズを縮小する必要がある。このように、相反する条件を実現するためには、半導体チップおよびパッケージ基板を小型化し、半導体装置全体としてのコストダウンを行う必要がある。
上記に関連して、特許文献１（特開２０００−２５２３６３号公報）には、半導体集積回路に係る記載が開示されている。この半導体集積回路は、所望の回路を作り込んだコア領域の周囲に、外部に対する信号を入出力したり、外部から電源を取り入れたりする際に用いる複数のＩＯバッファ領域を設けたレイアウトを有する。この半導体集積回路は、電源パッド及びグランドパッドの少なくとも１つと、外部に対する信号を入出力する信号パッドとを、ＩＯバッファ領域に最接近するチップ外周部分のスクライブラインに垂直な方向で、該ＩＯバッファ領域内に一列に配置するようにしたことを特徴とする。
また、特許文献２（特開２００１−２４４２９３号公報）には、半導体素子に係る記載が開示されている。この半導体素子は、主表面に、信号の入力あるいは出力に用いられる複数の信号用電極が、主表面における辺に沿って整列配置されている。この半導体素子は、主表面における辺と複数の信号用電極との間に、該信号用電極の配列方向の長さより長い電源用あるいは接地用電極が配置されていることを特徴とする。
また、特許文献３（特開２００３−１３３４７０号公報）には、パッケージに係る記載が開示されている。このパッケージは、基板と、半導体チップと、からなる。ここで、基板は、上表面を備え、上表面に接地リング、パワーリング、導電トレースを設置する。半導体チップは、基板の上表面に設置され、周辺に複数のボンディングパッドを備え、最内列ボンディングパッドと、内列ボンディングパッドと、外列ボンディングパッド及び最外列ボンディングパッドとからなるボンディングパッドが、少なくとも４列に配列されている。最内列ボンディングパッド及び内列ボンディングパッドは、信号パッドからなる。外列ボンディングパッド及び最外列ボンディングパッドは、パワーパッド及び接地パッドからなる。
また、特許文献４（特開２００８−３１１３７９号公報）には、半導体装置に係る記載が開示されている。この半導体装置は、パッケージ上に半導体素子が実装され、ワイヤボンディングによってパッケージと半導体素子とを接続するものである。この半導体装置は、半導体素子の上面においては、信号用パッドの内側に基準電位用パッドが配置されている。この半導体装置は、パッケージの上面においては、信号用パッドの外側に基準電位用パッドが配置されている。この半導体装置は、半導体素子の信号用パッドとパッケージの信号用パッドとを接続する信号用ボンディングワイヤの上に、半導体素子の基準電位用パッドとパッケージの基準電位用パッドとを接続する基準電位用ボンディングワイヤが配置される。
また、特許文献５（特開２００９−４５２８号公報）には、半導体装置に係る記載が開示されている。この半導体装置は、半導体チップと、搭載基板とを備える。ここで、半導体チップは、信号パッド及び電源パッドとして構成される複数の電極パッドを有する。搭載基板は、表面に半導体チップを搭載するとともに電極パッドに導電ワイヤで電気接続される複数のステッチを有する。この半導体装置では、搭載基板は裏面に信号電極と電源電極を構成する複数の実装電極が配列されており、各実装電極が内部配線を介してステッチにそれぞれ電気接続されている。電極パッドは半導体チップの周縁に沿って内側に配列した内側パッドと、その外側に配列した外側パッドとを備える。この半導体装置は、内側パッドのうち電源パッドとして構成されている電極パッドの内側領域にサブ電極パッドを備える。
また、特許文献６（特開２０１０−１０４９２号公報）には、半導体装置に係る記載が開示されている。この半導体装置は、半導体基板と、実装基板と、複数のパッドと、複数のワイヤと、複数のワイヤ接合部と、を有している。ここで、半導体基板には、回路が形成されている。実装基板は、半導体基板の裏面と接合している。複数のパッドは、信号、電源電圧、基準電圧に対応して回路と電気的に接続し、半導体基板の一主面内で最も近い周縁辺と直交する方向に直線状に並んで配置されている。複数のワイヤは、一方端が複数のパッドに接合している。複数のワイヤ接合部は、実装基板に形成され、複数のワイヤの他方端が接合している。複数のパッドが直線状に並ぶパッド列内で、信号の入出力のための信号パッドが、周縁辺から最も遠い側に配置されている。複数のワイヤ接合部のうち、信号を入出力するための信号ワイヤ接合部が、他のワイヤ接合部よりも半導体基板から遠い、実装基板上の位置に配置されている。
特開２０００−２５２３６３号公報 特開２００１−２４４２９３号公報 特開２００３−１３３４７０号公報 特開２００８−３１１３７９号公報 特開２００９−４５２８号公報 特開２０１０−１０４９２号公報
図１は、従来技術による半導体装置の部分的な構成を概略的に示す平面図である。図１は、特許文献３における図８に基づいて、構成要素の名称や符号などを変更したものである。図１に示した従来技術による半導体装置の構成について説明する。
パッケージ基板１１２の、半導体チップ１１０を囲む最内周のリング状領域には、グラウンド用リング状端子１３０が配置されている。グラウンド用リング状端子１３０の外側に隣接するリング状領域には、電源用リング状端子１４０が配置されている。電源用リング状端子１４０の外側には、信号用端子１６０がリング状に配列されている。
半導体チップ１１０には、各種パッド１２０が、少なくとも４重のリング状の領域に分けられて配列されている。ここで、最外周のリング状領域には、グラウンド用パッド１２１が配列されている。最外周の内側に隣接する外周のリング状領域には、電源用パッド１２２が配列されている。外周のリング状領域の内側に隣接する内周のリング状領域と、内周のリング状領域の内側に隣接する最内周のリング状領域とには、信号用パッド１２３および１２４がそれぞれ配列されている。
第１のボンディングワイヤ１２１ａは、グラウンド用パッド１２１をグラウンド用リング状端子１３０に接続している。第２のボンディングワイヤ１２２ａは、電源用パッド１２２を電源用リング状端子１４０に接続している。第３のボンディングワイヤ１２３ａは、内周のリング状領域における信号用パッド１２３を信号用リング状端子１６０に接続している。第４のボンディングワイヤ１２４ａは、最内周のリング状領域における信号用パッド１２４を信号用リング状端子１６０に接続している。
図１に示した従来技術による半導体装置では、上記のように構成することで、グラウンド用パッド１２１および電源用パッド１２２のそれぞれにおける総数を増やし、同時に、ボンディングワイヤ１２０ａの総数を増やしている。こうすることで、電源に係るノイズに対する耐性が強化されている。また、それ以前の公知技術と比較して、半導体チップサイズの縮小が図られている。
しかしながら、図１に示した従来技術では、半導体装置全体としてのコストダウンが得られない。その理由は、第１に、電源用リング状端子１４０およびグラウンド用リング状端子１３０として２つ分のリング状領域を確保する必要があるために、パッケージ基板面積が増大しているからである。第２に、電源用パッド１２２およびグラウンド用パッド１２１に２つ分のリング状領域を確保する必要があるために、半導体チップの面積が増大するからである。これは、半導体チップにおいて、各種パッド１２１〜１２４の直下には回路を配置出来ないため、半導体チップの面積が各種パッド１２１〜１２４に依存しない場合に特に顕著である。第３に、ノイズ耐性を強化するためにボンディングワイヤの本数を増加させているために、ボンディングワイヤの総延長が伸び、コストが増加している。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体装置によれば、半導体チップ（１０）と、パッケージ基板（２０）とを具備する。ここで、半導体チップ（１０）は、電源用パッド（１１）、グラウンド用パッド（１２）および信号用パッド（１３〜１５）を有する。パッケージ基板（２０）は、半導体チップ（１０）を実装する。パッケージ基板（２０）は、第１の端子群（２１、２２）と、第２の端子群（２３〜２５）とを具備する。ここで、第１の端子群（２１、２２）は、半導体チップ（１０）の周囲における最内周のリング状領域に配列されている。第２の端子群（２３〜２５）は、半導体チップ（１０）の周囲に、かつ、最内周のリング状領域の外側に配列されている。第１の端子群（２１、２２）は、電源用端子群（２１）と、グラウンド用端子群（２２）とを具備する。ここで、電源用端子群（２１）は、電源用パッド（１１）にボンディングワイヤを介して接続されている。グラウンド用端子群（２２）は、グラウンド用パッド（１２）にボンディングワイヤを介して接続されている。第２の端子群（２３〜２５）は、信号用パッド（１３〜１５）にボンディングワイヤを介して接続された信号用端子群（２３〜２５）を具備する。
本発明の半導体装置によれば、パッケージ基板上の半導体チップ周辺に電源およびグラウンドの端子を設けるにあたって、１列分のリング状スペースで済ませられる。従来は２列分のリング状スペースが必要だったので、その分だけ半導体装置のサイズダウンが可能となり、ボンディングワイヤの総延長も短縮され、したがってコストダウンも可能となる。
図１は、従来技術による半導体装置の部分的な構成を概略的に示す平面図である。 図２Ａは、本発明の第１の実施形態による半導体装置の全体的な構成を概略的に示す平面図である。 図２Ｂは、本発明の第１の実施形態による半導体装置の全体的な構成を概略的に示す正面図である。 図３は、本発明の第１の実施形態による半導体装置の一部の構成を詳細に示す平面図である。 図４Ａは、従来技術による半導体装置における、各種パッドおよび各種端子の配置例を示す平面図である。 図４Ｂは、本発明の第１の実施形態による半導体装置における、各種パッドおよび各種端子の配置例を示す平面図である。 図５は、本発明および従来技術による半導体装置のサイズの差を示す平面図群である。 図６は、本発明および従来技術による半導体装置のサイズの差を示す平面図群である。 図７は、本発明の第２の実施形態による半導体装置の構成を部分的に示す平面図である。 図８は、本発明の第３の実施形態による半導体装置の構成を部分的に示す平面図である。 図９は、本発明の第４の実施形態による半導体装置の構成を部分的に示す平面図である。
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
（第１の実施形態）
図２Ａは、本発明の第１の実施形態による半導体装置の全体的な構成を概略的に示す平面図である。図２Ｂは、本発明の第１の実施形態による半導体装置の全体的な構成を概略的に示す正面図である。図２Ａおよび図２Ｂの半導体装置の構成要素について説明する。図２Ａおよび図２Ｂの半導体装置は、半導体チップ１０と、パッケージ基板２０と、ボンディングワイヤ３０とを具備している。半導体チップ１０は、電源用パッド１１と、グラウンド用パッド１２と、信号用パッド１３、１４とを具備している。パッケージ基板２０は、電源用端子２１と、グラウンド用端子２２と、信号用端子２３、２４と、積層基板２６と、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ボールグリッドアレイ）２７とを具備している。なお、積層基板２６は、一般的な場合と同様に、導体層、絶縁層、コンタクトホール、などを具備するものとするが、ここでは特に図示しない。また、積層基板２６の表面において、半導体チップ１０が実装されている面積においても、導体パターンによる回路が形成されていても構わないが、ここでは図示しない。
図２Ａおよび図２Ｂの半導体装置の構成要素の接続関係について説明する。図２Ａでは、ボンディングワイヤ３０を一部省略している。すなわち、図２Ａの半導体装置において、左辺には電源用パッド１１およびグラウンド用パッド１２に係るボンディングワイヤ３０だけを示し、上辺には信号用パッド１３に係るボンディングワイヤ３０だけを示し、右辺には信号用パッド１４に係るボンディングワイヤ３０だけを示し、下辺には全てのボンディングワイヤ３０を示している。実際には、左辺、上辺、右辺の全てにおいても、下辺に示したボンディングワイヤ３０の全てがあるものとする。
電源用パッド１１およびグラウンド用パッド１２は、半導体チップ１０における最外周のリング状領域に配置されている。電源用端子２１およびグラウンド用端子２２は、パッケージ基板２０における最内周のリング状領域に配置されている。
電源用パッド１１は、ボンディングワイヤ３０を介して、パッケージ基板２０の電源用端子２１に接続されている。ここで、複数の電源用パッド１１が同一の電源用端子２１に共通接続されていても構わない。このように、複数の電源用パッド１１に共通接続された電源用端子２１を、単独の電源用パッド１１に一対一対応で接続された電源用端子２１と区別する意味で、ここでは共通電源用端子２１と呼ぶ。なお、複数の電源用パッド１１を一の共通電源用端子２１によって共通に接続できる理由は、ボンディングワイヤのそれぞれが同電位の信号を伝達するに過ぎず、通常の信号用のボンディングワイヤのそれぞれの間隔と比べて各ワイヤの間隔が接近しても、クロストークによるノイズの問題を考慮する必要がないからである。
グラウンド用パッド１２は、ボンディングワイヤ３０を介して、パッケージ基板２０のグラウンド用端子２２に接続されている。ここで、複数のグラウンド用パッド１２が同一のグラウンド用端子２２に共通接続されていても構わない。このように、複数のグラウンド用パッド１２に共通接続された電源用端子２２を、単独のグラウンド用パッド１２に一対一対応で接続されたグラウンド用端子２２と区別する意味で、ここでは共通グラウンド用端子２２と呼ぶ。
一部の信号用パッド１３は、半導体チップ１０における、最外周のリング状領域の内側に隣接するリング状領域に配置されている。その他の信号用パッド１４は、半導体チップ１０における最内周のリング状領域に配置されている。一部の信号用端子２３は、パッケージ基板２０における最内周のリング状領域の外側に隣接するリング状領域に配置されている。その他の信号用端子２４は、パッケージ基板２０における最外周のリング状領域に配置されている。信号用パッド１３は、ボンディングワイヤ３０を介して、パッケージ基板２０の信号用端子２３に接続されている。信号用パッド１４は、ボンディングワイヤ３０を介して、パッケージ基板２０の信号用端子２４に接続されている。なお、複数のグラウンド用パッド１２を一の共通グラウンド用端子２２によって共通に接続できる理由は、ボンディングワイヤのそれぞれが同電位の信号を伝達するに過ぎず、通常の信号用のボンディングワイヤのそれぞれの間隔と比べて各ワイヤの間隔が接近してもクロストークによるノイズの問題を考慮する必要がないからである。
なお、パッケージ基板２０における共通電源用端子２１、共通グラウンド用端子２２および信号用端子２３、２４は、一般的な場合と同様に、コンタクトホールや導体層などを介して、ＢＧＡ２７に接続されているものとするが、ここでは特に図示しない。
ここで、各種パッド１１〜１４の総数、各種端子２１〜２４の総数、半導体チップ上の各種リング状領域の総数およびパッケージ基板上の各種リング状領域の総数は、あくまでも一例に過ぎず、本発明を限定するものではない。
図３は、本発明の第１の実施形態による半導体装置の一部の構成を詳細に示す平面図である。図３の平面図には、半導体チップ１０の一部と、一部の電源用パッド１１と、一部のグラウンド用パッド１２と、一部の信号用パッド１３と、パッケージ基板２０の一部と、一部の共通電源用端子２１と、一部の共通グラウンド用端子２２と、一部の信号用端子２３と、一部のボンディングワイヤ３０とが示されている。
本実施形態では、一つの理想的な例として、一つの共通電源用端子２１に複数の電源用バッド１１を共通接続出来るように、共通電源用端子２１の配列方向のサイズを、信号用端子２３の数倍長くしている。同様に、一つの共通グラウンド用端子２２に複数のグラウンド用バッド１２を共通接続出来るように、共通電源用端子２２の配列方向のサイズを、信号用端子２３の数倍長くしている。こうすることで、各種端子２１〜２４同士の間に本来なら設けるべき間隔を節約することが可能となり、半導体装置のさらなるサイズダウンに繋がっている。また、より一般的に言えば、共通電源用端子２１のそれぞれの、ボンディングワイヤがボンディングされる面の面積は、信号用端子２３のそれぞれのボンディングワイヤがボンディングされる面の面積より大きい。同様に、共通グラウンド用端子２２のそれぞれの、ボンディングワイヤがボンディングされる面の面積は、信号用端子２３のそれぞれのボンディングワイヤがボンディングされる面の面積より大きい。
さらに、電源用端子２１およびグラウンド用端子２２は、パッケージ基板２０における最内周のリング状領域に沿って、交互に配置されている。こうすることで、半導体チップ１０の周囲に配置された電源用端子２１およびグラウンド用端子２２の偏りを減らし、半導体チップ１０内部の回路設計の自由度を高めている。
また、これらの工夫に合わせて、半導体チップ１０における電源用パッド１１は、同一の電源用端子２１に接続されるもの同士で集められている。同様に、半導体チップ１０におけるグラウンド用パッド１２も、同一のグラウンド用端子２２に接続されるもの同士で集められている。
なお、半導体チップ１０における各種パッド１１、１２および１３は、全体としていわゆる千鳥構成となるように、リング状領域ごとに配列方向にずれていることが好ましい。こうすることで、ボンディングワイヤ３０同士の接触や短絡が避けやすくなっている。
図４Ａは、従来技術による半導体装置における、各種パッド１１、１２および１３ならびに各種端子２１、２２、２３および２４の配置例を示す平面図である。図４Ｂは、本発明の第１の実施形態による半導体装置における、各種パッド１１、１２および１３ならびに各種端子２１、２２、２３および２４の配置例を示す平面図である。図４Ａおよび図４Ｂにおいて、半導体チップ１０における電源用パッド１１、グラウンド用パッド１２および信号用パッド１３の密度は同じである。また、パッケージ基板２０における信号用端子２３、２４の密度も同じである。
図４Ａおよび図４Ｂにおける第１の違いは、パッケージ基板２０に電源用端子２１およびグラウンド用端子２２を配置するにあたって、従来技術では２重のリング状領域を必要とするところを、本実施形態では１つのリング状領域しか必要としていない点である。
図４Ａおよび図４Ｂにおける第２の違いは、半導体チップ１０に電源用パッド１１およびグラウンド用パッド１２を配置するに当たって、従来技術では２重のリング状領域を必要とするところを、本実施停滞では１つのリング状領域しか必要としていない点である。
図４Ａおよび図４Ｂを比較すると、本実施形態による半導体チップ１０およびパッケージ基板２０の面積が、従来技術の場合よりも節約出来ることが分かる。これらのサイズダウンは、半導体装置全体としてのサイズダウンにつながる。
図５は、本発明および従来技術による半導体装置のサイズの差を示す平面図群である。図５（ａ）は、従来技術による半導体装置の部分的な構成を示す平面図である。図５（ｂ）は、本実施形態による半導体装置の部分的な構成を示す平面図である。図５（ａ）および図５（ｂ）の半導体装置において、半導体チップにおける信号用パッドの総数および密度は同じであり、また、パッケージ基板における信号用端子の総数および密度も同じである。
ここで、パッケージ基板における信号用端子の、図５における縦方向のピッチを、Ｌ１と置く。本実施形態によれば、従来技術と比較して、パッケージ基板のサイズを、４辺のそれぞれにおいてＬ１の長さだけ縮小することが可能となり、すなわちそれだけのコストダウンが可能となる。
また、半導体チップにおける信号用パッドの、図５における縦方向のピッチを、Ｌ２と置く。本実施形態によれば、従来技術と比較して、半導体チップのサイズを、４辺のそれぞれにおいてＬ２の長さだけ縮小することが可能となり、すなわちそれだけのコストダウンが可能となる。
さらに、図５（ａ）に示した従来技術による半導体装置の、パッケージ基板における最外周の信号用端子の中心から、半導体チップにおける最内周の信号用パッドまでの距離を、Ｌ３Ａと置く。Ｌ３Ａは、従来技術による半導体装置の、半導体チップにおける最内周のリング状領域に配置された信号用パッドと、パッケージ基板における最外周のリング示威領域に配置された信号用端子を接続する、最長クラスのボンディングワイヤ群の長さにほぼ等しい。
同様に、図５（ｂ）に示した本実施形態による半導体装置の、パッケージ基板における最外周の信号用端子の中心から、半導体チップにおける最内周の信号用パッドまでの距離を、Ｌ３Ｂと置く。Ｌ３Ｂは、本実施形態による半導体装置の、半導体チップにおける最内周のリング状領域に配置された信号用パッドと、パッケージ基板における最外周のリング示威領域に配置された信号用端子を接続する、最長クラスのボンディングワイヤ群の長さにほぼ等しい。
本実施形態によれば、必要となるボンディングワイヤの長さおよび総数を減らすことが可能となり、すなわちそれだけのコストダウンが可能となる。
図６は、本発明および従来技術による半導体装置のサイズの差を示す平面図群である。図６（ａ）は、本実施形態による半導体装置の部分的な構成を示す平面図である。図６（ｂ）は、従来技術による半導体装置の部分的な構成を示す平面図である。図６は、各パッドおよび各端子の総数および配置が図５とは異なる場合を示している。すなわち、図６（ａ）に示した本実施形態による半導体装置では、半導体チップにおける信号パッドを図５（ｂ）の場合よりも増やして従来技術の場合と同じ４つのリング状領域に配置している。同様に、図６（ａ）に示した本実施形態による半導体装置では、パッケージ基板における信号端子を図５（ｂ）の場合よりも増やして従来技術の場合と同じ４つのリング状領域に配置している。なお、図６（ａ）および図６（ｂ）の半導体装置において、半導体チップにおける信号用パッドの総数および密度は同じであり、また、パッケージ基板における信号用端子の総数および密度も同じである。ただし、図６（ａ）の半導体装置では、４つのリング状領域のうち、最内周に設けられた第１のリング状領域には電源用パッド１１およびグランド用パッド１２が配置されており、その外周に設けられた第２〜第４のリング状領域には第１〜第３の信号用端子２３〜２５が配置されている。そして、図６（ｂ）の半導体装置では、４つのリング状領域のうち、最内周に設けられた第１のリング状領域には電源リング状端子１３０が配置されており、その外周に設けられた第２のリング状領域にはグランドリング状端子１４０が配置されており、そのさらに外周に設けられた第３および第４のリング状領域には信号用端子１６０が配置されている。
このとき、図６（ｂ）に示した従来技術で、図６（ａ）に示した本実施形態と同数の信号用パッドおよび信号用端子を、それぞれ４重のリング状領域に納めるためには、図６の横方向のサイズを拡大する必要がある。図６（ａ）に示した本実施形態によって実現されるこの方向でのサイズダウンは、図６に示した長さＬ４の２倍となる。
このように、多重リング状領域の総数が同じであっても、従来技術よりも本実施形態の方が半導体装置のサイズを縮小することが可能であり、したがってコストダウンが可能である。
（第２の実施形態）
図７は、本発明の第２の実施形態による半導体装置の構成を部分的に示す平面図である。図７に示した本実施形態による半導体装置は、図３に示した本発明の第１の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、パッケージ基板２０における電源用端子２１を、半導体チップにおける電源用パッド１１毎に１つずつ設ける。同様に、パッケージ基板２０におけるグラウンド用端子２２を、半導体チップにおけるグラウンド用パッド１２毎に１つずつ設ける。
このような変更を加えることによって、パッケージ基板２０において電源用端子２１およびグラウンド用端子２２が占める面積は、本発明の第１の実施形態の場合よりも多少増加する。その反面、パッケージ基板２０における電源用端子２１およびグラウンド用端子２２の配置にさらなる自由度が得られる。したがって、半導体チップ１０における電源用パッド１１およびグラウンド用パッド１２の配置にも同様にさらなる自由度が得られ、半導体チップ１０の回路全体としての設計がより容易となる。
なお、図７では、複数の電源用端子２１をまとめて配置しており、また、複数のグラウンド用端子２２をまとめて配置しているが、これはあくまでも一例であって、本発明を限定するものではない。例えば、電源用端子２１およびグラウンド用端子２２を１つおきに配置しても構わない。また、本実施形態における、１つの電源用パッド１１またはグラウンド用パッド１２に接続される電源用端子２１またはグラウンド用端子２２と、本発明の第１の実施形態における、複数の電源用パッド１１または複数のグラウンド用パッド１２に共通接続される電源用端子２１またはグラウンド用端子２２とを、混在して配置しても構わない。しかし、いずれにしても、本発明においては、電源用端子２１およびグラウンド用端子２２を、パッケージ基板における最内周のリング状領域に集めることが好ましい。また、電源用パッド１１およびグラウンド用パッド１２を、半導体チップにおける最外周のリング状領域に集めることが好ましい。
（第３の実施形態）
図８は、本発明の第３の実施形態による半導体装置の構成を部分的に示す平面図である。図８に示した本実施形態による半導体装置は、図７に示した本発明の第２の実施系板による半導体装置に、以下の変更を加えたものに等しい。すなわち、半導体チップ１０における最外周のリング状領域に信号用パッド１３を設け、パッケージ基板２０における最内周のリング状領域に信号用端子２３を設ける。
本発明の半導体装置では、基本的に、電源用パッド１１およびグラウンド用パッド１２を、半導体チップにおける最外周のリング状領域に集めている。しかし、一部の信号用パッド１３を例外的に半導体チップにおける最外周のリング状領域に配置することを禁止するものではない。同様に、本発明の半導体装置では、基本的に、電源用端子２１およびグラウンド用端子２２を、パッケージ基板における最内周のリング状領域に集めている。しかし、一部の信号用端子２３を例外的にパッケージ基板における最内周のリング状領域に配置することを禁止するものではない。
特に、図８の場合は、例外的な配置をされた信号用パッド１３および信号用端子２３を接続するボンディングワイヤ３０の左右を、グラウンド用パッド１２およびグラウンド用端子２２を接続するボンディングワイヤ３０で挟み込んでいる。こうすることで、例外的な配置をされた信号用パッド１３および信号用端子２３を接続するボンディングワイヤ３０の、ノイズに対する耐性を上げることが可能となっている。
（第４の実施形態）
図９は、本発明の第４の実施形態による半導体装置の構成を部分的に示す平面図である。図９に示した本実施形態による半導体装置は、図７に示した本発明の第２の実施系板による半導体装置に、以下の変更を加えたものに等しい。すなわち、半導体チップ１０における最内周のリング状領域にグラウンド用パッド１２を設け、パッケージ基板２０における最外周のリング状領域にグラウンド用端子２２を設ける。
本発明の半導体装置では、基本的に、電源用パッド１１およびグラウンド用パッド１２を、半導体チップ１０における最外周のリング状領域に集めている。しかし、一部のグラウンド用パッド１２を例外的に半導体チップにおける最外周以外のリング状領域に配置することを禁止するものではない。同様に、本発明の半導体装置では、基本的に、電源用端子２１およびグラウンド用端子２２を、パッケージ基板２０における最内周のリング状領域に集めている。しかし、一部のグラウンド用端子２２を例外的にパッケージ基板２０における最内周以外のリング状領域に配置することを禁止するものではない。
特に、図９の場合は例外的な配置をされたグラウンド用パッド１２およびグラウンド用端子２２を接続するボンディングワイヤ３０が、左右に隣接する信号用パッド１４および信号用端子２４を接続するボンディングワイヤ３０にとっての、シールドとして作用する。こうすることで、一部の信号用パッドおよび一部の信号用端子を接続するボンディングワイヤ３０の、ノイズに対する耐性を上げることが可能となっている。
なお、図９の場合は、例外的なグラウンド用パッド１２が半導体チップ１０における最内周のリング状領域に配置されているが、実際にはとのリング状領域に配置されていても構わない。同様に、図９の場合は、例外的なグラウンド用端子２２がパッケージ基板２０における最外周のリング状領域に配置されているが、実際にはどのリング状領域に配置されていても構わない。
以上の説明において、リング状領域に配列された各種端子１１〜１５および各種パッド２１〜２５は、半導体装置の各辺において直線的に配列されているが、これはあくまでも一例であって、例えば曲線的に配列されていても構わない。
これらの実施形態による構成は、技術的に矛盾しない範囲内で、自由に組み合わせることが可能である。例えば、本発明による半導体装置において、パッケージ基板２０における、実装された半導体チップ１０を囲む最内周のリング状領域に、単独の電源用端子２１、共通電源用端子２１、単独のグラウンド用端子、共通グラウンド用端子および信号用端子２３が混在していても良い。
１０ 半導体チップ
１１ 電源用パッド
１２ グラウンド用パッド
１３〜１５ 信号用パッド
２０ パッケージ基板
２１ 電源用端子、共通電源用端子
２２ グラウンド用端子、共通グラウンド用端子
２３〜２５ 信号用端子
２６ 積層基板
２７ ＢＧＡ
３０ ボンディングワイヤ
１１０ 半導体チップ
１１２ パッケージ基板
１２０ パッド
１２０ａ ボンディングワイヤ
１２１ 最外列ボンディングパッド
１２１ａ 第１ボンディングワイヤ
１２２ 外列ボンディングパッド
１２２ａ 第２ボンディングワイヤ
１２３ 内列ボンディングパッド
１２３ａ 第３ボンディングワイヤ
１２４ 最内列ボンディングパッド
１２４ａ 第４ボンディングワイヤ
１３０ グラウンド用リング状端子
１４０ 電源用リング状端子
１６０ 信号用端子

Claims (14)

  1. 電源用パッド、グラウンド用パッドおよび信号用パッドを有する半導体チップと、
    前記半導体チップを実装するパッケージ基板と
    を具備し、
    前記パッケージ基板は、
    前記半導体チップの周囲における最内周のリング状領域に配列された第１の端子群と、
    前記半導体チップの周囲に、かつ、前記最内周のリング状領域の外側に配列された第２の端子群と
    を具備し、
    前記第１の端子群は、
    前記電源用パッドにボンディングワイヤを介して接続された電源用端子群と、
    前記グラウンド用パッドにボンディングワイヤを介して接続されたグラウンド用端子群と
    を具備し、
    前記第２の端子群は、
    前記信号用パッドにボンディングワイヤを介して接続された信号用端子群
    を具備する
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記電源用端子群は、
    複数の前記電源用パッドに共通接続された共通電源用端子
    を具備し、
    前記グラウンド用端子群は、
    複数の前記グラウンド用パッドに共通接続された共通グラウンド用端子
    を具備する
    半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第１の端子群は、
    前記信号用パッドにボンディングワイヤを介して接続された信号用端子
    をさらに具備する
    半導体装置。
  4. 請求項１〜３のいずれかに記載の半導体装置において、
    前記第２の端子群は、
    前記グラウンド用パッドにボンディングワイヤを介して接続されたシールド用端子
    をさらに具備する
    半導体装置。
  5. 請求項１〜４のいずれかに記載の半導体装置において、
    前記電源用端子群と、前記グラウンド用端子群は、前記最内周のリング状領域において交互に配列されている
    半導体装置。
  6. 請求項１〜５のいずれかに記載の半導体装置において、
    前記半導体チップは、
    前記半導体チップの表面における最外周のリング状領域に配列された第１のパッド群と、
    前記半導体チップの表面における、前記最外周のリング状領域より内側の領域に配列された第２のパッド群と
    を具備し、
    前記第１のパッド群は、
    前記電源用パッド群と、
    前記グラウンド用パッド群と
    を具備し、
    前記第２のパッド群は、
    前記信号用パッド群
    を具備する
    半導体装置。
  7. 請求項１〜６のいずれかに記載の半導体装置において、
    前記パッケージ基板は、
    前記電源用端子群、前記グラウンド用端子群および前記信号用端子群に電気的に接続されたボールグリッドアレイ
    をさらに具備する
    半導体装置。
  8. 複数の電源パッド、複数のグランドパッドを有する半導体チップと、
    前記半導体チップを搭載するパッケージ基板と、
    前記パッケージ基板の一辺と前記半導体チップの間に存在する前記パッケージ基板上の領域において、所定の方向に沿って並ぶ複数の端子である第１端子グループと、
    前記パッケージ基板の前記一辺と前記第１端子グループの間に存在する前記パッケージ基板上の領域において、所定の方向に沿って並ぶ複数の端子である第２端子グループと、
    少なくとも前記第１グループの端子のそれぞれと前記電源パッド及び前記グランドパッドのそれぞれを接続するボンディングワイヤと、
    を有し、
    前記第１端子グループでは、前記ボンディングワイヤを介して前記電源パッドに接続されている複数の端子により構成される電源端子グループと、前記ボンディングワイヤを介して前記グランドパッドに接続されている複数の端子から構成されるグランド端子グループと、が交互に並んでいることを特徴とする半導体装置。
  9. 前記半導体チップは前記電源パッドのそれぞれ、及び前記グランドパッドのそれぞれとは異なる、複数の信号パッドを有し、
    前記第２端子グループは、前記ボンディングワイヤを介して前記信号パッドに接続されている複数の端子により構成される信号端子グループを含むことを特徴とする請求項８に記載の半導体装置。
  10. 前記電源端子グループの端子のそれぞれ、および前記グランド端子グループの端子のそれぞれは、前記前記信号端子グループの端子のそれぞれより、前記ボンディングワイヤがボンディングされる面の面積が大きいことを特徴とする請求項９に記載の半導体装置。
  11. 前記電源端子グループの一の端子に、複数のボンディングワイヤがボンディングされていることを特徴とする請求項１０に記載の半導体装置。
  12. 前記グランド端子グループの一の端子に、複数のボンディングワイヤがボンディングされていることを特徴とする請求項１０に記載の半導体装置。
  13. 前記電源端子グループと前記グラント端子グループの間に、前記ボンディングワイヤを介して前記信号パッドに接続された少なくとも一つ端子が存在することを特徴とする請求項８に記載の半導体装置。
  14. 前記第２端子グループ内に、前記ボンディングワイヤを介して前記グランドパッドに接続された少なくとも一つの端子が存在することを特徴とする請求項９に記載の半導体装置。
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