JP2010010492A - 半導体装置および半導体集積回路 - Google Patents

半導体装置および半導体集積回路 Download PDF

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Yuji Tanaka
祐二 田中
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Abstract

【課題】高いパッド配置密度とノイズ耐性を両立させる。
【解決手段】回路７を有する半導体チップ３と、半導体チップ３が接合する実装基板２と、半導体チップ３の周縁辺３Ｂと直交する方向に直線状に並んで配置されている３つのパッドからなるパッド列６＿ｉと、これに接合する３つのワイヤ(Ｗｓ,Ｗｇ,Ｗｄ)と、実装基板２に形成され複数のワイヤが接合している複数のワイヤ接合部（Ｌｓ,Ｌｇ,Ｌｄ）とを有する。パッド列６＿ｉ内で信号パッドＰｓが周縁辺３Ｂから最も遠い側に配置され、複数のワイヤ接合部のうち信号ワイヤ接合部（Ｌｓ）が、他のワイヤ接合部（Ｌｇ,Ｌｄ）よりも周縁辺３Ｂから遠い位置に配置されている。
【選択図】図２

Description

本発明は、半導体基板と実装基板間に複数のワイヤを架橋して、信号、電源電圧および基準電圧の入出力のための接続を達成している半導体装置と、当該半導体装置に好適に用いることができるパッド配置の半導体集積回路（半導体チップ）とに関する。
半導体集積回路（半導体チップ）は、信号を入出力し、または、電源供給のためにチップ主面の周縁部にワイヤを接合（ボンディング）するためのパッドを複数配置している。
近年、パッドを配置するチップ主面内の領域が不足している。
原因は幾つかあるが、第１に、半導体プロセスの微細化にワイヤボンディングの技術が追従できていないことが挙げられる。ワイヤボンディングに必要なパッドサイズは組立技術、特にワイヤボンディング装置の仕様等により決定される。一般に、信頼性を確保しながらワイヤ径や接合部分を微細化することは難しい。一方、半導体チップに形成される回路はプロセス微細化により大幅に面積が削減される。したがって、プロセス技術の進歩で半導体デバイスの微細加工が可能となり、同じ機能を実現するチップサイズが小さくできる場合でも、ワイヤボンディングに関する組立技術の制約から、パッドサイズを極端に縮小することができない。その結果、同じ機能の半導体チップをダウンサイジングした場合、その周縁部に配置できるパッドの数が少なくなっている。
第２に、半導体チップの高機能化、高性能化がパッド不足の要因となっている。
様々な機能を半導体チップに内蔵させることが求められ、結果的に半導体チップ外に引き出す信号数が増加している。例えば、外部メモリバスのビット長が増加することによって、メモリ関連の必要なパッド数も増加する傾向にある。
第３に、半導体チップ間インターフェイスの高速化が、パッド不足の要因となっている。
高速インターフェイスでは、電源・グラウンドバウンスといった電源ノイズを抑制しなければならない。そのため、より多数の電源電圧パッド、グラウンドパッドが必要となる。さらに、高速な信号線にはシールドのためのグラウンドパッドが必要である。よって、インターフェイスの高速化が、必要なパッド数を増加させている。
このように様々な要因によって生じるパッド不足に対して、フリップチップ実装などの解決策もある。ただし、フリップチップ実装などの新たな実装方法を採用すると、実装時に必要となる材料費などのコストが増加する傾向にある。また、ワイヤボンディングを用いた実装のために現有する装置の延命を図って、製造コストを可能な限り抑制したいという要望もある。
ワイヤボンディングのパッド不足を解消するために、あるいは、ノイズ抑制の目的で、パッド配置に関する様々な提案がされている（例えば、特許文献１、２参照）。
特許文献１に記載の技術では、回路の出力段である出力（ＩＯ）バッファを用いて、外部に入出力する信号ごとに電源電圧パッドとグラウンドパッドの少なくとも１つを設けている。特許文献１の記載では、これにより、出力バッファで生じる電源ノイズを低減できるとしている。また、信号パッド、電源電圧パッド、グラウンドパッドを、チップのスクライブラインに垂直な方向で一列に配置している。これにより、このようなノイズ対策を追加しても、チップ外周に平行な方向に並ぶパッド数が増加しない。このため、チップの外形を拡大することでチップサイズの増加や集積度の低下を抑えながら、電源ノイズを低減することができると、特許文献１には記載されている。
特許文献２に記載の技術は、上記特許文献１と同様に、チップの周縁（スクライブライン）と垂直な方向にパッドが複数配置されるパッド配置を開示する。特に特許文献２では、これらの複数のパッドを異なる配線層で形成することを特徴とする。この特徴は、多数の出力（ＩＯ）バッファが高密度に配置された場合でも、この多数のＩＯバッファの各々から１対１でパッドをチップの周縁部に引き出すことを可能とするものである。
一方、特許文献２には、ワイヤボンディングのチップ断面方向の構成図が示されている（図６）。この構成図によると、チップ側のワイヤボンディング箇所が、チップ表面から深い位置の配線層（１層目や２層目の配線層）となっている。また、実装基板側のワイヤボンディング箇所が、実装基板に段差を設けることで規定されている。このため、リード（ワイヤ）が高さを変えた３段構成のワイヤ配置が例示される。この構成では、ワイヤ同士が互いに接触することを回避できる。
特開２０００−２５２３６３号公報 特開２００５−２５２０９５号公報
特許文献１に記載の技術では、信号線ごとに電源やグラウンドの端子（パッドからワイヤを介して実装基板に引き出されるリード部分）が設けられている。より詳細な実施例では、スクライブラインに対して垂直な列で信号、グラウンド、電源の各パッドが、この順で配置されている。また、実装基板側では、信号のワイヤ接合部を挟んで、スクライブラインと平行な方向の一方側に電源のワイヤ接合部が、他方側にグラウンドのワイヤ接合部が配置されている。
この構成は、信号線と対で電源線やグラウンド線が設けられているため、電源線やグラウンド線の配置密度が低いものと比べると、電源ノイズの低減には一定の効果があると考えられる。
特許文献１には、チップ側で１列にパッドを配置するが、実装基板側では、チップのパッド列に対して直交する方向にワイヤ接合部が設けられている。このため、このような構成を多数近接させると、ワイヤ間の距離が接近する箇所が生じ、駆動周波数が高いと、このことにより電源ノイズが信号線に干渉することが発生しやすくなる。言い換えると、特許文献１に記載されているチップ側のパッド配置と、実装基板側のワイヤ接合部配置との組み合わせでは、ワイヤ間の容量結合を介してクロストークノイズが信号線に重畳する可能性が考慮されていない。
また、このようなパッドとワイヤ接合部の配置は、ワイヤ接触の原因ともなる。
一方、特許文献２は、ワイヤ接触を防止するために、チップに設けられるパッドの基板表面からの位置（深さ）を変え、かつ、実装基板に段差を設けてワイヤ接合位置を変えることが開示されている。
ワイヤ接触だけを考慮した場合、このような構成でも効果があると考えられる。
しかしながら、特許文献２は複数の信号線リードの高密度実装をワイヤの高さを変えて実現する技術に関するものである。したがって、特許文献２には、電源やグラウンドに関する記載がなく、信号に対するノイズ低減は全く考慮されていない。
本発明は、高密度な配置としても信号を入出力する経路にクロストークノイズが重畳しにくいワイヤ接続構造を実現した半導体装置を提供するためのものである。
また、本発明は、かかる半導体装置に好適に使用できる半導体集積回路を提供するものである。
本発明に関わる半導体装置は、回路が形成されている半導体基板と、前記半導体基板の裏面と接合する実装基板と、信号、電源電圧、基準電圧に対応して前記回路と電気的に接続し、前記半導体基板の一主面内で最も近い周縁辺と直交する方向に直線状に並んで配置されている複数のパッドと、一方端が前記複数のパッドに接合している複数のワイヤと、前記実装基板に形成され、前記複数のワイヤの他方端が接合している複数のワイヤ接合部と、を有する。前記複数のパッドが直線状に並ぶパッド列内で前記信号の入出力のための信号パッドが前記周縁辺から最も遠い側に配置され、前記複数のワイヤ接合部のうち前記信号を入出力するための信号ワイヤ接合部が、他のワイヤ接合部よりも前記半導体基板から遠い、前記実装基板上の位置に配置されている。
本発明では好適に、前記複数のパッドと前記複数のワイヤ接合部を１対１で接合する複数のワイヤが、ワイヤごとにループ高さを変えて架橋されている。
さらに好適に、前記複数のワイヤは、前記パッド列のパッド中心を結ぶ直線の延長線に沿う向きで、ワイヤごとにループ高さを変えながら架橋されている。
本発明の好適な一形態では、前記パッド列内で前記周縁辺から近い順に、電源電圧パッド、基準電圧パッドおよび前記信号パッドが配置され、前記電源電圧パッド、前記基準電圧パッドおよび前記信号パッドのそれぞれにワイヤにより電気的に接続する、電源電圧ワイヤ接合部、基準電圧ワイヤ接合部および信号ワイヤ接合部の前記実装基板上の位置が、この順で前記周縁辺から次第に遠い。
さらに好適に、前記複数のパッドと前記複数のワイヤ接合部を１対１で接合する複数のワイヤは、ワイヤごとにループ高さを変えて架橋され、ループ高さが高い方から順に信号、基準電圧、電源電圧を伝播する各ワイヤの配置となっている。
さらに好適に、前記複数のワイヤは、前記パッド列のパッド中心を結ぶ直線の延長線に沿う向きで、ワイヤごとにループ高さを変えながら架橋されている。
上記好適な一形態では、さらに好適に、前記パッド列が前記周縁辺に沿って複数配置され、前記電源電圧ワイヤ接合部と前記基準電圧ワイヤ接合部は、それぞれ、複数の前記パッド列に対して共通な１本の帯状の導電層として前記実装基板上に配置されている。
上記好適な一形態では、さらに好適に、前記パッド列が前記周縁辺に沿って複数配置され、複数の前記パッド列内において、所定数の前記基準電圧パッドが１つの前記信号パッドの３方を囲む位置に配置されている。
さらに好適に、前記１本の帯状の導電層からなる前記基準電圧ワイヤ接合部と、当該基準電圧ワイヤ接合部から延びる２本の分岐部とによって、前記信号ワイヤ接合部の３方が囲まれている。
以上の構成によれば、半導体基板上の複数のパッドが、周縁辺と直交する方向に直線状配置となっている。一方で、実装基板上の複数のワイヤ接合部において、半導体基板（周縁辺）からの距離に違いがある。とくに、半導体基板上のパッド列内で信号パッドが周縁辺から最も遠く、これに対応する実装基板上の信号ワイヤ接合部は、他のワイヤ接合部より半導体基板（周縁辺）から最も遠い位置に配置されている。よって、信号パッドと信号ワイヤ接続部を結ぶ信号ワイヤは、パッド列のパッド中心を結ぶ直線の延長線に沿って架橋することができる。
他の電源電圧や基準電圧に関するパッドやワイヤ接合部の位置に制限はない。ただし、最も遠い箇所である信号パッドと信号ワイヤ接合部とが信号ワイヤで結ばれているため、その内側の領域で電源電圧や基準電圧のパッドとワイヤ接合部とのワイヤボンディングがなされる。
好ましい形態では、電源電圧パッドが周縁辺に最も近い。この場合、基準電圧パッドと基準電圧ワイヤ接合部とを接続する基準電圧ワイヤが、必然的に、電源電圧の印加部分と信号の印加部分との間に位置する。よって、信号のリターンパスとなる基準電圧のワイヤが信号ワイヤの直下を並走することになり、電位干渉（クロストークノイズ）の発生を抑えることができる。
本発明に関わる半導体集積回路は、半導体基板と、前記半導体基板に形成されている回路と、信号、電源電圧、基準電圧に対応して前記回路と電気的に接続し、前記半導体基板の一主面内で最も近い周縁辺と直交する方向に直線状に並んで配置されている複数のパッドと、を有し、前記複数のパッドが直線状に並ぶパッド列内で前記信号の入出力のための信号パッドが前記周縁辺から最も遠い側に配置されている。
本発明では好適に、前記パッド列内で前記周縁辺から近い順に、電源電圧パッド、基準電圧パッドおよび前記信号パッドが配置されている。
さらに好適に、前記パッド列が前記周縁辺に沿って複数配置され、
複数の前記パッド列内において、所定数の前記基準電圧パッドが１つの前記信号パッドの３方を囲む位置に配置されている。
本発明によれば、高密度な配置としても信号を入出力する経路にクロストークノイズが重畳しにくいワイヤ接続構造を実現した半導体装置を提供することができる。
また、本発明によれば、かかる半導体装置に好適に使用できる半導体集積回路を提供することができる。
以下、本発明の実施形態を、インターポーザ（仲介基板）を介して半導体チップをプリント基板に実装する場合を例として、図面を参照して説明する。
《第１実施形態》
図１（Ａ）に、第１実施形態に関わる半導体装置の平面図を示す。図１（Ｂ）に、図１（Ａ）のＡ−Ａ線に沿った断面図を示す。
図１に図解する半導体装置１は、「インターポーザ」と称される実装基板２と、実装基板２上に裏面が接合している「半導体集積回路」としての半導体チップ３と、を有する。
実装基板２は、半導体チップ３が接合する部分にダイパッドと称される広い面積の導電層を有する。半導体チップ３は、シリコン基板等の半導体基板の表面側に回路を、半導体リソグラフィ技術を駆使して高密度に集積化して形成している。一方、半導体基板の裏面は通常、裏面メタルが形成されている。裏面メタルは半導体基板の主領域、シリコンのボディ領域と電気的に低抵抗で接続されている。半導体基板（半導体チップ３）は、この裏面がダイパッドと電気的、機械的に強固に接合されている。この接合には、導電性ペーストなどが用いられる。
なお、半導体チップ３の裏面接続は、この例に限定されず機械的な接合のみでもよい。
半導体チップ３は、回路が形成された後のシリコンウェハを矩形、ここでは正方形にダイシングしたものである。半導体チップ３の周縁辺（平面図で見た外周の４辺）に沿って、パッド配置領域３Ａが設けられている。
実装基板２の裏面に、例えば外周部に各辺に沿って、２列の外部端子が配置されている。外部端子４は、例えばハンダなどのボール形状や、ペレット形状（箱形、円筒形）を有する。
外部端子４の配置は任意であり、実装基板２の裏面に一様に形成してもよい。実装基板２の大きさが比較的大きくしてよい場合、図１（Ａ）に透視して示すように、外部端子４は、実装基板２の外周部に複数列で設けられることが多い。
実装基板２には、各外部端子４に接続するスルーホールが厚さ方向に基板を貫いて設けられ、これにより各外部端子４が、半導体チップが接合された実装基板２の上面側の配線と電気的に接続されている。あるいは、実装基板２が多層基板から形成される場合、基板内の配線と層間（異なる層の配線間）を接続するビアホールを経由して、各外部端子４は、半導体チップが接合された実装基板２の上面側の配線と電気的に接続されている。
実装基板２の上面側、詳しくは、半導体チップ３がダイボンドされた周囲の面には、対応する外部端子４と電気的に接続されるリード配線５がパターンニングされている。図１に示すリード配線５は、実装基板２が多層基板構造の場合、その上面に形成されたパターンのみならず、内部の層のパターンを含めて透視したときのパターンを示している。
リード配線５の半導体チップ側の先端部は、ボンディングワイヤの接合部（着地部分）となるため「ランド」と称される。本発明では、このランドを「ワイヤ接合部」と称する。
本実施形態は、ノイズ耐性および配置効率が共に高い半導体チップのワイヤ接続構造、即ち、ワイヤボンディングためのパッドとランド（ワイヤ接合部）の配置と、ワイヤによる接続構造を提案する。
より詳細には、半導体チップ３の周縁辺と直交する方向に複数のパッドを配置する。この周縁辺と直交配置される複数のパッドを「パッド列」と称する。パッド列（複数のパッド）と、対応する複数のワイヤ接合部とを、ワイヤの高さを調整することで各ワイヤを接触させずに、例えば、ほぼ一直線のボンディングにより相互に結合する。そのためは、少なくとも、信号パッドと、それに対応する信号ワイヤ接合部とが、半導体チップ３の周縁辺を基準として、最も遠い位置に対向して配置されることを特徴とする。こうすることで、信号パッドと信号ワイヤ接合部との内側に、他の電源電圧や基準電圧のためのパッドやワイヤ接合部が直線状に配置する余地が生まれ、そのため、上記のようなほぼ一直線のボンディングを可能とする。
図２（Ａ）に、図１の半導体チップ３の一辺に沿った領域とその周囲を一部拡大して示す。また、図２（Ｂ）に、図２（Ａ）のＡ−Ａ線に沿った実装基板の断面図を示す。
図２に示すパッド配置領域３Ａ（図１参照）は、３つのパッドの帯が、半導体チップ３の周縁辺３Ｂに沿って配置されている。これにより、半導体チップ３の周縁辺３Ｂと直交する３つのパッド、即ち、信号パッドＰｓ、「基準電圧パッド」としてのＧＮＤパッドＰｇ、および、「電源電圧パッド」としてのＶＤＤパッドＰｄから１つのパッド列６＿ｉ（ｉ＝０〜７）が形成されている。このうち、信号パッドＰｓが周縁辺３Ｂから最も遠いことが、本実施形態でパッド配置に関する最低限の要件である。ＧＮＤパッドＰｇとＶＤＤパッドＰｄは逆でもよいが、信号に対しリターンパスを強化する意味では図２のようなパッド配置が好ましい。
これら複数のパッド列の各パッドは、半導体基板に形成されている回路７内の対応するＩＯ部に対し、信号、電源電圧または基準電圧の入出力が可能なように接続されている。なお、図２では回路７がパッド列に隣接しているが、回路７がパッド列直下に存在する場合も含む。
このパッド列に対応して、実装基板２側のワイヤ接合部も周縁辺３Ｂと直交する方向の列をなして配置されている。具体的には、周縁辺３Ｂから順に、「電源電圧ワイヤ接合部」としてのＶＤＤランドＬｄ、「基準電圧ワイヤ接合部」としてのＧＮＤランドＬｇ、および、信号ランドＬｓにより１つのランド列８＿ｉ（ｉ＝０〜７）が形成されている。ここで「ランド列」は「ワイヤ接合部の列」を意味する。
なお、図２（Ｂ）に示す実装基板２は多層基板構造を有するが、単層基板に図１（Ａ）に示すリード配線５のパターンを形成したものでもよい。
本実施形態では、ＶＤＤランドＬｄとＧＮＤランドＬｇのそれぞれが、周縁辺３Ｂと平行なライン状に配置されているが、個々のランドはパターンとして分離されている。
図２（Ｂ）に示すように、信号ワイヤＷｓの一端が信号パッドＰｓに接合され、信号ワイヤＷｓの他端が信号ランドＬｓに接合され、両者の電気的接続がとられている。また、ＧＮＤパッドＰｇとＧＮＤランドＬｇは、「基準電圧ワイヤ」としてのＧＮＤワイヤＷｇにより接続されている。同様に、ＶＤＤパッドＰｄとＶＤＤランドＬｄは、「電源電圧ワイヤ」としてのＶＤＤワイヤＷｄにより接続されている。
このパッドとランドの接続は、他のパッド列（ランド列）でも同様である。
これらのパッド列とランド列のワイヤボンディング構造において、図２（Ｂ）に代表して示すように、ワイヤ高さが信号ワイヤＷｓで最も高く、ＶＤＤワイヤＷｄで最も低く、ＧＮＤワイヤＷｇがそのほぼ中間となっている。そして、断面から見たワイヤ間距離が、ほぼ一定になっている。
Ａ−Ａ線に対応するパッド列６＿３の部分では、上面視で３つのワイヤ、即ち信号ワイヤＷｓとＧＮＤワイヤＷｇとＶＤＤワイヤＷｄが直線状にきれいに重なっている。
ところが、図２（Ａ）の例では、パッドの周縁辺と平行な方向のピッチに対して、ランド（ワイヤ接合部）の当該方向のピッチが、やや大きくなっている。このため、パッド列６＿３から遠ざかるに従って、大局的には直線で重なるものの、厳密に言うと次第に３つのワイヤが僅かに角度をもって交差するようになり直線からずれてくる。また、ワイヤのボンディング位置やテンションに製造バラツキがあるため、厳密な意味で３つのワイヤが直線状にきれいに重なることはむしろ稀である。
本実施形態では、「複数のワイヤは、パッド列のパッド中心を結ぶ直線の延長線に沿う向きで、ワイヤごとにループ高さを変えながら架橋されている」ことが特徴の１つである。ここで言う「直線の延長線に沿う向きで」とは、必ずきれいな直線で重なることを意味しない。この言葉は、大まかに直線となるようにワイヤが形成されるとの意味である。よって、本実施形態では、上記ピッチの違いによる僅かなワイヤ間に角度があることや製造バラツキにより複数のワイヤが直線状に重ならない場合があることは許容される。
このような製造バラツキは、断面でワイヤ間の距離が厳密には一定とならないことの要因としても許容される。
本実施形態によれば、信号ワイヤＷｓの直下にＧＮＤワイヤＷｇが配置されるため、信号配線のループインダクタが小さくなり、信号の透過特性（信号をスムーズに伝達する特性）が向上し、その結果、クロストークが抑制される。このことは、特に駆動周波数が高くなるほど大きな利点となる。
以上より、本実施形態では、クロストークノイズの防止または抑制と、パッド等の高密度配置の両立が可能となっている。
《第２実施形態》
図３（Ａ）に、図１の半導体チップ３の一辺に沿った領域とその周囲を一部拡大して示す。また、図３（Ｂ）に、図３（Ａ）のＡ−Ａ線に沿った実装基板の断面図を示す。この図３は、第２実施形態に関わる。
図３に示す第２実施形態のワイヤ接続構造においては、第１実施形態と同様に、半導体チップ３の周縁辺３Ｂと直交する方向に複数のパッド（信号パッドＰｓ、ＧＮＤパッドＰｇおよびＶＤＤパッドＰｄ）が配置されている。このとき信号パッドＰｓは、半導体チップ３の最も内側（回路７側）に配置する。また、このことに対応して、「信号ワイヤ接合部」としての信号ランドＬｓを半導体チップ３（周縁辺３Ｂ）から最も遠い位置に配置している。
以上の点は、第１実施形態と第２実施形態で共通する。
第１実施形態を示す図２（Ａ）では、ＶＤＤランドＬｄとＧＮＤランドＬｇのそれぞれが、ランド列８＿ｉのそれぞれで孤立して設けられていた。
これに対し、第２実施形態では、図３（Ａ）に示すように、図２（Ａ）に示すＶＤＤランドＬｄを、周縁辺３Ｂと平行な帯状につなげたようなＶＤＤライン８ｄを設けている。また、図２（Ａ）に示すＧＮＤランドＬｇを、周縁辺３Ｂと平行な帯状につなげたようなＧＮＤライン８ｇを設けている。
これらのラインは、図１のような全体図で見ると、半導体チップ３を囲む２重のリング状のパターンを形成する。
ただし、１つのパッド列で見ると、そのパッド列のパッド中心を結ぶ直線の延長線上に、「ワイヤ接合部の列」すなわち、図３（Ａ）の場合、ＶＤＤライン８ｄと、ＧＮＤライン８ｇと、信号ランドＬｓからなるランド列８＿ｉが配置されていることに変わりがない。
よって、第１実施形態と同様なワイヤをほぼ直線に重ねるボンディングが可能である。
第１実施形態と同様に半導体チップ３の外側程、高さを抑えたワイヤリングを行い、同一直線上でも接触しないようになっている。また、第１実施形態と同様、パッド数増加の効果がある。信号ワイヤＷｓの直下にＧＮＤワイヤＷｇが存在することで、信号配線のループインダクタンスが小さくなる。
第２実施形態では、これらの利点に加え、ＶＤＤライン８ｄやＧＮＤライン８ｇの配線容量が大きいため、急激な電位変動を吸収する効果がある。よって、電源電圧や基準電圧（グラウンド電圧）で保持している箇所が、自身からのクロストークノイズの発生を抑えるような効果がある。
よって、第２実施形態では、クロストークノイズの発生を抑えつつ、隣接信号からのクロストークノイズの影響を受けにくくし、信号のノイズ特性が、第１実施形態よりさらにアップするといった効果がある。
《第３実施形態》
図４（Ａ）に、図１の半導体チップ３の一辺に沿った領域とその周囲を一部拡大して示す。また、図４（Ｂ）に、図４（Ａ）のＡ−Ａ線に沿った実装基板の断面図を示す。この図４は、図３を一部変更した第３実施形態に関わる。
図４に示す第３実施形態のワイヤ接続構造は、図３に示す第２実施形態から、以下の点で変更されている。
通常、クロック信号のような非常に重要な信号はシールド配線を並走するなどして、他信号からのノイズを遮断している。しかしながら、従来のワイヤボンディング部分では周りを完全にグラウンドでシールドできなかった。
重要な信号については、その周囲のパッド列に他の信号が割り当てられた信号パッドＰｓを設けないで、シールドためのパッド列として利用する。
例えば、図４（Ａ）に示すように、重要な信号が割り当てられた信号パッドＰｓに対し、周縁辺３Ｂと平行な方向の両側に隣接する２つのパッドを、ＧＮＤパッドＰｇとして使用する。信号パッドＰｓと同じパッド列が有するＧＮＤパッドＰｇの両側の２つパッドは、最初からＧＮＤパッドＰｇである。そのため、重要な信号が割り当てられた信号パッドＰｓに対し、その３方がＧＮＤ電位で囲まれたシールド構造が形成される。このシールド構造は、ワイヤの架橋途中でも同様に維持されているため、重要な信号に、ノイズが飛び込まなくなる。つまり、この信号に限ると、第１〜第２実施形態に示すどの信号よりクロストークノイズを低減して、そのＳ／Ｎ比を大きくできる。
さらに望ましくは、図４（Ａ）の実装基板２側に示すように、重要な信号が伝達されるリード配線５ｓの両側にもＧＮＤ配線を形成する。
より詳細には、ＧＮＤライン８ｇから分岐した２本の分岐線８ｇｂ１と８ｇｂ２を、リード配線５ｓと平行に配線する。この分岐線の配線スペースのため、図２や図３でランド列８＿３の両側に形成されていたランド列８＿２と８＿４は形成されない。しかし、この両側の部分に対応する半導体チップ３側のパッド部も、ＧＮＤパッドＰｇの追加によって、本来なら信号パッドとなるパッドが犠牲になっているため、ランド列８＿２と８＿４は形成する必要がない。つまり、半導体チップ３側のパッドによるシールド構造の形成によって、実装基板２側で無駄となるスペースを有効利用して、分岐線８ｇｂ１と８ｇｂ２を形成している。
このように分岐線を形成すると、図４に示すワイヤ接続構造全体で完全なシールドがなされ、非常に強固なシールド効果が得られる。
《第４実施形態》
図５（Ａ）に、図１の半導体チップ３の一辺に沿った領域とその周囲を一部拡大して示す。また、図５（Ｂ）に、図５（Ａ）のＡ−Ａ線に沿った実装基板の断面図を示す。この図５は、図３を一部変更した第４実施形態に関わる。この変更は、図２や図４に対しても同様に行うことが可能である。ここでは一例として、第２実施形態に対する変更を、第４実施形態として説明する。
半導体チップ３外周側に配置されたＧＮＤパッドＰｇ、ＶＤＤパッドＰｄのそれぞれは、隣接したパッドもほぼ同電位である。よって、ＧＮＤパッドＰｇ同士、ＶＤＤパッドＰｄをリング状に接続しても動作上問題となることはない。
本実施形態では、図５（Ａ）に示すように、これら隣接した同電位の電源やグラウンドのパッド同士をお互いに接続し、帯もしくはリング状のパッド、即ちＶＤＤライン６ｄとＧＮＤライン６ｇを形成する。これにより半導体チップ３内部の電源ラインのインピーダンスを低減する効果が期待できる。
図５の例では、インターポーザ側の電源・グラウンドもリングもしくは帯状のランド（ＧＮＤライン８ｇおよびＶＤＤライン８ｄ）となっているため、信号ワイヤの直下以外にも信号ワイヤＷｓやＧＮＤワイヤＷｇを自由に追加することが可能となり、電源線やグラウンド線がノイズ変動しにくくなるという更なるノイズ対策の強化が可能となる。
なお、信号ワイヤＷｓやＧＮＤワイヤＷｇの追加は、図３や図４でも可能である。
＜変形例＞
上記第１〜第４実施形態を任意に組み合わせることは自由である。
また、上記実施形態は、インターポーザが実装基板の例である場合を示すものである。しかし、半導体集積回路（半導体チップ３３）を、プリント基板に直接実装してもよい。この場合、上述したワイヤ接合部の配置は、プリント基板に形成されている。この場合、プリント基板が「実装基板」の例となる。また、このワイヤ接合部の配置がなされた小型のプリント基板に半導体チップ３３を実装してモジュール化し、さらに、このモジュールをマザー基板に実装する構成でもよい。この場合、このモジュール化のための小型のプリント基板が「実装基板」の例となる。
以上の説明では、適宜、実施形態の効果を述べたが、以下に、従来のフリップチップ実装やパッドの千鳥配置に対する効果（利点）を述べる。
パッド不足に対する１つの解決策として、フリップチップ実装がある。これは、２次元のアレイ状にパッドを配置した半導体チップ３を裏返し、バンプ等を用いて実装基板（例えばインターポーザ）と接続する実装技術である。
ワイヤを用いるパッドと実装基板間の接続方法では、パッドを半導体チップの周縁部に配置する必要がある。これに対し、フリップチップ実装の場合はその制約が無い分、自由にパッド数を増加させることが可能となる。また、フリップチップ実装は、ワイヤボンドを用いる実装に比べ、隣接信号間のクロストークノイズを低減できる方法でもあり、パッド密度を上げた場合の特性低下も小さい。
以上のように、パッド数不足を解消するにはフリップチップ実装が一つの解であることは間違いない。しかしながら、フリップチップの場合、接続するインターポーザを半導体チップのパッドピッチと同レベルの配線ルールで描く必要があり、パッケージのコストアップは避けられない。特にロウエンド向けの製品の場合はこのコストアップは許容できるレベルではなく、ワイヤボンドによる実装が採用されることが多い。また、ハイエンド向けの製品であっても、複数の半導体チップを立積みするような構造の場合、そもそもフリップチップ実装は採用することができない。
以上のような理由で、ワイヤボンド実装を使用しつつもパッド不足問題を解決したいという要求は根強い。
一方、ワイヤボンド実装を採用しつつパッド数を増やす方法としては、パッドを千鳥配置する方法が採用可能である。しかしながら、この方法を採用してもパッド数を最大でも２倍にしか増やすことしかできない。さらに、パッドを千鳥に配置するため、どのパッドに信号、電源電圧、グラウンド電圧を割り当てるかを、半導体チップ設計者側、インターポーザ設計者側の双方から詰めなければならず、設計期間の増大を招いてしまう。また、特性的な問題としては、隣接ワイヤの間隔が狭くなってしまうため、クロストークノイズが増大する。
また、本発明の実施形態によれば、単位パッドを周縁辺３Ｂに対して直交する配置では得られないクロストークノイズの低減に有利なワイヤ接続構造を提供できる。
以上より、ワイヤボンディングのためのパッド数を増やすことが可能となる。また、信号ワイヤの直下を、電源電圧または基準電圧（例えばグラウンド電圧）が印加されたワイヤが通ることで、信号と電源電圧間、信号と基準電圧（グラウンド）間のループインダクタンスが低減でき、信号品質が改善される。さらに隣接パッドをシールド配線とすることで、ワイヤ部分においても非常に強固なシールドの実装が容易に可能となる。さらに、実装基板側でも分岐線によりシールド構造とすれば、ほぼ完全なシールド効果が得られる。
第１〜第４実施形態に関わる半導体装置の平面図と断面から見た構造図である。 第１実施形態に関わるワイヤ接続部分の拡大された平面図と断面構造図である。 第２実施形態に関わるワイヤ接続部分の拡大された平面図と断面構造図である。 第３実施形態に関わるワイヤ接続部分の拡大された平面図と断面構造図である。 第４実施形態に関わるワイヤ接続部分の拡大された平面図と断面構造図である。
符号の説明
１…半導体装置、２…実装基板、３…半導体チップ、３Ａ…パッド配置領域、３Ｂ…周縁辺、４…外部端子、５,５ｓ…リード配線、６＿ｉ…パッド列、６ｇ,８ｇ…ＧＮＤライン、６ｄ,８ｄ…ＶＤＤライン、７…回路、８＿ｉ…ランド列、８ｇｂ１,８ｇｂ２…分岐線、Ｐｓ…信号パッド、Ｐｇ…ＧＮＤパッド、Ｐｄ…ＶＤＤパッド、Ｗｓ…信号ワイヤ、Ｗｇ…ＧＮＤワイヤ、Ｗｄ…ＶＤＤワイヤ、Ｌｓ…信号ランド、Ｌｇ…ＧＮＤランド、Ｌｄ…ＶＤＤランド

Claims (13)

  1. 回路が形成されている半導体基板と、
    前記半導体基板の裏面と接合する実装基板と、
    信号、電源電圧、基準電圧に対応して前記回路と電気的に接続し、前記半導体基板の一主面内で最も近い周縁辺と直交する方向に直線状に並んで配置されている複数のパッドと、
    一方端が前記複数のパッドに接合している複数のワイヤと、
    前記実装基板に形成され、前記複数のワイヤの他方端が接合している複数のワイヤ接合部と、
    を有し、
    前記複数のパッドが直線状に並ぶパッド列内で前記信号の入出力のための信号パッドが前記周縁辺から最も遠い側に配置され、
    前記複数のワイヤ接合部のうち前記信号を入出力するための信号ワイヤ接合部が、他のワイヤ接合部よりも前記半導体基板から遠い、前記実装基板上の位置に配置されている
    半導体装置。
  2. 前記パッド列内で前記周縁辺から近い順に、電源電圧パッド、基準電圧パッドおよび前記信号パッドが配置され、
    前記電源電圧パッド、前記基準電圧パッドおよび前記信号パッドのそれぞれにワイヤにより電気的に接続する、電源電圧ワイヤ接合部、基準電圧ワイヤ接合部および信号ワイヤ接合部の前記実装基板上の位置が、この順で前記周縁辺から次第に遠い
    請求項１に記載の半導体装置。
  3. 前記複数のパッドと前記複数のワイヤ接合部を１対１で接合する複数のワイヤが、ワイヤごとにループ高さを変えて架橋されている
    請求項１に記載の半導体装置。
  4. 前記複数のパッドと前記複数のワイヤ接合部を１対１で接合する複数のワイヤは、ワイヤごとにループ高さを変えて架橋され、ループ高さが高い方から順に信号、基準電圧、電源電圧を伝播する各ワイヤの配置となっている
    請求項２に記載の半導体装置。
  5. 前記複数のワイヤは、前記パッド列のパッド中心を結ぶ直線の延長線に沿う向きで、ワイヤごとにループ高さを変えながら架橋されている
    請求項３に記載の半導体装置。
  6. 前記複数のワイヤは、前記パッド列のパッド中心を結ぶ直線の延長線に沿う向きで、ワイヤごとにループ高さを変えながら架橋されている
    請求項４に記載の半導体装置。
  7. 前記パッド列が前記周縁辺に沿って複数配置され、
    前記電源電圧ワイヤ接合部と前記基準電圧ワイヤ接合部は、それぞれ、複数の前記パッド列に対して共通な１本の帯状の導電層として前記実装基板上に配置されている
    請求項２に記載の半導体装置。
  8. 前記パッド列が前記周縁辺に沿って複数配置され、
    複数の前記パッド列内において、所定数の前記基準電圧パッドが１つの前記信号パッドの３方を囲む位置に配置されている
    請求項２に記載の半導体装置。
  9. 前記パッド列が前記周縁辺に沿って複数配置され、
    複数の前記パッド列内において、所定数の前記基準電圧パッドが１つの前記信号パッドの３方を囲む位置に配置されている
    請求項７に記載の半導体装置。
  10. 前記１本の帯状の導電層からなる前記基準電圧ワイヤ接合部と、当該基準電圧ワイヤ接合部から延びる２本の分岐部とによって、前記信号ワイヤ接合部の３方が囲まれている
    請求項９に記載の半導体装置。
  11. 半導体基板と、
    前記半導体基板に形成されている回路と、
    信号、電源電圧、基準電圧に対応して前記回路と電気的に接続し、前記半導体基板の一主面内で最も近い周縁辺と直交する方向に直線状に並んで配置されている複数のパッドと、
    を有し、
    前記複数のパッドが直線状に並ぶパッド列内で前記信号の入出力のための信号パッドが前記周縁辺から最も遠い側に配置されている
    半導体集積回路。
  12. 前記パッド列内で前記周縁辺から近い順に、電源電圧パッド、基準電圧パッドおよび前記信号パッドが配置されている
    請求項１１に記載の半導体集積回路。
  13. 前記パッド列が前記周縁辺に沿って複数配置され、
    複数の前記パッド列内において、所定数の前記基準電圧パッドが１つの前記信号パッドの３方を囲む位置に配置されている
    請求項１１に記載の半導体集積回路。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101088353B1 (ko) 2011-04-18 2011-11-30 테세라, 인코포레이티드 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
JP2012028429A (ja) * 2010-07-21 2012-02-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012230986A (ja) * 2011-04-26 2012-11-22 Renesas Electronics Corp 半導体装置
JP2013232622A (ja) * 2013-01-21 2013-11-14 Lapis Semiconductor Co Ltd 半導体装置及び計測機器
WO2019181373A1 (ja) * 2018-03-22 2019-09-26 日本電信電話株式会社 ワイヤボンディング構造
JP7410125B2 (ja) 2018-08-27 2024-01-09 インターナショナル・ビジネス・マシーンズ・コーポレーション 量子計算チップのためのワイヤボンド・クロストーク減少

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8549257B2 (en) * 2011-01-10 2013-10-01 Arm Limited Area efficient arrangement of interface devices within an integrated circuit
JP2013093345A (ja) * 2011-10-24 2013-05-16 Hitachi Ltd 光モジュールおよび多層基板
TWI603140B (zh) * 2012-07-06 2017-10-21 友達光電股份有限公司 電泳式顯示面板
JP6118652B2 (ja) * 2013-02-22 2017-04-19 ルネサスエレクトロニクス株式会社 半導体チップ及び半導体装置
US20160307873A1 (en) * 2015-04-16 2016-10-20 Mediatek Inc. Bonding pad arrangment design for semiconductor package
CN109075130B (zh) * 2016-05-24 2019-11-22 野田士克林股份有限公司 中间连接器、包括中间连接器的半导体装置和制造中间连接器的方法
KR102564605B1 (ko) * 2018-12-21 2023-08-14 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN112151506B (zh) * 2019-06-26 2022-11-22 瑞昱半导体股份有限公司 电子封装结构及其晶片
KR20210045876A (ko) * 2019-10-17 2021-04-27 에스케이하이닉스 주식회사 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0927512A (ja) * 1995-07-10 1997-01-28 Mitsubishi Electric Corp 半導体装置
JP2000349192A (ja) * 1999-06-07 2000-12-15 Canon Inc 半導体集積回路およびプリント配線板
JP2001244293A (ja) * 2000-02-25 2001-09-07 Oki Electric Ind Co Ltd 半導体素子及びこれを用いた半導体装置
JP2003249904A (ja) * 2001-11-13 2003-09-05 Koninkl Philips Electronics Nv グランド又は電源回路より伝送線をシールドするための装置
JP2005191447A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000252363A (ja) 1999-03-01 2000-09-14 Kawasaki Steel Corp 半導体集積回路
US6812580B1 (en) * 2003-06-09 2004-11-02 Freescale Semiconductor, Inc. Semiconductor package having optimized wire bond positioning
JP2005252095A (ja) 2004-03-05 2005-09-15 Kawasaki Microelectronics Kk 半導体集積回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0927512A (ja) * 1995-07-10 1997-01-28 Mitsubishi Electric Corp 半導体装置
JP2000349192A (ja) * 1999-06-07 2000-12-15 Canon Inc 半導体集積回路およびプリント配線板
JP2001244293A (ja) * 2000-02-25 2001-09-07 Oki Electric Ind Co Ltd 半導体素子及びこれを用いた半導体装置
JP2003249904A (ja) * 2001-11-13 2003-09-05 Koninkl Philips Electronics Nv グランド又は電源回路より伝送線をシールドするための装置
JP2005191447A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012028429A (ja) * 2010-07-21 2012-02-09 Renesas Electronics Corp 半導体装置およびその製造方法
KR101088353B1 (ko) 2011-04-18 2011-11-30 테세라, 인코포레이티드 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
JP2012230986A (ja) * 2011-04-26 2012-11-22 Renesas Electronics Corp 半導体装置
JP2013232622A (ja) * 2013-01-21 2013-11-14 Lapis Semiconductor Co Ltd 半導体装置及び計測機器
WO2019181373A1 (ja) * 2018-03-22 2019-09-26 日本電信電話株式会社 ワイヤボンディング構造
JP7410125B2 (ja) 2018-08-27 2024-01-09 インターナショナル・ビジネス・マシーンズ・コーポレーション 量子計算チップのためのワイヤボンド・クロストーク減少

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