KR100762908B1 - Ｂｇａ 타입 패키지용 기판 - Google Patents

Abstract

본 발명은 BGA(Ball Grid Array) 타입 패키지용 기판을 개시한다. 개시된 본 발명의 BGA 타입 패키지용 기판은 배선을 4층의 그물망 구조로 배열되게 형성하면서 비아 패턴을 이용해 배선들간을 상호 연결시키며, 상기 비아 패턴에 의해 연결되는 배선부 주변에 패드 캐패시터를 형성해준다. 이렇게 함으로써, 본 발명은 변경된 구조의 기판 적용을 통해 패키지의 전기적 특성을 향상시키며, 특히, 기판에 의해 캐패시턴스 성분이 우세한 패키지 구조를 만듦으로써 고주파 영역에서도 반도체칩의 안정적인 동작이 이루어지도록 할 수 있다.

BGA 패키지, FBGA 패키지, 내장형 캐패시터, 광대역, 신호잡음

Description

ＢＧＡ 타입 패키지용 기판{Substrate for BGA type package}

도 1은 본 발명에 따른 BGA 타입 패키지용 기판을 도시한 사시도.

도 2는 도 1의 절개부를 확대하여 도시한 사시도.

도 3은 본 발명에 따른 BGA 타입 패키지용 기판의 저면 사시도.

도 4 및 도 5는 본 발명에 따른 BGA 타입 패키지용 기판에서의 배선들간 연결 구조를 도시한 요부 단면도 및 사시도.

도 6은 본 발명에 따른 BGA 타입 패키지용 기판의 내장형 패드 캐패시터를 설명하기 위한 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 절연기판 2 : 신호 배선

2a : 1층 배선 2b : 4층 배선

4 : 전원/접지 배선 4a : 2층 배선

4b : 3층 배선 6 : 비아패턴

7 : 전극단자 8 : 솔더 범프

10 : 패드 캐패시터

본 발명은 BGA(Ball Grid Array) 타입 패키지에 관한 것으로, 보다 상세하게는, 고주파수 영역에서도 반도체칩의 동작이 안정적으로 이루어지도록 할 수 있는 BGA 타입 패키지용 기판에 관한 것이다.

반도체 패키지는 그 크기를 낮추면서 전기적 특성을 향상시키는 방향으로 개발되어져 왔다. 볼 그리드 어레이(Ball Grid Array: 이하, BGA) 패키지는 그 좋은 예이며, 이러한 BGA 패키지는 전체 크기가 칩 크기와 유사하기 때문에 실장 면적을 최소화할 수 있고, 또한, 솔더 볼에 의해 외부 회로와의 전기적 연결이 이루어지므로 전기적 신호 전달 경로의 최소화를 통해 향상된 전기적 특성을 갖는다. 특별히, 최근의 반도체칩이 작은 크기이면서도 더 많은 신호 입출력 패드를 구비하게 됨으로써, 이에 부응해서, 상기의 BGA 패키지는 FBGA(Fine-pitch BGA) 패키지의 형태로 제작되고 있다.

상기 FBGA 패키지는 회로배선을 구비한 기판 상에 반도체칩이 부착되고, 상기 기판의 회로배선과 반도체칩의 입출력 패드가 금속와이어에 의해 전기적으로 연결되며, 상기 반도체칩과 금속와이어를 포함한 기판 상면이 EMC와 같은 봉지제로 밀봉되고, 그리고, 상기 기판의 하면에 다수의 솔더 볼이 부착된 구조로서, 입출력 단자, 즉, 솔더 볼의 피치를 0.8㎜ 이하로 하고, 그 전체 크기를 4∼21㎜ 정도로 할 수 있으므로, 초소형 패키지를 구현할 수 있다.

그런데, FBGA 패키지를 포함하여 BGA 타입 패키지에 대한 종래의 연구는 그 크기를 줄이면서 반도체칩의 입출력 패드를 패키지의 입출력 단자로 밀도 높게 연 결시키는 방법에만 치중되어 왔을 뿐, 신호 잡음에 의해 반도체칩의 오동작이 일어나는 문제에 대해서는 구체적으로 연구되지 못하였다. 이에 따라, BGA 타입 패키지가 크로스토크 잡음, 접지반사 잡음(또는, 동시 스위칭 잡음) 및 전자기파 잡음 등의 주변에서 발생되는 신호 잡음이 강한 환경에 적용될 경우, 패키지의 높은 인덕턴스 성분에 기인하는 신호 잡음으로 인해 반도체칩의 오동작이 발생될 수 있다.

그러므로, 신호 잡음이 강한 환경, 다시말해, 고주파수 영역의 제품에 BGA 타입 패키지를 적용하기 위해서는 신호 잡음에 민감하지 않는 구조의 설계가 반드시 수반되어야만 한다.

따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 고주파수 영역에서도 반도체칩의 동작이 안정적으로 이루어지도록 할 수 있는 BGA 타입 패키지용 기판을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 절연기판 내에 다수의 배선이 형성된 구조로 이루어진 BGA 타입 패키지용 기판에 있어서, 상기 배선은 신호 배선의 역할을 하는 다수의 1층 배선 및 4층 배선과 전원/접지 배선의 역할을 하는 다수의 2층 배선 및 3층 배선을 포함하는 4층 배선 구조로 형성되고, 상기 다수의 1층 배선과 3층 배선은 제1방향으로 배열되게 형성되고, 상기 2층 배선과 4층 배선은 상기 제1방향과 수직하는 제2방향으로 배열되게 형성되며, 상기 1층 배선과 4층 배선 및 2층 배선과 3층 배선은 각각 비아 패턴에 의해 상호 전기적으로 연결된 것 을 특징으로 하는 BGA 타입 패키지용 기판을 제공한다.

여기서, 상기 제1방향은 x축 방향이고, 상기 제2방향은 y축 방향인 것을 특징으로 한다.

상기 1층 배선 및 4층 배선은 제1폭을 가지고 제1폭의 2배에 해당하는 제2폭의 피치로 배열되게 형성되고, 상기 2층 배선 및 3층 배선은 제3폭을 가지고 상기 제2폭의 2배에 해당하는 제4폭의 피치로 배열되게 형성된 것을 특징으로 한다.

상기 제1폭은 50∼150㎛의 범위를 가지며, 상기 제3폭은 100∼300㎛의 범위를 갖는 것을 특징으로 한다.

상기 제2폭과 제3폭은 동일한 크기인 것을 특징으로 한다.

상기 1층 배선과 4층 배선, 그리고, 상기 2층 배선과 3층 배선은 비아 패턴에 의해 상호 연결되는 부분이 그 이외 부분과 동일 폭을 갖거나, 또는, 그 이외 부분 보다 상대적으로 큰 폭을 갖는 것을 특징으로 한다.

상기 1층 배선과 4층 배선, 그리고, 상기 2층 배선과 3층 배선의 연결부 각각은 150∼600㎛의 크기를 가지며, 배선들간 간격은 50∼100㎛인 것을 특징으로 한다.

상기 비아 패턴은 반도체칩의 입출력 패드로부터 1층 배선 및 4층 배선, 그리고, 2층 배선 및 3층 배선을 경유하여 전기적 신호 전달 경로의 길이가 최단 거리가 되도록 하는 위치에 설치된 것을 특징으로 한다.

상기 절연기판의 상면에 형성된 반도체칩의 입출력 패드와 와이어 본딩되는 다수의 전극단자를 더 포함하는 것을 특징으로 한다.

상기 절연기판의 밑면에 배선과 전기적으로 연결되게 부착된 다수의 솔더 범프를 더 포함하는 것을 특징으로 한다.

삭제

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 BGA 타입 패키지에 제공되는 기판을 4층의 그물망 구조로 배선이 배열되도록 구성하며, 특히, 배선층에 캐패시터(이하, "패드 캐패시터"라 칭함)를 형성해준다.

이 경우, 이러한 기판이 적용된 BGA 패키지는 캐패시턴스 성분이 우세한 구조를 갖게 되며, 이에 따라, 신호 잡음에 덜 민감한 패키지가 되므로, 본 발명의 기판이 적용된 BGA 패키지는 10GHz까지의 높은 주파수 대역의 제품에 적용될 때에도 반도체칩의 동작이 안정적으로 이루어지도록 할 수 있다.

특히, 본 발명에 따른 패드 캐패시터는 기판 외부에 캐패시터를 실장하여 동작 특성을 만족시키던 종래의 방법과는 달리 기판 내부에 내장형으로 형성되기 때문에 구조적으로 간단하며, 추가적인 부품의 공급이 없어 비용 측면에서도 잇점이 있고, 그리고, 패키지 자체가 캐패시턴스를 형성하므로 잡음 제거 효과도 우수하다.

구체적으로, 도 1 내지 도 5는 본 발명에 따른 BGA 타입 패키지용 기판을 설 명하기 위한 도면들로서, 이를 설명하면 다음과 같다. 여기서, 도 1은 본 발명에 따른 BGA 타입 패키지용 기판의 사시도이고, 도 2는 도 1의 절개부를 확대하여 도시한 사시도이며, 도 3은 본 발명에 따른 BGA 타입 패키지용 기판의 저면 사시도이고, 도 4는 본 발명에 따른 BGA 타입 패키지용 기판에서의 배선들간 연결 구조를 도시한 요부 단면도 및 사시도이다.

먼저, 도 1 내지 도 3을 참조하면, 본 발명의 BGA 타입 패키지용 기판은 절연기판(1) 내의 배선들(2, 4)이 4층 구조이면서 그물망 구조로 배열되게 형성되고, 그리고, 상기 절연기판(1)의 상면에는 다수의 전극단자(bond finger; 7)가 형성되며, 상기 절연기판(1)의 밑면에는 외부 회로에의 실장 수단으로서 배선과 전기적으로 연결되게 다수의 솔더 범프(8)가 부착된 구조를 갖는다.

상기 절연기판(1)은 FR-4, Duroid 및 Rogers 등의 에폭시(epoxy) 계통의 절연 물질로 구성되며, 배선들(2, 4)은 구리, 텅스텐 및 알루미늄 등의 금속 물질로 구성된다. 상기 솔더 범프(8)는 Pb/Sn, Sn 또는 Au/Sn 등의 물질로 구성된다. 이때, 이러한 솔더 범프(8)는 솔더 볼과 형태만 상이할 뿐 동일한 것으로 이해될 수 있다.

최상층인 1층 배선(2a)과 최하층인 4층 배선(2b)은 신호를 전달하는 신호 배선(2)으로 역할하며, 중간의 2층 배선(4a) 및 3층 배선(4b)은 전원/접지 배선(4)으로 역할한다. 그리고, 상기 배선들(2, 4)은 그물망 배선 구조를 갖도록, 예컨데, 상기 1층 배선(2a)은 x축 방향으로, 그리고, 상기 4층 배선(2b)은 y축 방향으로 배열되게 형성되며, 상기 2층 배선(4a)은 y축 방향으로, 그리고, 3층 배선(4b)은 x축 방향으로 배열되게 형성된다.

또한, 도 2에 도시된 바와 같이, 상기 1층 배선(2a)과 4층 배선(2b)은, 예컨데, 그 폭(W)을 50∼150㎛로 할 때, 2W의 피치(pitch)로 배열되며, 상기 2층 배선(4a)과 3층 배선(4b)은 선폭을 2W(100∼300㎛)로 하면서 그 피치를 4W로 하여 배열된다.

아울러, 도 4에 도시된 바와 같이, 상기 1층 배선(2a)과 4층 배선(2b), 그리고, 2층 배선(4a)과 3층 배선(4b)은 각각 비아 패턴(6)에 의해 전기적으로 상호 연결된다. 이때, 상기 비아 패턴(6)은 반도체칩의 입출력 패드로부터 상기 1층 배선(2a) 및 4층 배선(2b), 그리고, 2층 배선(4a) 및 3층 배선(4b)을 경유하는 전기적 신호 전달 경로의 길이가 최단 거리가 되도록 하는 위치에 설치된다.

여기서, 상기 비아 패턴(6)에 의해 상호 연결되는 배선 부분들 사이에서는 구조적으로 전극들 사이에 유전막이 개재되므로 패드 캐패시터가 구성된다.

이때, 상기 비아 패턴(6)에 의해 상호 연결되는 배선 부분들 각각은, 도 5에 도시된 바와 같이, 그 이외 배선 부분들 보다 상대적으로 더 큰 크기를 갖도록 구성하는 것이 바람직하다. 이것은 배선의 크기를 전체적으로 동일하게 해도 되지만, 캐패시턴스 값이 전극 면적에 비례한다는 것을 고려할 때, 비아 패턴(6)에 의해 연결되는 배선 부분의 크기를 크게 하는 것이 큰 캐패시턴스 값을 갖는 패드 캐패시터(10)를 구성하는데 유리하기 때문이다. 따라서, 상기 1층 배선(2a)과 4층 배선(2b), 그리고, 2층 배선(4a)과 3층 배선(4b)은 각각 비아 패턴(6)에 의해 임의의 부분이 전기적으로 연결되는데, 배선 연결부를 크게 설계함에 따라 상기 비아 패 턴(6) 주위의 배선 부분들 사이에서 구조적으로 캐패시턴스 값이 큰 패드 캐패시터(10)를 구성하게 된다.

예컨데, 상기 비아 패턴(6)과 연결되는 각 배선에서의 연결부는 150∼600㎛ 정도의 크기를 갖는 사각형 또는 원형 모양으로 설계하며, 그 이외의 다른 모양으로 형성하여도 무방하다. 그리고, 배선들간 간격은 50∼100㎛ 정도를 갖도록 설계한다. 또한, 본 발명은 절연기판(1) 내에 유전상수가 높은 유전물질은 추가 삽입하여 높은 캐패시턴스 값을 갖는 패드 캐패시터(10)를 구성할 수도 있다.

도 6은 본 발명에 따른 BGA 타입 패키지용 기판의 패드 캐패시터를 설명하기 위한 도면으로서, 도시된 바와 같이, 패드 캐패시터(10)는 비아 패턴 주위의 배선 부분들 사이에서 발생되며, 이때, 각 배선들은 전극으로 역할하고, 절연기판은 유전막으로 역할하게 된다.

그러므로, 미세패턴 BGA 타입 패키지, 즉, FBGA 패키지는 배선 선폭을 좁게 하는 것과 관련해서 회로에 연결되는 배선에 의해 형성되는 인덕턴스 값이 높은 것이 일반적이지만, 본 발명은 패드 캐패시터를 갖는 기판을 제공함으로써, 이러한 기판을 포함하는 FBGA 패키지는 인덕턴스 값 보다는 캐패시턴스 값이 우세한 패키지 구조가 되며, 따라서, 본 발명의 기판을 채용한 FBGA 패키지는 높은 주파수 대역에서의 신호 잡음에 덜 민감하게 되는 바, 신호 잡음이 큰 환경의 제품, 예컨데, 자기파 또는 강한 전류를 수반하는 전자 회로 구조에 사용될 때에도 반도체칩이 안정적으로 동작될 수 있도록 할 수 있다.

부가해서, 본 발명은 배선을 그물망 구조로 배열하기 때문에 반도체칩의 입 출력 패드로부터 솔더 범프(=솔더 볼)에 이르는 신호 전달 경로 길이를 최소화시킬 수 있으며, 따라서, BGA 패키지의 전기적 특성을 더욱 향상시킬 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 기판 배선을 그물망 구조로 형성하면서 배선층에 패드 캐패시터를 형성해줌으로써, 신호 전달 경로의 최소화를 통해 패키지의 전기적 특성을 향상시킬 수 있으며, 특히, 인덕턴스 성분 보다는 캐패시턴스 성분이 큰 패키지 구조를 구현할 수 있어서 GHz 이상의 고주파 영역에서도 반도체칩의 안정적인 동작이 이루어지도록 할 수 있고, 그래서, 통상의 메모리 칩이나 ASIC 비메모리 칩 및 초고주파 통신용 IC 칩을 위한 실장 패키지를 신뢰성있게 구현할 수 있다.

또한, 본 발명은 PCB(Printed Circuit Board) 위에 실장되던 SMT(Surface Mount Technology) 캐패시터나 반도체칩 주변에 실장되던 기존의 칩 캐패시터를 패키지 내부, 즉, 기판 내부로 이동시켜 형성함으로써, 캐패시터 실장을 위한 추가적인 배선의 형성이 생략되도록 할 수 있고, 또한, 추가적인 제조 공정이나 부품의 실장 또한 제거할 수 있다.

게다가, 본 발명은 기판 내부에 내장형으로 캐패시터를 구성하므로, 잡음 제 거 효과가 우수한 패키지를 구현할 수 있다.

Claims (11)

1. 절연기판 내에 다수의 배선이 형성된 구조로 이루어진 BGA(Ball Grid Array) 타입 패키지용 기판에 있어서,

   상기 배선은 신호 배선의 역할을 하는 다수의 1층 배선 및 4층 배선과 전원/접지 배선의 역할을 하는 다수의 2층 배선 및 3층 배선을 포함하는 4층 배선 구조로 형성되고,

   상기 다수의 1층 배선과 3층 배선은 제1방향으로 배열되게 형성되고, 상기 2층 배선과 4층 배선은 상기 제1방향과 수직하는 제2방향으로 배열되게 형성되며,

   상기 1층 배선과 4층 배선 및 2층 배선과 3층 배선은 각각 비아 패턴에 의해 상호 전기적으로 연결된 것을 특징으로 하는 BGA 타입 패키지용 기판.
2. 제 1 항에 있어서,

   상기 제1방향은 x축 방향이고, 상기 제2방향은 y축 방향인 것을 특징으로 하는 BGA 타입 패키지용 기판.
3. 제 1 항에 있어서,

   상기 1층 배선 및 4층 배선은 제1폭을 가지고 제1폭의 2배에 해당하는 제2폭의 피치로 배열되게 형성되고, 상기 2층 배선 및 3층 배선은 제3폭을 가지고 상기 제2폭의 2배에 해당하는 제4폭의 피치로 배열되게 형성된 것을 특징으로 하는 BGA 타입 패키지용 기판.
4. 제 3 항에 있어서,

   상기 제1폭은 50∼150㎛의 범위를 가지며, 상기 제3폭은 100∼300㎛의 범위를 갖는 것을 특징으로 하는 BGA 타입 패키지용 기판.
5. 제 3 항에 있어서,

   상기 제2폭과 제3폭은 동일한 크기인 것을 특징으로 하는 BGA 타입 패키지용 기판.
6. 제 1 항에 있어서,

   상기 1층 배선과 4층 배선, 그리고, 상기 2층 배선과 3층 배선은 비아 패턴에 의해 상호 연결되는 부분이 그 이외 부분과 동일 폭을 갖거나, 또는, 그 이외 부분 보다 상대적으로 큰 폭을 갖는 것을 특징으로 하는 BGA 타입 패키지용 기판.
7. 제 6 항에 있어서,

   상기 1층 배선과 4층 배선, 그리고, 상기 2층 배선과 3층 배선의 연결부 각각은 150∼600㎛의 크기를 가지며, 배선들간 간격은 50∼100㎛인 것을 특징으로 하는 BGA 타입 패키지용 기판.
8. 제 1 항에 있어서,

   상기 비아 패턴은 반도체칩의 입출력 패드로부터 1층 배선 및 4층 배선, 그리고, 2층 배선 및 3층 배선을 경유하여 전기적 신호 전달 경로의 길이가 최단 거리가 되도록 하는 위치에 설치된 것을 특징으로 하는 BGA 타입 패키지용 기판.
9. 제 1 항에 있어서,

   상기 절연기판의 상면에 형성된 반도체칩의 입출력 패드와 와이어 본딩되는 다수의 전극단자를 더 포함하는 것을 특징으로 하는 BGA 타입 패키지용 기판.
10. 제 1 항에 있어서,

    상기 절연기판의 밑면에 배선과 전기적으로 연결되게 부착된 다수의 솔더 범프를 더 포함하는 것을 특징으로 하는 BGA 타입 패키지용 기판.
11. 삭제

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