CN112768426B - 一种多芯片模块 - Google Patents

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Abstract

一种多芯片模块，多芯片模块包括基底；位于基底上的中央引线框和多个外围引线框，外围引线框位于中央引线框的至少一侧；至少一个多层电路板，多层电路板包括至少三层走线层，多层电路板的顶层表贴有多个独立无源器件，多层电路板装贴于部分中央引线框和至少部分外围引线框上。通过本发明的技术方案，避免了使用键合线实现无源器件的设置，且避免了多层电路板引出至外围引线框的键合线的使用，减少了多芯片模块中键合线的数量，降低了多芯片模块封装时所使用的塑封对键合线的影响，进而降低了塑封对多芯片模块电性能的影响，避免了塑封影响过大导致多芯片模块失效的问题。

Description

一种多芯片模块
技术领域
本发明实施例涉及芯片领域，尤其涉及一种多芯片模块。
背景技术
多芯片模块(Multichip Module，MCM)一般将多个未封装的集成电路(IC)或半导体管芯与其它分立元件放置于一个统一的基底上，在不同的应用需求下MCM可采用不同的封装方式，其中树脂塑封由于低廉的成本非常适合设计初期或对可靠性要求并不苛刻的应用领域。在树脂塑封过程中，随着塑封用料的增加，其热膨胀效应导致的内应力愈发明显，可能引起裸片内布线发生翘曲、部件剥离，从而导致电气连接破坏。
在一些射频应用中，键合线的长度和高度对MCM的最终性能都有显著影响，而塑封材料会影响键合线周围环境的介电常数等，塑封材料的重力还有可能导致键合线高度的改变，引起性能的偏差。
发明内容
有鉴于此，本发明实施例提供了一种多芯片模块，避免了使用键合线实现无源器件的设置，且避免了多层电路板引出至外围引线框的键合线的使用，减少了多芯片模块中键合线的数量，降低了多芯片模块封装时所使用的塑封对键合线的影响。
本发明实施例提供了一种多芯片模块，包括：
基底；
位于所述基底上的中央引线框和多个外围引线框，所述外围引线框位于所述中央引线框的至少一侧；
至少一个多层电路板，所述多层电路板包括至少三层走线层，所述多层电路板的顶层表贴有多个独立无源器件，所述多层电路板装贴于部分所述中央引线框和至少部分所述外围引线框上。
进一步地，所述多层电路板的底层装贴于所述外围引线框的区域设置有第一图案化覆铜结构，所述多层电路板通过所述第一图案化覆铜结构与所述外围引线框电连接。
进一步地，所述多层电路板的中间层形成有电路网络，所述电路网络的外接节点通过过孔与所述第一图案化覆铜结构电连接。
进一步地，所述多层电路板的顶层设置有多个第一孤立覆铜结构，所述第一孤立覆铜结构用于为所述独立无源器件提供表贴电连接点。
进一步地，所述多芯片模块还包括装贴于所述中央引线框上的有源器件，所述有源器件键合至所述多层电路板。
进一步地，所述多层电路板的顶层还设置有多个第二孤立覆铜结构，所述第二孤立覆铜结构用于为所述有源器件提供键合电连接点。
进一步地，所述多层电路板的中间层形成有电路网络，所述第一孤立覆铜结构以及所述第二孤立覆铜结构均通过过孔与所述电路网络的对应节点电连接。
进一步地，所述多层电路板的顶层还设置有接入电源信号的第二图案化覆铜结构，所述第二图案化覆铜结构包围所述第一孤立覆铜结构和所述第二孤立覆铜结构设置，所述第二图案化覆铜结构、所述第一孤立覆铜结构和所述第二孤立覆铜结构两两电绝缘。
进一步地，所述多层电路板的底层装贴于所述中央引线框的区域设置有接入所述电源信号的第三图案化覆铜结构。
进一步地，所述第二图案化覆铜结构通过过孔与所述第三图案化覆铜结构电连接。
本发明实施例提供了一种多芯片模块，设置多芯片模块包括基底、位于基底上的中央引线框和多个外围引线框，外围引线框位于中央引线框的至少一侧，多芯片模块还包括至少一个多层电路板，多层电路板包括至少三层走线层，多层电路板的顶层表贴有多个独立无源器件，多层电路板装贴于部分中央引线框和至少部分外围引线框上，这样，通过在多芯片模块中设置多层电路板，使得多个独立无源器件表贴于多层电路板的顶层，多层电路板装贴于部分中央引线框和至少部分外围引线框上，独立无源器件利用多层电路板即可实现与外围引线框的电连接关系，即避免了使用键合线实现无源器件的设置，减少了多芯片模块中键合线的数量。另外，设置多层电路板装帖于部分外围引线框上，避免了多层电路板引出至外围引线框的键合线的使用，进一步减少了多芯片模块中键合线的数量，降低了多芯片模块封装时所使用的塑封对键合线的影响，进而降低了塑封对多芯片模块电性能的影响，避免了塑封影响过大导致多芯片模块失效的问题。
附图说明
为了更清楚地说明本发明实施例或背景技术中的技术方案，下面将对实施例或背景技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例的示意图，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的方案。
图1为本发明实施例提供的一种多芯片模块的立体结构示意图；
图2为本发明实施例提供的一种多芯片模块的剖面结构示意图；
图3为图2中多层电路板的局部放大示意图；
图4为现有技术采用的多芯片模块的立体结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。贯穿本说明书中，相同或相似的附图标号代表相同或相似的结构、元件或流程。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供了一种多芯片模块，多芯片模块包括基底、位于基底上的中央引线框和多个外围引线框，外围引线框位于中央引线框的至少一侧。多芯片模块还包括至少一个多层电路板，多层电路板包括至少三层走线层，多层电路板的顶层表贴有多个独立无源器件，多层电路板装贴于部分中央引线框和至少部分外围引线框上。
多芯片模块一般将多个未封装的集成电路或半导体管芯与其它分立元件放置于一个统一的基底上，在使用时可将多芯片模块看作是单个组件，与各个IC单独封装的方案相比，MCM节省了原料，减少了制造工艺，极大地缩小了占用面积。在不同的应用需求下MCM可采用不同的封装方式，其中树脂塑封由于低廉的成本非常适合设计初期或对可靠性要求并不苛刻的应用领域。在树脂塑封过程中，为了增强封装成品的耐湿性，器件周围应被树脂材料充分包围，且有效隔离长度应尽量长。但是，随着塑封用料的增加，其热膨胀效应导致的内应力愈发明显，可能引起裸片内布线发生翘曲、部件剥离，从而导致电气连接破坏。在一些射频应用中，键合线的长度和高度对MCM的最终性能都有显著影响，而塑封材料会影响键合线周围环境的介电常数等，塑封材料的重力还有可能导致键合线高度的改变，引起性能的偏差。
本发明实施例提供了一种多芯片模块，通过在多芯片模块中设置多层电路板，使得多个独立无源器件表贴于多层电路板的顶层，多层电路板装贴于部分中央引线框和至少部分外围引线框上，独立无源器件利用多层电路板即可实现与外围引线框的电连接关系，即避免了使用键合线实现无源器件的设置，减少了多芯片模块中键合线的数量。另外，设置多层电路板装帖于部分外围引线框上，避免了多层电路板引出至外围引线框的键合线的使用，进一步减少了多芯片模块中键合线的数量，降低了多芯片模块封装时所使用的塑封对键合线的影响，进而降低了塑封对多芯片模块电性能的影响，避免了塑封影响过大导致多芯片模块失效的问题。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例提供的一种多芯片模块的立体结构示意图，图2为本发明实施例提供的一种多芯片模块的剖面结构示意图，图3为图2中多层电路板的局部放大示意图。结合图1至图3，多芯片模块包括基底1以及位于基底1上的中央引线框21和多个外围引线框22，外围引线框22位于中央引线框21的至少一侧，多芯片模块还包括至少一个多层电路板3，图1示例性地示出了两个多层电路板3，多层电路板3包括至少三层走线层，图1和图2示例性地示出了多层电路板3包括四层走线层，多层电路板3的顶层31表贴有多个独立无源器件4，多层电路板3装贴于部分中央引线框21和至少部分外围引线框22上。示例性地，独立无源器件4可以为表面安装器件(Surface Mount Devices，SMD)，多层电路板3可以为微型多层电路板。
具体地，中央引线框21相较于外围引线框22面积较大，散热性能较好，有利于多芯片模块中设置于中央引线框21上的各器件的散热，以优化设置于中央引线框21上的各器件的性能。另外，中央引线框21还用于传输接地信号，用于为设置于中央引线框21上的器件提供接地信号。外围引线框22设置于中央引线框21的至少一侧，封装后的多芯片模块中，外围引线框22与多芯片模块的封装引脚(图中未示出)形成物理电连接，多芯片模块的封装引脚用于引出多芯片模块与外部器件交互的电信号，也可用于辅助接地。
示例性地，图1设置外围引线框22位于中央引线框21的四周，即设置多芯片模块采用QFN封装方式，QFN(Quad Flat No-lead package，方形扁平无引脚分装)封装的部件属于表面贴装型封装之一，QFN封装是一种无引脚封装，QFN封装部件呈正方形或矩形，采用QFN封装方式的多芯片模块中的中央引线框21的四周均设置有外围引线框22，这与QFN封装底部的焊盘布局相同，每个引线框与其下方的焊盘一一对应相连。另外，也可以设置多芯片模块采用DFN封装方式，DFN(Dual Flat No-lead package，双边扁平无引脚分装)封装方式与QFN封装方式的区别在于，DFN封装方式仅在中央引线框21的两侧设置有外围引线框22，例如设置图1中，中央引线框21仅上下两侧设置有外围引线框22，或者设置中央引线框21仅左右两侧设置有外围引线框22。
在高功率应用中，QFN和DFN封装方式凭借优异的导热性能和更小的贴装面积得到了广泛的使用，QFN和DFN均为表面贴装型封装，由于焊接引脚隐藏在封装底面，封装四周无引脚伸出，因此贴装占有面积小，且QFN和DFN封装内部引脚与焊盘之间的导电路径短，自感系数以及封装体内布线电阻很低，故能提供卓越的电性能。多芯片模块也可以采用其它的封装形式，本发明实施例对此不作具体限定，确保外围引线框22位于中央引线框21的至少一侧即可。
图4为现有技术采用的多芯片模块的立体结构示意图。如图4所示，现有技术采用的多芯片模块中的无源器件采用集成无源器件(Integrated Passive Device，IPD)，IPD在芯片内部实现电容或电感等无源器件的功能，多功能模块采用键合线10实现各个组件之间的连接，例如图4中各个IPD器件之间以及IPD与外围引线框22均需要采用键合线10进行连接，由于IPD器件未封装，在对多功能模块进行塑封时，塑封材料与IPD的表面直接接触，在塑封树脂加热固化的过程中，树脂材料产生的内应力可能会改变IPD内器件的线宽等因素，严重时甚至可能导致器件受损或者失效，且IPD引出的较多的键合线10使得塑封导致的多芯片模块的性能偏移越严重。
具体地，结合图1至图3，本发明实施例采用的独立无源器件4可以是单独的电容或者单独的电感等单独设置的无源器件，与集成无源器件IPD为相对概念，通过在多芯片模块中设置多层电路板3，使得多个独立无源器件4表贴于多层电路板3的顶层31，多层电路板3装贴于部分中央引线框21和至少部分外围引线框22上，独立无源器件4无需使用键合线，利用多层电路板3即可实现独立无源器件4与外围引线框22的电连接关系，避免了使用键合线实现无源器件的设置，减少了多芯片模块中键合线的数量。另外，设置多层电路板3装贴于部分中央引线框21，有利于利用中央引线框21实现对多层电路板3的散热，优化多层电路板3的工作性能。另外，设置多层电路板3装帖于部分外围引线框22上，避免了多层电路板3引出至外围引线框22的键合线的使用，进一步减少了多芯片模块中键合线的数量，降低了多芯片模块封装时所使用的塑封对键合线的影响，进而降低了塑封对多芯片模块电性能的影响，避免了塑封影响过大导致多芯片模块失效的问题。
可选地，结合图1至图3，可以设置多层电路板3的底层33装帖于外围引线框22的区域设置有第一图案化覆铜结构5，多层电路板3通过第一图案化覆铜结构5与外围引线框22电连接。具体地，第一图案化覆铜结构5的大小和形状可以和多层电路板3覆盖至对应外围引线框22的部分的大小和形状一致，例如针对图1中多层电路板3对应外围引线框221设置的第一图案化覆铜结构5的大小和形状和多层电路板3覆盖至外围引线框221的部分的大小和形状一致。设置多层电路板3的底层33装帖于外围引线框22的区域设置有第一图案化覆铜结构5，多层电路板3通过第一图案化覆铜结构5与外围引线框22电连接，在实现了多层电路板3与外围引线框22电连接关系的同时，避免了多层电路板3引出至外围引线框22的键合线的使用，减少了多芯片模块中键合线的数量，降低了多芯片模块封装时所使用的塑封对键合线的影响，进而降低了塑封对多芯片模块电性能的影响，避免了塑封影响过大导致多芯片模块失效的问题。
可选地，结合图1至图3，可以设置多层电路板3的中间层32形成有电路网络30，电路网络30的外接节点N1通过过孔与第一图案化覆铜结构5电连接。具体地，多层电路板3包括多层走线层，多层走线层可以包括顶层31、底层33以及位于顶层31和底层33之间的至少一层中间层32，这里示例性地设置多层电路板3包括位于顶层31和底层33之间的两层中间层32，两种中间层32中设置有图案化的导线结构以及位于中间层32的器件，导线结构以及位于中间层32的器件按照设定的连接关系直接电连接或者通过过孔电连接形成电路网络30，电路网络30中的外接节点N1即为多层电路板3中需要引线至外围引线框22以与多芯片模块的外部器件进行信号交互的电节点，图3示例性地设置电路网络30中的外接节点N1位于临近多层电路板3顶层31的中间层321中，外接节点N1则通过贯穿位于中间层321之间的绝缘层以及临近多层电路板3底层33的中间层322的过孔与第一图案化覆铜结构5电连接，进而避免了多层电路板3引出至外围引线框22的键合线的使用，减少了多芯片模块中键合线的数量，降低了多芯片模块封装时所使用的塑封对键合线的影响。
需要说明的是，图3仅示例性地设置电路网络30中的外接节点N1位于临近多层电路板3顶层31的中间层321中，也可以设置电路网络30中的外接节点位于多层电路板3中其它的中间层32，过孔贯穿的具体膜层也适应外接节点N1进行位置变化，本发明实施例对电路网络30中的外接节点N1具体位于多层电路的哪一层中间层32不作限定。另外，多层电路板3中对应不同的外围引线框22可以设置不同的外接节点，不同的外围引线框22对应的多层电路板3中的外接节点可以位于相同的中间层32，也可以位于不同的中间层32。
可选地，结合图1至图3，可以设置多层电路板3的顶层31设置有多个第一孤立覆铜结构51，第一孤立覆铜结构51用于为独立无源器件4提供表贴电连接点。具体地，第一孤立覆铜结构51即为位于多层电路板3顶层31的多个独立设置的覆铜结构，可以设置一个第一孤立覆铜结构51上设置有一个独立无源器件4，独立无源器件4可以直接通过焊锡实现与对应的第一孤立覆铜结构51的电连接，这样，独立无源器件4利用多层电路板3即可实现与外围引线框22的电连接关系，无需键合线即可实现多芯片模块中无源器件的设置，即避免了使用键合线实现无源器件的设置，减少了多芯片模块中键合线的数量。另外，集成无源器件，即IPD设置于多芯片模块后，由于IPD为按照设定连接关系以及布局位置设置无源器件的集成芯片，如果在更改多芯片模块的功能而需要调整无源器件的连接关系时，需要对IPD进行整体替换，大大增加了对多芯片模块的调试难度，本发明实施例采用独立无源器件4，在有利于减少多芯片模块内键合线数量的同时，在需要对多芯片模块进行调试时仅需更换需要更换的独立无源器件4，大大降低了对多芯片模块进行调试的难度。
可选地，结合图1至图3，多层电路板3的中间层32形成有电路网络30，第一孤立覆铜结构51通过过孔与电路网络30的对应节点电连接。图3示例性地设置独立无源器件41连接至电路网络30中位于中间层322的对应节点，独立无源器件42连接至电路网络30中位于中间层321的对应节点，这样，使得独立无源器件4通过过孔连接至位于电路板中间层32的电路网络30，在对多芯片模块进行塑封时，使得多层电路板3中的电路网络30在实现与对应独立无源器件4连接的同时，避免了塑封材料111与中间电路网络30的接触，极大程度地降低了塑封材料对多层电路板3内部电路网络30的影响。需要说明的是，本发明实施例对某个独立无源器件4具体连接至电路网络30中的哪个中间层32不作具体限定。
可选地，结合图1至图3，可以设置多芯片模块还包括装贴于中央引线框21上的有源器件6，有源器件6键合至多层电路板3。具体地，有源器件6直接装帖于中央引线框21上，中央引线框21可以直接为有源器件6提供地信号以供给有源器件6的正常工作，且面积较大的中央引线框21有利于有源器件6的散热，优化有源器件6的工作性能。
可选地，结合图1至图3，可多层电路板3的顶层31还可以设置有多个第二孤立覆铜结构7，第二孤立覆铜结构7用于为有源器件6提供键合电连接点。具体地，第二孤立覆铜结构7即为位于多层电路板3顶层31的多个独立设置的覆铜结构，有源器件6通过键合线10以及对应的第二孤立覆铜结构7与多层电路板3电连接，即第二孤立覆铜结构7的设置便于有源器件6通过键合线10与多层电路板3实现相应的电连接。
可选地，结合图1至图3，多层电路板3的中间层32形成有电路网络30，第二孤立覆铜结构7均通过过孔与电路网络30的对应节点电连接。图3示例性地设置与有源器件6连接的部分键合线10连接至电路网络30中位于中间层321的对应节点，同样地，有源器件6通过键合线10连接至位于电路板中间层32的电路网络30，在对多芯片模块进行塑封时，使得多层电路板3中的电路网络30在实现与有源器件6连接的同时，避免了塑封材料111与中间电路网络30的接触，极大程度地降低了塑封材料111对多层电路板3内部电路网络30的影响。需要说明的是，本发明实施例对有源器件6引出的不同键合线具体连接至电路网络30中的哪个中间层32不作具体限定。
可选地，结合图1至图3，多层电路板3的顶层31还可以设置有接入电源信号的第二图案化覆铜结构8，第二图案化覆铜结构8包围第一孤立覆铜结构51和第二孤立覆铜结构7设置，第二图案化覆铜结构8、第一孤立覆铜结构51和第二孤立覆铜结构7两两电绝缘。
具体地，第一孤立覆铜结构51和第二孤立覆铜结构7均为相互独立的覆铜结构，即为分布在多层电路板3顶层31的多个圆台铜结构，第二图案化覆铜结构8则可以理解为多层电路板3的顶层31除了第一孤立覆铜结构51和第二孤立覆铜结构7外的其它区域均可以覆铜，这些覆铜即形成第二图案化覆铜结构8，确保第二图案化覆铜结构8与第一孤立覆铜结构51和第二孤立覆铜结构7两两电绝缘即可。可以设置第二图案化覆铜结构8接入接地信号，这样利用多层电路板3顶层31铺设的第二图案化覆铜结构8对位于多层电路板3中间层32的电路网络30形成电磁屏蔽，有效避免外界强电磁信号对多层电路板3内电路网络30的干扰，保证电路网络30的性能。
可选地，结合图1至图3，可以设置多层电路板3的底层33装贴于中央引线框21的区域设置有接入电源信号的第三图案化覆铜结构9。具体地，第三图案化覆铜结构9的大小和形状可以和多层电路板3覆盖中央引线框21的部分的大小和形状一致，第三图案化覆铜结构9与中央引线框21接触设置，中央引线框21为第三图案化覆铜结构9提供电源信号，例如地信号，设置第三图案化覆铜结构9接入地信号，同样可以利用多层电路板3底层33铺设的第三图案化覆铜结构9对位于多层电路板3中间层32的电路网络30形成电磁屏蔽，有效避免外界强电磁信号对多层电路板3内电路网络30的干扰，保证电路网络30的性能。
可选地，结合图1至图3，可以设置第二图案化覆铜结构8通过过孔与第三图案化覆铜结构9电连接。具体地，第二图案化覆铜结构8位于多层电路板3的顶层31，第三图案化覆铜结构9位于多层电路板3的底层33，第二图案化覆铜结构8则可以通过贯穿位于顶层31与底层33之间的绝缘层以及所有中间层32的过孔与第三图案化覆铜结构9电连接，第三图案化覆铜结构9通过中央引线框21接入地信号，第二图案化覆铜结构8通过过孔与第三图案化覆铜结构9电连接，第二图案化覆铜结构8接入地信号，在对位于多层电路板3中间层32的电路网络30形成电磁屏蔽，有效避免外界强电磁信号对多层电路板3内电路网络30的干扰，保证电路网络30的性能的同时，简化了第二图案化覆铜结构8接入电源信号，例如地信号的线路。
需要说明的是，本发明实施例示附图只是示例性的表示各元件的大小，并不代表多芯片模块中各元件的实际尺寸。
本发明实施例通过在多芯片模块中设置多层电路板，使得多个独立无源器件表贴于多层电路板的顶层，多层电路板装贴于部分中央引线框和至少部分外围引线框上，独立无源器件利用多层电路板即可实现与外围引线框的电连接关系，即避免了使用键合线实现无源器件的设置，减少了多芯片模块中键合线的数量。另外，设置多层电路板装帖于部分外围引线框上，避免了多层电路板引出至外围引线框的键合线的使用，进一步减少了多芯片模块中键合线的数量，降低了多芯片模块封装时所使用的塑封对键合线的影响，进而降低了塑封对多芯片模块电性能的影响，避免了塑封影响过大导致多芯片模块失效的问题。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (5)

1.一种多芯片模块，其特征在于，包括：
基底；
位于所述基底上的中央引线框和多个外围引线框，所述外围引线框位于所述中央引线框的至少一侧；
至少一个多层电路板，所述多层电路板包括至少三层走线层，所述多层电路板的顶层表贴有多个独立无源器件，所述多层电路板装贴于部分所述中央引线框和至少部分所述外围引线框上；所述多层电路板的顶层设置有多个第一孤立覆铜结构，所述第一孤立覆铜结构用于为所述独立无源器件提供表贴电连接点；
装贴于所述中央引线框上的有源器件，所述有源器件键合至所述多层电路板；
所述多层电路板的顶层还设置有多个第二孤立覆铜结构，所述第二孤立覆铜结构用于为所述有源器件提供键合电连接点；
所述多层电路板的顶层还设置有接入电源信号的第二图案化覆铜结构，所述第二图案化覆铜结构包围所述第一孤立覆铜结构和所述第二孤立覆铜结构设置，所述第二图案化覆铜结构、所述第一孤立覆铜结构和所述第二孤立覆铜结构两两电绝缘；
所述多层电路板的底层装贴于所述中央引线框的区域设置有接入所述电源信号的第三图案化覆铜结构。
2.根据权利要求1所述的多芯片模块，其特征在于，所述多层电路板的底层装贴于所述外围引线框的区域设置有第一图案化覆铜结构，所述多层电路板通过所述第一图案化覆铜结构与所述外围引线框电连接。
3.根据权利要求2所述的多芯片模块，其特征在于，所述多层电路板的中间层形成有电路网络，所述电路网络的外接节点通过过孔与所述第一图案化覆铜结构电连接。
4.根据权利要求1所述的多芯片模块，其特征在于，所述多层电路板的中间层形成有电路网络，所述第一孤立覆铜结构以及所述第二孤立覆铜结构均通过过孔与所述电路网络的对应节点电连接。
5.根据权利要求1所述的多芯片模块，其特征在于，所述第二图案化覆铜结构通过过孔与所述第三图案化覆铜结构电连接。
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