JP2013105904A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1配線基板100の第1面102上には、半導体チップが搭載される。第1配線基板100の第1面102は、ボンディング電極110の外に、第1グランドプレーン120、信号用第1配線132、グランド用第1配線134、及び電源電位用第1配線136を有している。グランド用第1配線134は、信号用第1配線132に隣接するように延伸しており、グランド用ボンディング電極114を第1グランドプレーン120に接続している。グランド用ホール配線144は、信号用ホール配線142に隣接している。グランド用ホール配線144は、第1グランドプレーン120を、第2面104に設けられたグランド用第2配線に接続している。
【選択図】図9
Description
本発明では、半導体装置の信頼性(電機特性)の低下を抑制できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
すなわち、本発明に係る代表的な半導体装置は、第1配線基板と、前記第1配線基板の第1面に搭載された第1半導体チップと、前記第1配線基板と前記第1半導体チップとを電気的に接続する複数の第1接続部材と、を備え、前記第1配線基板は、前記第1面に形成された第1配線層と、前記第1面とは反対側の面である第2面に形成された第2配線層と、前記第1面および前記第2面のうちの一方から他方に向って形成された複数の孔の内部にそれぞれ設けられ、かつ、前記第1配線層と前記第2配線層とを電気的に接続する複数のホール配線と、を備え、前記第1配線層は、信号伝達用の前記第1接続部材に接続する信号用第1端子と、前記信号用第1端子に接続する信号用第1配線と、第1の基準電位を伝達する前記第1接続部材に接続する第1基準電位用第1端子と、第2の基準電位を伝達する前記第1接続部材に接続する第2基準電位用第1端子と、前記第1基準電位用第1端子に接続し、かつ、前記信号用第1配線の隣に配置された第1基準電位用第1配線と、前記第2基準電位用第1端子に接続する第2基準電位用第1配線と、を有し、前記第2配線層は、信号伝達用の端子である信号用第2端子と、前記信号用第2端子に接続する信号用第2配線と、前記第1の基準電位を伝達する端子である第1基準電位用第2端子と、前記第2の基準電位を伝達する端子である第2基準電位用第2端子と、前記第1基準電位用第2端子に接続し、かつ、前記信号用第2配線の隣に配置された第1基準電位用第2配線と、前記第2基準電位用第2端子に接続する第2基準電位用第2配線と、を有し、前記複数のホール配線は、前記信号用第1配線と前記信号用第2配線を電気的に接続する信号用ホール配線と、前記第1基準電位用第1配線と前記第1基準電位用第2配線とを電気的に接続し、かつ、前記信号用ホール配線の隣に配置された第1基準電位用ホール配線と、前記第2基準電位用第1配線と前記第2基準電位用第2配線とを電気的に接続する第2基準電位用ホール配線と、を有し、前記第1配線層において、前記第1基準電位用第1配線の総面積は、前記第2基準電位用第1配線の総面積よりも大きく、前記第2配線層において、前記第1基準電位用第2配線の総面積は、前記第2基準電位用第2配線の総面積よりも大きい。
変形例1に係る半導体装置は、第1半導体パッケージ10の第1配線基板100の構成を除いて、実施形態に係る半導体装置と同様の構成である。
変形例2に係る半導体装置は、第1配線基板100の第2面104が有する配線層の構成を除いて、変形例1に係る半導体装置と同様の構成である。
図14は、変形例3に係る第1配線基板100の第1面102が有する配線層のレイアウトの概略を示す図である。図15は、変形例3に係る第1配線基板100の第2面104が有する配線層のレイアウトを示す図である。本変形例の第1配線基板100は、複数の信号用ホール配線142に対して一つのグランド用ホール配線144が設けられている点を除いて、変形例1に係る第1配線基板100と同様の構成である。
図16は、変形例4に係る半導体装置の構成の概略を示す断面図であり、実施形態の図1に対応している。本実施形態に係る半導体装置は、以下の点を除いて、実施形態、又は第1〜第3の変形例のいずれかに係る半導体装置と同様の構成である。
変形例5に係る半導体装置は、第2配線基板500の構成を除いて、実施形態、及び変形例1〜4のいずれかに係る半導体装置と同様の構成である。
図24は、変形例6に係る半導体装置の構成の概略を示す断面図であり、実施形態に係る図1に対応している。本変形例に係る半導体装置は、POP構造を有しておらず、第1半導体パッケージ10のみで構成されている。第1半導体パッケージ10の構成は、実施形態、又は第1〜第4の変形例と同様である。このようにしても、第1配線基板100を伝達する信号にノイズがのることを抑制できる。
20 第2半導体パッケージ
100 第1配線基板
102 第1面
104 第2面
110 ボンディング電極
112 信号用ボンディング電極(信号用第1端子)
114 グランド用ボンディング電極(第1基準電位用第1端子)
116 電源電位用ボンディング電極(第2基準電位用第1端子)
120 第1グランドプレーン(第1基準電位用第1配線の第1幅広部)
122 切欠
132 信号用第1配線
133 信号用配線
134 グランド用第1配線(第1基準電位用第1配線の第1延伸部)
135 グランド用配線
136 電源電位用第1配線(第2基準電位用第1配線)
142 信号用ホール配線
143 信号用ホール配線
144 グランド用ホール配線(第1基準電位用ホール配線)
145 グランド用ホール配線
146 電源電位用ホール配線(第2基準電位用ホール配線)
152 信号用第2配線
153 信号用配線
154 グランド用第2配線(第1基準電位用第2配線の第2延伸部)
155 グランド用配線
156 電源電位用第2配線(第2基準電位用第2配線)
160 第2グランドプレーン(第1基準電位用第2配線の第2幅広部)
162 切欠
170 電極
172 信号用電極(信号用第2端子)
173 信号用電極(信号用第2端子)
174 グランド用電極(第1基準電位用第2端子)
175 グランド用電極(第1基準電位用第2端子)
176 電源電位用電極(第2基準電位用第2端子)
180 ボンディング電極
182 信号用ボンディング電極
184 グランド用ボンディング電極
200 第1半導体チップ
202 第3半導体チップ
310 ボンディングワイヤ
312 ボンディングワイヤ
320 ボール電極
400 封止樹脂
500 第2配線基板
502 第1面
504 第2配線層
506 第3配線層
508 第2面
510 ボンディング電極
512 信号用ボンディング電極
514 グランド用ボンディング電極
518 グランドプレーン
520 グランドプレーン
532 信号用配線
534 グランド用配線
536 電源電位用配線
537 電源電位用配線
538 信号用配線
539 グランド用配線
542 信号用ホール配線
544 グランド用ホール配線
545 グランド用ホール配線
546 電源電位用ホール配線
547 電源電位用ホール配線
548 信号用ホール配線
550 電極
552 信号用電極
554 グランド用電極
556 電源電位用電極
560 電極
562 電源用電極
564 グランド用電極
580 電源プレーン
581 グランドプレーン
582 開口部
583 電源用配線
584 電源電位用ホール配線
586 電源電位用配線
588 電源電位用配線
591 グランドプレーン
592 グランド用ホール配線
594 グランド用配線
595 信号用配線
596 グランド用配線
600 第2半導体チップ
710 ボンディングワイヤ
720 ボール電極
800 封止樹脂
Claims (15)
- 第1配線基板と、
前記第1配線基板の第1面に搭載された第1半導体チップと、
前記第1配線基板と前記第1半導体チップとを電気的に接続する複数の第1接続部材と、
を備え、
前記第1配線基板は、
前記第1面に形成された第1配線層と、
前記第1面とは反対側の面である第2面に形成された第2配線層と、
前記第1面および前記第2面のうちの一方から他方に向って形成された複数の孔の内部にそれぞれ設けられ、かつ、前記第1配線層と前記第2配線層とを電気的に接続する複数のホール配線と、
を備え、
前記第1配線層は、
信号伝達用の前記第1接続部材に接続する信号用第1端子と、
前記信号用第1端子に接続する信号用第1配線と、
第1の基準電位を伝達する前記第1接続部材に接続する第1基準電位用第1端子と、
第2の基準電位を伝達する前記第1接続部材に接続する第2基準電位用第1端子と、
前記第1基準電位用第1端子に接続し、かつ、前記信号用第1配線の隣に配置された第1基準電位用第1配線と、
前記第2基準電位用第1端子に接続する第2基準電位用第1配線と、
を有し、
前記第2配線層は、
信号伝達用の端子である信号用第2端子と、
前記信号用第2端子に接続する信号用第2配線と、
前記第1の基準電位を伝達する端子である第1基準電位用第2端子と、
前記第2の基準電位を伝達する端子である第2基準電位用第2端子と、
前記第1基準電位用第2端子に接続し、かつ、前記信号用第2配線の隣に配置された第1基準電位用第2配線と、
前記第2基準電位用第2端子に接続する第2基準電位用第2配線と、
を有し、
前記複数のホール配線は、
前記信号用第1配線と前記信号用第2配線を電気的に接続する信号用ホール配線と、
前記第1基準電位用第1配線と前記第1基準電位用第2配線とを電気的に接続し、かつ、前記信号用ホール配線の隣に配置された第1基準電位用ホール配線と、
前記第2基準電位用第1配線と前記第2基準電位用第2配線とを電気的に接続する第2基準電位用ホール配線と、
を有し、
前記第1配線層において、前記第1基準電位用第1配線の総面積は、前記第2基準電位用第1配線の総面積よりも大きく、
前記第2配線層において、前記第1基準電位用第2配線の総面積は、前記第2基準電位用第2配線の総面積よりも大きい、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1基準電位用第1配線は、前記第1配線層内で最も面積が広い配線であり、
前記第1基準電位用第2配線は、前記第2配線層内で最も面積が広い配線である半導体装置。 - 請求項2に記載の半導体装置において、
前記第1基準電位用第1配線は
平面視で前記第1半導体チップと重なっており、幅の最小値が前記第1基準電位用第1端子の幅の5倍以上である第1幅広部と、
前記幅広部から延伸していて前記信号用第1配線に沿っている第1延伸部と、
を含み、
前記第1基準電位用第2配線は
平面視で前記第1半導体チップと重なっており、幅の最小値が前記第1基準電位用第2端子の幅の5倍以上である第2幅広部と、
前記幅広部から延伸していて前記信号用第2配線に沿っている第2延伸部と、
を含む半導体装置。 - 請求項3に記載の半導体装置において、
前記第2基準電位用第1配線は、いずれの部分も幅が前記第2基準電位用第1端子の幅の5倍未満であり、
前記第2基準電位用第2配線は、いずれの部分も幅が前記第2基準電位用第2端子の幅の5倍未満である半導体装置。 - 請求項1〜4のいずれか一項に記載の半導体装置において、
前記第1配線基板は、配線層として前記第1配線層及び前記第2配線層のみを有している半導体装置。 - 請求項1〜5のいずれか一項に記載の半導体装置において、
前記信号用ホール配線から前記第1基準電位用ホール配線までの距離は、前記信号用ホール配線から前記第2基準電位用ホール配線までの距離よりも短い半導体装置。 - 請求項1〜6のいずれか一項に記載の半導体装置において、
前記第1配線基板の平面形状は四角形であり、
前記信号用第1端子、前記第1基準電位用第1端子、及び前記第2基準電位用第1端子は、前記第1配線基板の前記第1面の辺に沿って配置されており、
前記信号用第2端子、前記第1基準電位用第2端子、及び前記第2基準電位用第2端子は、前記第1配線基板の前記第2面の辺に沿って複数列となるように配置されている半導体装置。 - 請求項1〜7のいずれか一項に記載の半導体装置において、
複数の前記第1基準電位用第2端子を備え、
前記第1基準電位用第2端子の数は、前記第2基準電位用第2端子の数よりも多い半導体装置。 - 請求項1〜8のいずれか一項に記載の半導体装置において、
前記第1基準電位用第1配線及び前記第1基準電位用第2配線はプレーン形状を有しており、
前記第2基準電位用第1配線及び前記第2基準電位用第2配線はプレーン形状を有していない半導体装置。 - 請求項1〜9のいずれか一項に記載の半導体装置において、
前記第1配線基板及び前記第1半導体チップを有する第1半導体パッケージと、
第2配線基板と、前記第2配線基板に搭載された第2半導体チップとを有する第2半導体パッケージを備え、
前記第1半導体パッケージは、前記第2半導体パッケージ上に積層されている半導体装置。 - 請求項10に記載の半導体装置において、
前記第2配線基板のうち前記第1半導体パッケージに対向している面に設けられた第3配線層を備え、
前記第3配線層は、
前記信号用第2配線に電気的に接続する信号用第3配線と、
前記第1基準電位用第2端子に電気的に接続し、前記信号用第3配線に隣接する第1基準電位用第3配線を備える半導体装置。 - 請求項11に記載の半導体装置において、
前記第1基準電位は接地電位であり、
前記第2基準電位は電源電位である半導体装置。 - 請求項9〜11のいずれか一項に記載の半導体装置において、
前記第2半導体パッケージは第2半導体チップを有しており、
前記第1半導体チップはメモリチップであり、
前記第2半導体チップは、ロジック回路を有している半導体装置。 - 請求項1〜13のいずれか一項に記載の半導体装置において、
前記第1配線基板上、又は前記第1半導体チップ上に搭載された第3半導体チップを備え、
前記第1半導体チップは第1のメモリチップであり、前記第3半導体チップは、前記第1のメモリチップよりも動作速度が遅い第2のメモリチップであり、
前記第1配線層は、前記第3半導体チップに接続する第2信号用第1配線をさらに備え
前記第2配線層は、第2信号用第2配線をさらに備え、
前記ホール配線の一部は、前記第2信号用第1配線と前記第2信号用第2配線を接続する第2信号用ホール配線であり、
前記第1基準電位用ホール配線は、前記第2信号用ホール配線に隣接して設けられていない半導体装置。 - 請求項14に記載の半導体装置において、
前記第1半導体チップはDRAM(Dynamic Random Access Memory)であり、前記第2半導体チップは不揮発メモリである半導体装置。
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