JP2010245180A - 半導体装置及びパッケージ基板 - Google Patents

Abstract

【課題】半導体チップの電源用電極パッドとパッケージ基板の電源用外部端子間のインダクタンス及びインピーダンスを低減すること。
【解決手段】半導体装置１０は、絶縁層１２、電源層１３、配線層１４ｂ、絶縁層１２を貫通する貫通孔１７、電源層１３と配線層１４ｂとを電気的に接続するビア１５ｂ、及び、ビア１５ｂに対して貫通孔１７とは反対方向に形成され、配線層１４ｂと電気的に接続された接続端子１６ｂ、を有するパッケージ基板１１と、一方の面に、該一方の面の中央線方向に沿うように配列した複数の電極パッド２２を有する半導体チップ２１と、貫通孔１７を通って、パッケージ基板１１の接続端子１６ｂと半導体チップ２１の電極パッド２２とを電気的に接続する接続配線２３と、を備える。
【選択図】図１

Description

本発明は半導体装置に関し、特に、汎用ＤＲＡＭ（Dynamic Random Access Memory）のように電極パッド列が周辺部ではなくて中央部に配置された半導体チップを搭載するＢＧＡ（Ball Grid Array）型半導体装置に関する。また、本発明は、そのような半導体装置に用いられるパッケージ基板に関する。

この種の半導体装置は、半導体チップをパッケージ基板に電気的に接続して構成されるが、電気的特性改善（例えば、動作電圧として印加する電源電圧Vddおよび/またはＧＮＤ（グランド）電圧Vss（以下、これらを総称して単に「電源」と呼ぶ）のインピーダンス低減）のために、パッケージ基板としては導体層が１層のものから２層のものが近年になって使用されてきている。

図７に、背景技術に係る半導体装置を説明するための半導体装置の概略部分断面図を示す。背景技術に係る半導体装置１００は、パッケージ基板１０１と、パッケージ基板１０１と電気的に接続された半導体チップ１１１と、を備える。

パッケージ基板１０１は、絶縁層１０２と、絶縁層１０２の一方の面に形成された電源層１０３と、絶縁層１０２の他方の面に形成された配線層１０４と、絶縁層１０２を貫通し、電源層１０３と配線層１０４とを電気的に接続するビア１０５と、パッケージ基板１０１を貫通する貫通孔１０７と、絶縁層１０２の他方の面に形成され、配線層１０４を介してビア１０５と電気的に接続された接続端子１０６と、他の装置と電気的に接続するための外部端子１０８と、を備える。接続端子１０６は、半導体チップ１１１と電気的に接続するための端子である。接続端子１０６は、貫通孔１０７の開口の縁に沿うように配列されている。電源層１０３及び配線層１０４は、ソルダレジスト１０９，１１０によってそれぞれ被覆されている。

半導体チップ１１１は、一方の面のほぼ中央部分に、パッケージ基板１０１と電気的に接続するための電極パッド１１２を備える。半導体チップ１１１は、電極パッド１１２が形成された一方の面が、絶縁層１０２の一方の面（電源層１０３）と対向している。半導体チップ１１１とパッケージ基板１０１とは接着剤１１７によって接合されている。

電極パッド１１２と接続端子１０６とは、貫通孔１０７を通る接続配線１１３によって電気的に接続されている。半導体チップ１１１及びボンディングワイヤ１１３は、封止樹脂１１４，１１５によってそれぞれ封止されている。

次に、図７に示す半導体装置の一例として、図７に示すような構造を有するＤＲＡＭについて説明する。図８に、外部端子側から見たＤＲＡＭの概略平面図を示す。図８は、８ビット構成品のＤＤＲ３ ＤＲＡＭにおける外部端子の配置を示している。図８においては、配線層、ビア、ボンディングワイヤ、ソルダレジスト、封止樹脂等の図示は省略してある。図９に、図８に示すＤＲＡＭのパッケージ基板の概略部分平面図を示す。図９は、図８に示すＤＱ（信号）系外部端子１０８ａ，１０８ｂと、ＤＱ系電極パッド１１２ａとを電気的に接続するための配線層１０４の配線パターンを主として示している。図９において、外部端子１０８は白丸で示し、ビア１０５は黒丸で示してある。図９においては、ＤＱ（信号）系外部端子１０８ａ，１０８ｂ以外の外部端子、絶縁層等の図示は省略してある。なお、図７と図８及び図９とは、外部端子の位置や数等の詳細な構成は対応関係にないが、主たる構成は同様であり、理解容易化のためこれらの図において同じ要素には同じ符号を付してある。また、図８及び図９において、ＤＱ系外部端子１０８ａ，１０８ｂの数及び位置はそれぞれ対応している。

図８及び図９において、電源層１０３は、電源系導体層、すなわち電源電圧層又はグランド電圧層（図９においては、例えばＶＳＳＱ）である。配線層１０４は、接続端子１０６とＤＱ系外部端子１０８ａ，１０８ｂとを電気的に接続するための第１配線パターン１０４ａ、及び接続端子１０６とビア１０５とを電気的に接続するための第２配線パターン１０４ｂを有する。電源層１０３と半導体チップ１１１のＤＱ系電極パッド１１２ａにおける電源パッドとは、ビア１０５、第２配線パターン１０４ｂ、接続端子１０６及び金属配線（図８及び図９において不図示）によって電気的に接続されている。

複数の接続端子１０６は、貫通孔１０７の開口の縁に沿うように配列している。第１配線パターン１０４ａ及び第２配線パターン１０４ｂは、各配線パターンが接続された接続端子１０６から、ＤＱ系外部端子１０８ａ，１０８ｂ及びビア１０５方向へ（すなわち貫通孔１０７とは反対方向へ）延在している。図９に示すような平面において、接続端子１０６は、ビア１０５と貫通孔１０７との間に配置されている。

図９は、製造時のパッケージ基板の概略部分平面図である。パッケージ基板１０１は、電界めっきのために使用されるめっき用配線１１６をさらに有する。第１配線パターン１０４ａと接続されている接続端子１０６同士は、貫通孔１０７を横断するめっき用配線１１６を介して電気的に接続されている。なお、めっき用配線１１６は、半導体装置製造前に、例えばパンチング又はルーティングにより除去される。

かかる半導体装置において、半導体チップ１１１の電極パッド１１２と電源層１０３間のインダクタンス及びインピーダンスを低減するためには、第２配線パターン１０４ｂを短くする必要がある。

例えば、図９に示すような背景技術に係るパッケージ基板１０１において、半導体チップ１１１の電極パッド１１２と電源層１０３間のインダクタンス及びインピーダンスを低減させるためには、ビア１０５を可能な限り接続端子１０６の近くに配置する必要がある。しかしながら、図９の領域Ａ（楕円印）に示すように、接続端子１０６とＤＱ系外部端子１０８ａ，１０８ｂとの間には第１配線パターン１０４ａが密集している。したがって、接続端子１０６とＤＱ系外部端子１０８ａ，１０８ｂとの間に、ビア１０５を配置することは困難である。すなわち、接続端子１０６とビア１０５間の間隔ｄ（図７及び図９）が大きくならざるを得ない。間隔ｄが大きくなると、接続端子１０６とビア１０５とを電気的に接続する第２配線パターン１０４ｂの長さも比例的に長くなってしまう。仮に、ビア１０５を、接続端子１０６とＤＱ系外部端子１０８ａ，１０８ｂとの間に配置してから、接続端子１０６とＤＱ系外部端子１０８ａ，１０８ｂとを結ぶ第１配線パターン１０４ａを設計することにすると、今度はビア１０５を回避するために複数の第１配線パターン１０４ａを設計変更し、伸長しなければならなくなる。

なお、特許文献１には、ＢＧＡ型半導体装置における電源系統のインダクタンスやインピーダンスを低減させる技術が開示されている。これは、BGA基板の半導体チップの搭載部分の下に電源用半田バンプを移動させることにより、半導体チップの電源用電極とBGA基板の電源用半田バンプとの距離を近づけるものである。

特開平９−１４８４７６号公報

しかしながら、特許文献１に記載のインダクタンス低減技術は、汎用ＤＲＡＭのように、ＢＧＡ基板の半田付けパッド（すなわち、外部端子）の位置が規格で決められている半導体装置には全く対応できない。特許文献１に記載の技術を汎用ＤＲＡＭに適用すると、むしろ配線長は長くなってしまい、インダクタンスおよびインピーダンスは逆に増大してしまう。しかも、電極パッドが半導体チップ面のほぼ中央部分に設けられ、この電極パッドとＢＧＡ基板上のボンディング・パッドとがボンディング・ワイヤなどによりに電気的に接続される半導体装置においては、半導体素子はＢＧＡ基板上に搭載する構成を有していないので、特許文献１のようにＢＧＡ基板の半導体チップ搭載面とは反対側に外付端子を形成すること自体が不可能である。

本発明の第１視点による半導体装置は、ほぼ中央部分（すなわち、周辺部分から離れた内部部分）に配置された複数の電極パッドを有する半導体チップと、貫通孔が設けられた絶縁層を有すると共に、その絶縁層の一方の面側に形成された電源層および他方の面側に上記貫通孔に沿って形成された複数の接続端子を有するパッケージ基板と、上記貫通孔を通って半導体チップの電極パッドの各々をパッケージ基板の接続端子の対応するものにそれぞれ電気的に接続する複数の接続導体と、を備え、且つ、パッケージ基板は、複数の接続端子のうちの電源用接続端子と貫通孔との間に絶縁層を貫通して電源層に接続されるビアと、絶縁層の他方の面側に設けられてビアを電源用接続端子に接続する配線とをさらに有している。

このように、本発明では、絶縁層の一方の面側に形成されている電源層を積極的に利用し、絶縁層の他方の面側にある電源用接続端子と貫通孔との間に、絶縁層を貫通して電源層に接続されるビアを設け、このビアを配線により電源用接続端子に接続している。電源用接続端子と貫通孔との間にビアを形成した結果、半導体チップの電源用電極パッドと対応する電源用接続端子とを繋ぐ接続導体は長くなるが、電源層をプレーンとして比較的広い面積をもって形成することができるので、半導体チップの電源用電極パッドからパッケージ基板の電源用外部端子との間のインダクタンスおよびインピーダンスは結果的には総合的に小さく出来る。

本発明のパッケージ基板の一実施形態を示すパッケージ基板の概略部分平面図。 図１の点線領域の概略部分平面図。 図２のIII−III線における概略断面図。 本発明の半導体装置の一実施形態を示す半導体装置の概略部分断面図。 外部端子側から見たＤＲＡＭの一例を示す概略平面図。 外部端子側から見たＤＲＡＭの一例を示す概略平面図。 背景技術に係る半導体装置を説明するための半導体装置の概略部分断面図。 外部端子側から見たＤＲＡＭの概略平面図。 図８に示すＤＲＡＭのパッケージ基板の概略部分平面図。

本発明のパッケージ基板の一実施形態について説明する。図１に、本発明のパッケージ基板の一実施形態を示すパッケージ基板の概略部分平面図を示す。図２に、図１の点線領域の概略部分平面図を示す。図３に、図２のIII−III線における概略断面図を示す。図１は、本発明のパッケージ基板の一例として、８ビット構成品のＤＤＲ３ ＤＲＡＭにおいて使用されるパッケージ基板の一部を示しており、外部端子１８側からみた平面図である。図１及び図２においては、図３に示す絶縁層１２及びソルダレジスト１９，２０の図示は省略してある。図１において、外部端子１８は白丸で示し、ビア１５は黒丸で示してある。

パッケージ基板１１は、絶縁層１２と、絶縁層１２の一方の面に形成された電源層１３と、絶縁層１２の他方の面に形成された配線層１４と、絶縁層１２を貫通して、電源層１３と配線層１４とを電気的に接続するビア１５ｂと、半導体チップと電気的に接続するための端子である接続端子（ボンドフィンガ）１６と、パッケージ基板１１を貫通する貫通孔１７と、ビア１５と電源用接続端子１６ｂとを接続する配線１４ｂと、他の装置と電気的に接続するための外部端子１８と、を備える。ビア１５は、接続配線のうちの電源用接続端子１６ｂと貫通孔との間に設けられた１５ｂを有する。すなわち、パッケージ基板１１は、貫通孔１７が設けられた絶縁層１２であって、その絶縁層の一方の面側に形成された電源層１３および他方の面側に貫通孔１７に沿って形成された複数の接続端子１６とを備え、さらに、複数の接続端子のうちの電源用接続端子１６ｂと貫通孔１７との間に絶縁層を貫通して電源層１３に接続されるビア１５と、このビア１５を電源用接続端子１６ｂに接続する配線１４ｂとを有している

図１〜図３に示す一例において、電源層１３は、電源系導体層である。ここで、電源系導体層とは、電源層及びグランド層のうち少なくともいずれかを意味する。また、電源系導体層は、信号用の電源層及びグランド層のうち少なくともいずれかであってもよい。すなわち、電源系導体層は、ＶＤＤ、ＶＳＳ、ＶＤＤＱ、及びＶＳＳＱのうちいずれであってもよい。例えば、図１〜図３において、外部端子１８ａ，１８ｂ（鎖線で囲んだ複数の外部端子）をＤＱ（信号）用外部端子とする場合には、電源層１３はＶＳＳＱとすることができる。配線層１４は、接続端子１６と外部端子１８とを電気的に接続する配線パターン、接続端子１６とビア１５とを電気的に接続する配線パターン、及び外部端子１８とビア１５とを電気的に接続する配線パターンを有する。図１〜図３において、複数の接続端子１６のうち、外部端子１８と電気的に接続される接続端子を第１接続端子１６ａとし、ビアと電気的に接続される接続端子を第２接続端子１６ｂとして示している。配線層１４のうち、第１接続端子１６ａと外部端子１８とを電気的に接続する配線パターンを第１配線パターン１４ａとし、第２接続端子１６ｂとビア１５とを電気的に接続する配線パターンを第２配線パターン１４ｂとし、外部端子１８とビア１５とを電気的に接続する配線パターンを第３配線パターン１４ｃとして示している。第１配線パターン１４ａは、第１接続端子１６ａから貫通孔１７とは反対方向へ延在している。少なくとも１つの第２配線パターン１４ｂは、第２接続端子１６ｂから貫通孔１７方向へ延在している。

貫通孔１７は、パッケージ基板１１の接続端子１６と半導体チップの電極パッドとを電気的に接続する接続導体（例えばボンディングワイヤ。所謂ＴＡＢ方式の接続導体であっても良い）を通すためのものである。貫通孔１７は、パッケージ基板１１の、半導体チップの電極パッド列に対応した部分に形成されるもので、電極パッド列がチップの中央部分に設けられている場合は、基板中央に形成することができる。例えば、貫通孔１７の開口形状が長方形である場合、貫通孔１７は、パッケージ基板１１平面の中央線（二等分線）に沿って形成してもよい。

少なくとも１つのビア１５は、図１及び図２に示すような概略平面図において、第２接続端子１６ｂと貫通孔１７との間に形成される。好ましくは、少なくとも１つのビア１５は、接続端子１６の配列と貫通孔１７との間に配置される。このとき、第２配線パターン１４ｂは、第２接続端子１６ｂから貫通孔１７方向に延在して、ビア１５に接続される。また、ビア１５は、接続端子１６に対して貫通孔１７とは反対側に形成されていてもよい。ここで、複数のビア１５のうち、接続端子１６に対して貫通孔１７とは反対側に形成するビアを第１ビア１５ａとし、接続端子１６に対して貫通孔１７方向に形成するビアを第２ビア１５ｂとする。すなわち、第２接続端子１６ｂは、第２ビア１５ｂに対して貫通孔１７とは反対方向に形成される。また、外部端子１８と電気的に接続されるビアを第３ビア１５ｃとする。第３ビア１５ｃによって外部端子１８は、電源層１３と電気的に接続される。

第２ビア１５ｂが貫通孔１７と対応する第２接続端子１６ｂとの間に形成されているので、第２接続端子１６ｂと半導体チップの電極パッドとを電気的に接続する接続導体の長さが多少長くなってしまうが、それでも、後述のとおり、本実施形態の半導体装置では、半導体チップの電源用電極パッドとパッケージの電源用外部端子との間のインダクタンスおよびインピーダンスは総合的には十分に低減できる。

接続端子１６は、絶縁層１２の他方の面に形成され、配線層１４と電気的に接続されている。第２接続端子１６ｂは、図１に示すような平面において、第２ビア１５ｂと外部端子１８との間に配置されている。第２接続端子１６ｂは、可能な限り第２ビア１５ｂの近くに形成すると好ましい。例えば、第２接続端子１６ｂと貫通孔１７との間隔はビア１５を２つ以上形成できないような間隔にすると好ましい。第２ビア１５ｂと第２接続端子１６ｂとの間隔が大きくなると、第２配線パターン１４ｂの長さが長くなると共に、第２接続端子１６ｂと半導体チップの電極パッドとを電気的に接続する接続配線の長さも長くなってしまうからである。

複数の接続端子１６のうち、少なくとも１つの接続端子は、貫通孔１７の開口の縁に沿うように配置してもよい。例えば、第１ビア１５ａと接続する接続端子１６は、貫通孔１７の開口の縁に沿うように配置すると好ましい。接続配線の長さを短くすることができるからである。

接続端子１６に対して外部端子１８側に形成する第１ビア１５ａと貫通孔１７側に形成する第２ビア１５ｂとが存在する場合、第１ビア１５ａは、接続端子１６の配列において端側にある接続端子１６と接続されるビアであると好ましい。また、第２ビア１５ｂは、接続端子１５ｂの配列において中央側にある接続端子１６と接続されるビアであると好ましい。接続端子１６の配列の端側には第１配線パターン１４ａの密度が低くビアの配置の自由度は高い。これに対し、接続端子１６の配列の中央側は、第１配線パターン１４ａの密度が高く、ビア１５を配置することは困難だからである。

図１は、さらに、製造時におけるパッケージ基板を示す。このとき、パッケージ基板１１は、電界めっきするためのめっき用配線（プレーティングバー）２６をさらに備える。配線層１４、ビア１５、接続端子１６及び外部端子１８は、長方形の貫通孔１７の両側に形成されている。めっき用配線２６は、貫通孔１７を横断するように、貫通孔１７の両側に形成された第１接続端子１６ａ同士を電気的に接続する。図１及び図２に示す平面図において、第２ビア１５ｂは、接続端子１６に対してめっき用配線２６と同じ側に配されている。少なくとも１つの第２ビア１５ｂは、隣接する２本のめっき用配線２６の間又はめっき用配線２６と接続端子１６との間に配置されていてもよい。第２ビア１５ｂが接続された接続端子１６に隣接する接続端子１６に接続されためっき用配線２６は、第２ビア１５ｂを回避するような形状を有すると好ましい。少なくとも１つのビア１５は、めっき用配線２６と電気的に接続される。

図３に示すように、電源層１３、配線層１４及びビア１５は、ソルダレジスト１９，２０によってそれぞれ被覆すると好ましい。

本発明のパッケージ基板１１においては、少なくとも１つのビア１５は、接続端子１６に対して外部端子１８側に形成していない。このため、接続端子１６と外部端子１８間の配線パターンを減らすことができ、接続端子１６近傍にスペースを形成することができる。これによって、接続端子１６と外部端子１８とを接続する配線パターンをさらに詰めて配置することができるので、少なくとも１つの接続端子１６を、少なくともビア１５を形成するスペース分だけ貫通孔１７から離すことができる。また、通常、隣接する接続端子１６間のピッチは、隣接する配線パターン間の最小ピッチ（配線幅＋スペース）よりも広くなっている。さらに、接続端子１６と貫通孔１７との間にビア１５を形成しても、めっき用配線２６の基本的な設計基準は、影響を受けることはない。したがって、本発明によれば、接続端子１６と貫通孔１７との間にビア１５を問題なく配置することができる。

上記においては、本発明のパッケージ基板を、２層の導体層を有するパッケージ基板を
基にして説明したが、本発明のパッケージ基板は、３層以上の導体層を有するパッケージ基板であってもよいことはいうまでもない。

次に、本発明の半導体装置の一実施形態について説明する。図４に、本発明の半導体装置の一実施形態を示す半導体装置の概略部分断面図を示す。半導体装置１０は、パッケージ基板１１と、パッケージ基板１１と電気的に接続された半導体チップ２１と、を備える。パッケージ基板１１は、上記において説明した図１〜図３に示すような本発明のパッケージ基板である。図４において、図１〜図３に示す要素と同じ要素には同じ符号を付してある。

半導体チップ２１は、一方の面に、パッケージ基板１１と電気的に接続するための少なくとも１つの電極パッド２２を備える。半導体チップ２１は、好ましくは、電極パッド２２を複数有し、複数の電極パッド２２は、半導体チップ２１の一方の面の中央線（二等分線）方向に沿うように配列していると好ましい。なお、これは、複数の電極パッド２２が必ずしも中央線上に存在しなければならないことを意味するものではない。また、図４においては、電極パッド２２の配列を１列のみ図示してあるが、電極パッド２２の配列は、複数列あってもかまわない。半導体チップ２１は、電極パッド２２が形成された一方の面が、絶縁層１２の一方の面（電源層１３）と対向している。半導体チップ２１とパッケージ基板１１とは接着剤２６によって接合されている。電極パッド２２は、貫通孔１７の開口に合わせて（貫通孔１７の開口と対向するように）配されると好ましい。電極パッド２２と接続端子１６とは、貫通孔１７を通る接続配線（例えばボンディングワイヤ）２３によってそれぞれ電気的に接続されている。図４に示すような、第２ビア１５ｂ、第２接続端子１６ｂ及び貫通孔１７を通るような断面において、接続配線２３は、貫通孔１７から第２ビア１５ｂを超えて（跨いで）第２接続端子１６ｂに接続されている。半導体チップ２１及び接続配線２３は、封止樹脂２４，２５によってそれぞれ封止されている。

かかる半導体装置において、半導体チップ２１の電極パッド２２と電源用外部端子（例えば、ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱ等の電源電圧）１８との間の電気的接続は、接続配線２３、接続端子１６ｂ、第２配線パターン１４ｂ及び第２ビア１５ｂ、絶縁層裏面側の電源プレーン１３、外部端子形成部分に設けられたビア１５ｃ、そして配線１４ｃを経由して行われている。この時、ビア１５ｂの存在のためにチップからの接続配線２３の長さは若干は長くなるが、対応する電源用接続端子１６ｂと外部端子１８とが細い配線で接続されるのではなく、電源プレーン層１３を使って接続されることになるので、それによるインダクタンス及びインピーダンスの低減効果の方が遥かに大きくなる。結果、電極パッド２２と電源用外部端子１８間のトータルのインダクタンス及びインピーダンスを低減できることになる。

次に、本発明の半導体装置の一例として、半導体チップとして半導体チップを有するＤＲＡＭについて説明する。図５及び図６に、外部端子側から見たＤＲＡＭの一例を示す概略平面図を示す。図５及び図６は、半導体装置としての８ビット構成品のＤＤＲ３ ＤＲＡＭにおける電源層の形状及び複数の外部端子の配置の一例を示している。図５及び図６においては、配線層、ビア、ボンディングワイヤ、ソルダレジスト、封止樹脂等の図示は省略してある。図５及び図６のＤＱ系外部端子１８ａ，１８ｂは、図１に示すＤＱ系外部端子１８ａ，１８ｂと対応している。また、図５及び図６において、図１〜図４に示す要素と同じ要素には同じ符号を付してある。

図５及び図６において、電源層１３は電源系導体層である。図５に示す形態おいては、電源層１３は、ＶＳＳＱプレーン１３ａ及びＶＳＳプレーン１３ｂを有する。複数の外部端子１８のうち、ＶＳＳＱプレーン１３ａ上にある外部端子がＤＱエリアにある外部端子（ＤＱ系外部端子１８ａ，１８ｂ）であり、ＶＳＳプレーン１３ｂ上にある外部端子がＣＡ，ＣＫエリアにある外部端子である。半導体チップ２１の電極パッド２２の配列は、貫通孔１７から露出し、長方形の貫通孔１７の延在方向に沿って延在している。半導体チップ２１の電極パッド２２は、ＤＱ系パッド列２２ａ及びＣＡ，ＣＫ系パッド列２２ｂを有する。また、図６に示す形態においては、電源層１３は、ＶＳＳＱプレーン１３ａ及びＶＤＤプレーン１３ｃとなっている。

ビア、接続端子及び配線層（図５及び図６において不図示）は、図１〜図４に示すように形成することができ、電極パッド２２と電源層１３とは、図４に示すように接続することができる。すなわち、図５に示す形態においては、図１〜図４に示すような形態を適用して、ＤＱエリアにある外部端子及びＶＳＳＱプレーン１３ａとＤＱ系パッド列２２ａとを電気的に接続することができ、ＣＡ，ＣＫエリアにある外部端子及びＶＳＳプレーン１３ｂとＣＡ，ＣＫ系パッド列２２ｂとを電気的に接続することができる。また、図６に示す形態においては、図１〜図４に示すような形態を適用して、ＤＱエリアにある外部端子及びＶＳＳＱプレーン１３ａとＤＱ系パッド列２２ａとを電気的に接続することができ、ＣＡ，ＣＫエリアにある外部端子及びＶＤＤプレーン１３ｃとＣＡ，ＣＫ系パッド列２２ｂとを電気的に接続することができる。

これにより、図５及び図６に示すような外部端子の配置が規格で定まっている汎用ＤＲＡＭにおいても本発明を適用して、電極パッドと配線層間のインダクタンス及びインピーダンス（特に電源又はＧＮＤのインダクタンス及びインピーダンス）を低減することができる。

本発明の半導体装置及びパッケージ基板は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。

本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。

１０ 半導体装置
１１ パッケージ基板
１２ 絶縁層
１３ 電源層
１３ａ ＶＳＳＱプレーン
１３ｂ ＶＳＳプレーン
１３ｃ ＶＤＤプレーン
１４ 配線層
１４ａ 第１配線パターン
１４ｂ 第２配線パターン
１４ｃ 第３配線パターン
１５ ビア
１５ａ 第１ビア
１５ｂ 第２ビア
１５ｃ 第３ビア
１６ 接続端子
１６ａ 第１接続端子
１６ｂ 第２接続端子
１７ 貫通孔
１８ 外部端子
１８ａ，１８ｂ ＤＱ系外部端子
１９，２０ ソルダレジスト
２１ 半導体チップ
２２ 電極パッド
２２ａ ＤＱ系パッド列
２２ｂ ＣＡ，ＣＫ系パッド列
２３ 接続配線（ボンディングワイヤ）
２４，２５ 封止樹脂
２６ めっき用配線
２７ 接着剤
１００ 半導体装置
１０１ パッケージ基板
１０２ 絶縁層
１０３ 電源層
１０４ 配線層
１０４ａ 第１配線パターン
１０４ｂ 第２配線パターン
１０５ ビア
１０６ 接続端子
１０７ 貫通孔
１０８ 外部端子
１０８ａ，１０８ｂ ＤＱ系外部端子
１０９，１１０ ソルダレジスト
１１１ 半導体チップ
１１２ 電極パッド
１１２ａ ＤＱ系電極パッド
１１３ 接続配線（ボンディングワイヤ）
１１４，１１５ 封止樹脂
１１６ めっき用配線
１１７ 接着剤

Claims (8)

1. 中央部分に配置された複数の電極パッドを有する半導体チップと、貫通孔が設けられた絶縁層を有すると共に、当該絶縁層の一方の面側に形成された電源層および他方の面側に上記貫通孔に沿って形成された複数の接続端子を有するパッケージ基板と、前記貫通孔を通って前記半導体チップの前記電極パッドの各々を前記パッケージ基板の前記接続端子の対応するものにそれぞれ電気的に接続する複数の接続導体と、を備え、前記パッケージ基板は、前記複数の接続端子のうちの電源用接続端子と前記貫通孔との間に前記絶縁層を貫通して前記電源層に接続されるビアと、前記絶縁層の前記他方の面側に設けられて前記ビアを前記電源用接続端子に接続する配線とをさらに有する半導体装置。
2. 前記パッケージ基板は、前記絶縁層の前記他方の面側に形成され前記接続端子に対して前記貫通孔とは反対側に設けられた複数の外部端子と、前記絶縁層の前記他方の面側に形成され前記複数の外部端子のうちの信号用外部端子を前記複数の接続端子のうちの信号用接続端子にそれぞれ接続する複数の付加配線と、前記複数の外部端子のうちの電源用外部端子を前記絶縁層を貫通して前記電源層に接続する付加ビアとをさらに有する請求項１に記載の半導体装置。
3. 前記複数の接続端子は前記電源用接続端子の他に付加電源用接続端子を含み、前記複数の外部端子は前記電源用外部端子の他に付加電源用外部端子を含み、前記付加電源用接続端子を前記付加電源用外部端子に接続する付加配線が前記絶縁層の他方の面側に形成されている請求項２に記載の半導体装置。
4. 前記電源用接続端子は複数個設けられており、これに対応して前記ビアおよび前記配線が複数個設けられ、これら複数の電源用接続端子の間に前記複数の接続端子のうちの信号用接続端子が複数形成されている請求項３に記載の半導体装置。
5. 絶縁層と、
   前記絶縁層を貫通する貫通孔と、
   前記絶縁層の一方の面に形成された電源層と、
   前記絶縁層の他方の面に前記貫通孔に沿って形成され、第１電源用接続端子および信号用接続端子を含む複数の接続端子と、
   前記前記貫通孔と前記第１電源用接続端子との間に前記絶縁層を貫通して前記電源層に電気的に接続する第１のビアと、
   前記絶縁層の前記他方の面に形成され、前記ビアを前記第１電源用接続端子に接続する第１配線と、
   前記絶縁層の前記他方の面側に前記接続端子に対して前記貫通孔とは反対側に形成され、第１電源用外部端子および信号用外部端子を含む複数の外部端子と、
   前記絶縁層を貫通して前記第１電源用外部端子を前記電源層に電気的に接続する第２のビアと、
   前記絶縁層の前記他方の面側に形成され前記信号用接続端子を前記信号用外部端子に電気的に接続する第２の配線と、
   を備えることを特徴とするパッケージ基板。
6. 前記貫通孔を横断し、前記接続端子同士を電気的に接続するめっき用配線をさらに備え、
   前記第１のビアは、前記接続端子に対して前記めっき用配線側に形成されていることを特徴とする請求項５に記載のパッケージ基板。
7. 前記複数の接続端子は第２電源用接続端子を含み、前記複数の外部端子は第２電源用外部端子を含み、前記絶縁層の前記他方の面に前記第２電源用接続端子を前記第２電源用外部端子に接続する第３配線をさらに備えることを特徴とする請求項５又は６に記載のパッケージ基板。
8. 前記第１接続端子は複数個設けられており、これに伴って、前記第１のビアおよび前記第１の配線が複数設けられている請求項５〜７のいずれか一項に記載のパッケージ基板。

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