JP2010118592A - 半導体装置 - Google Patents
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Abstract
【課題】多点でグランドに接続することで、シールド部のインピーダンスを下げ、低ノイズ化できると共に、遮蔽膜(シールド)の接続不良があっても、実装前に検証できることを可能とする手段を半導体装置に提供する。
【解決手段】インターポーザ基板2のグランド層21に遮蔽膜3のグランドを接地しない。具体的には、グランド層の対応する箇所に遮蔽膜接続用スルーホール32を設け、ここに接続用ピン8を通すことで、回路素子1と遮蔽膜3の接地を分離し、断線などの問題の切り分けを容易にする。
【選択図】図2
【解決手段】インターポーザ基板2のグランド層21に遮蔽膜3のグランドを接地しない。具体的には、グランド層の対応する箇所に遮蔽膜接続用スルーホール32を設け、ここに接続用ピン8を通すことで、回路素子1と遮蔽膜3の接地を分離し、断線などの問題の切り分けを容易にする。
【選択図】図2
Description
本発明は、アナログデジタル混載型半導体のような半導体装置、特に製品実装前の断線などの検出を容易に実行可能なこと、に関する。
ICにおいてパッケージ外皮面にメッキ、ペーストなどによる導電性膜を形成し前記導電性膜に多点で基準電位に接続するシールドパッケージ構造は一般的なものとなっている。このようなシールドパッケージ構造を持つICはハイパワーアンプなどのデジタルアナログ混載型半導体やCPUなどで用いることが考えられる。これらの半導体では自身が発生するノイズ及び外部から半導体装置内に進入するノイズを遮蔽する必要があり、そのために遮蔽膜(シールド)が形成されることが多い。
特開2004−297054号公報(特許文献1)では、簡易な方法で半導体装置のノイズ対策を行うべく、ダイシング後に遮蔽膜を形成し、自身の発するノイズ及び外部からのノイズの遮蔽を行うことを開示する。
また、特開2006−303271号公報(特許文献2)では、遮蔽膜の接地用に、インターポーザ基板とマザーボードとの間をBGA(Ball Grid Array)の実装で使用しない接合強化用に設けたランドを利用することが記載されている。
特開2004−297054号公報
特開2006−303271号公報
しかし、上記のような遮蔽膜の形成に際しては塗装の漏れや寸法誤差、形成時の過熱によるクラックの発生などによって、シールド接続用のグランド端子や接合部が断線することも考えられる。一方で、接続端子数の増加などにより、BGA等の接続をひとたび行うと、不良等により交換する際、工数が著しく掛かる接続方法を取らざるを得なくなっている。したがって、実装前にこれらのグランド端子の断線等も検証できることが望ましい。
しかし、特許文献1では、このような不具合の検証についての視点がそもそも無い。また、特許文献2では、遮蔽膜及び半導体が同じインターポーザ基板及びインターポーザ基板に設けられたグランド層を用いており、個々の接地配線の断線まで検証できない。
本発明の目的は、多点でグランドに接続することで、シールド部のインピーダンスを下げ、低ノイズ化できると共に、シールドの接続不良があっても、実装前に検証できることを可能とする手段を半導体装置に提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
本発明の代表的な実施の形態に関わる半導体装置は、遮蔽膜と、2以上のグランド端子を有す回路素子と、グランド部及び接続部を含むインターポーザ基板と、を含み、接続部に回路素子が電気的に配置され、回路素子の2以上のグランド端子はグランド部により該半導体装置内で同電位とされたのち外部の接地電位に接続され、遮蔽膜はインターポーザ基板で電位調整を行うことなく接地電位に接続されることを特徴とする。
本発明の代表的な実施の形態に関わる別の半導体装置は、遮蔽膜と、2以上のグランド端子を有す回路素子と、グランド層及び接続層を含むインターポーザ基板と、を含み、接続層に回路素子が電気的に配置され、回路素子の2以上のグランド端子はグランド層により半導体装置内で同電位とされたのち外部の接地電位に接続され、遮蔽膜はインターポーザ基板で電位調整を行うことなく接地電位に接続されることを特徴とする。
この半導体装置において、遮蔽膜接続用スルーホールがグランド層に設けられ、遮蔽膜は遮蔽膜接続用スルーホールを貫通して接地電位に接続され、回路素子の2以上のグランド端子と遮蔽膜は電気的に分離されていることを特徴としても良い。
この半導体装置において、遮蔽膜が接地電位に接続する接地点が8点またはそれ以上存在し、接地点に対応した遮蔽膜接続用スルーホールが独立してグランド層に設けられていることを特徴としても良い。
この半導体装置において、接地点それぞれに対応して遮蔽膜と接続する遮蔽膜接続部が接続層上に設けられていることを特徴としても良い。
この半導体装置において、2以上の遮蔽膜接続部が接続層上で電気的に接続されていることを特徴としても良い。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
本発明の代表的な実施の形態に関わる回路素子を搭載した半導体装置は、回路素子に関わる断線のみならず、シールド接地用の配線の断線の検証を可能にする。
以下、本発明の実施の形態について図面を用いて説明する。
(第1の実施の形態)
図1は本実施の形態に関わる半導体装置を表す透過斜視図である。また、図2は本実施の形態に関わる半導体装置を表す断面図である。
図1は本実施の形態に関わる半導体装置を表す透過斜視図である。また、図2は本実施の形態に関わる半導体装置を表す断面図である。
この半導体装置は回路素子1、インターポーザ基板2、遮蔽膜(シールド)3、回路素子結線用パターン4、遮蔽膜グランド接続用パターン5、ボンディングワイヤー6、ボール7、接続用ピン8を含んで構成される。
回路素子1はこの半導体装置の機能を提供する回路素子である。
インターポーザ基板2はこの半導体装置を実装するマザーボードとの間で電気的接続を確保するための基板である。このインターポーザ基板2は多層基板で構成され、その構成する基板のうちグラウンド基板に本発明の特徴がある。図2では、インターポーザ基板2がどのように構成されているか、また、インターポーザ基板2に他の部品がどのように搭載されているかを表す。
遮蔽膜3は既述のとおり、メッキ、ペーストなどにより形成された導電性膜である。この遮蔽膜3のグランドをどのように取るかに本願発明の特徴がある。
回路素子結線用パターン4は回路素子1とボール7を電気的に接続するためにボンディングワイヤー6を接続するためのパターンである。
一方、遮蔽膜グランド接続用パターン5は、遮蔽膜3とボール7を電気的に接続するためのパターンである。
ボンディングワイヤー6は回路素子1と回路素子結線用パターン4をつなぐワイヤーである。
ボール7はインターポーザ基板2と図示しないマザーボードとの間を接続するための球形状のハンダボールである。実装時にはこのボールに高温を加えることで溶融し、マザーボードとの間が接続される。
接続用ピン8は回路素子結線用パターン4または遮蔽膜グランド接続用パターン5とボール7とを接続するための接続用ピンである。接続形態によっては、接続用ピン8はインターポーザ基板2を構成する基板で2パーツまたはそれ以上に分かれているものもあるが、便宜上1つの部材として説明する。
インターポーザ基板2は5枚の基板が重ねられた多層基板である。このインターポーザ基板2について図2を用いて説明する。
このインターポーザ基板2はグランド層21、接続層22及び最下層23を含む。グランド層21は本基板のグランドレベルを規定する配線層である。本発明では、遮蔽膜3の接地に際し、このグランド層21を利用しないのが特徴の一つとなる。
接続層22は、遮蔽膜3と遮蔽膜グランド接続用パターン5、回路素子1と回路素子結線用パターン4を電気的に接続するための、インターポーザ基板2の最外に露出する配線層である。この接続層22上に回路素子結線用パターン4及び遮蔽膜グランド接続用パターン5が形成されている。
最下層23はボール7を設ける層である。また、物理的及び電気的に配線可能なスペースがあるのであれば配線を設けても良い。
なお、図2では、遮蔽膜接続用スルーホール32、回路素子信号線接続用スルーホール33も記載されているが、これについては図4で説明する。
図3は、この接続層22の構成を示す上面図である。
本実施の形態では接続層22は略正方形の形状をしている。この基板上に外周部分に遮蔽膜グランド接続用パターン5が形成される。またこの接続層22の内側に回路素子結線用パターン4が形成される。
図4は、本発明に関わるグランド層21を示す上面図である。
本実施の形態では、図3の接続層22の配線を前提に設計されている。すなわち外周部には遮蔽膜3用の配線が設けられ、内側には回路素子1用の配線が設けられることを想定している。
グランド31はグランド層21の基準電位を提供するためのグランド面である。このグランド31が接続層22及びそれに搭載される回路素子1に対して基準電位となり、このグランド31から図示しないマザーボードのグランドに接地される。
一方、グランド31は遮蔽膜3に対しては基準電位とならない。すなわち、遮蔽膜グランド接続用パターン5と回路素子1用のグランド接続用の部材とを分離することで、遮蔽膜3関連の障害の検出性を向上させる。
遮蔽膜接続用スルーホール32はこの「遮蔽膜グランド接続用パターン5と回路素子1用のグランド接続用の部材とを分離」を果たすべき空孔である。遮蔽膜グランド接続用パターン5と図示しないマザーボードのグランドとの設置に用いられる接続用ピン8はこの遮蔽膜接続用スルーホール32を通して最下層23に接続される。この際、遮蔽膜接続用スルーホール32を通す接続用ピン8はグランド31と電気的に接続してはならない。先の「遮蔽膜グランド接続用パターン5と回路素子1用のグランド接続用の部材とを分離」を実現できなくなるためである。
回路素子信号線接続用スルーホール33は、回路素子1の信号線(ここではグランド接続用以外の目的の信号線の意)を最下層23及び対応するボール7に接続する接続用ピン8を通すための空孔である。グランド31に接続すると信号線として機能しなくなるため、回路素子信号線接続用スルーホール33を通す接続用ピン8はグランド31と電気的に接続してはならない。
回路素子グランド接続部34は回路素子1のグランド端子に対応する接続用ピン8を接続するための部位である。回路素子1の基準電位を提供する意味で、この部位には空孔は設けず、接続可能な状態になっている。
なお、最下層23は通常の多積層で構成されるインターポーザ基板と同じであるので敢えて図示はしない。また、グランド層21は遮蔽膜3とは電気的に絶縁することに留意する必要がある。
ここで従来の半導体装置との相違点をまとめてみる。
図5は従来の半導体装置を表す断面図である。また、図6は従来のグランド層51を示す上面図である。なお、接続層は本発明のそれと同様であるので省略する。
従来の実施の形態においても回路素子信号線接続用スルーホール53、回路素子グランド接続部54は存在する。一方、本実施の形態の遮蔽膜接続用スルーホール32は従来の実施の形態では遮蔽膜接続部52であった。すなわち、回路素子1と遮蔽膜3が共通のグランド層51を用いていた。
このことによる相違を表すのが、図7及び図8である。図7は本発明に関わる電気的な接続状態を表す概念図である。また、図8は従来の実施の形態に関わる電気的な接続状態を表す概念図である。
両図とも「Z」はインピーダンスを表す。そして各構成要素により生じるインピーダンスであることを表すために、下つき文字でその構成要素を示す。以下この下つき文字が何を表すか説明する。
「wb」はボンディングワイヤー6を示す。
「pd」は回路素子結線用パターン4または遮蔽膜グランド接続用パターン5を示す。
「thu」は接続用ピン8のうち、グランド層21よりも回路素子1側を、「thb」は接続用ピン8の最下層23側を表す。また、「th」はグランド層21により分断されない接続用ピン8を示す。
「pcb」はグランド層21を表す。
「bll」はボール7を示す。
図7と図8で大きく異なるのは、電気的に回路素子1と遮蔽膜3が独立していることにある。これにより、従来では、グランド層21と遮蔽膜3との間の断線(「thu」での断線:図8の×の箇所)の検証が困難であった。
これに対し、本発明を採用することで、グランドに対する接続を回路素子1と遮蔽膜3を独立して検証することが可能となる。これにより、半導体装置をマザーボードに接続後、所望の性能が出ないといった問題が生じることを防ぐことが可能となる。
なお、回路素子1と遮蔽膜3の電位がそろっていることを半導体装置内部で補償しないため、図示しないマザーボードと遮蔽膜3との接点(遮蔽膜3と接続されたボール7の数)は8点以上あることが望ましい。これについては第4の実施の形態でその効果を述べる。
また、図示しないマザーボードとグランド層21との接点も相当数あることが好ましい。
(第2の実施の形態)
次に本発明の第2の実施の形態について説明する。
次に本発明の第2の実施の形態について説明する。
図9は本実施の形態に関わる半導体装置を表す透過斜視図である。また、図10は本実施の形態に関わる接続層62の構成を示す上面図である。
本実施の形態は、接続層及び遮蔽膜グランド接続用パターンに関するものである。図9及び図10に示すように、第1の実施の形態における2以上の遮蔽膜グランド接続用パターンを電気的かつ物理的に1とした連結遮蔽膜グランド接続用パターン65を用いる点が特徴である。これにより、個々の接続用ピン8の断線は検出できなくなる場合が出てくるものの、遮蔽膜3と連結遮蔽膜グランド接続用パターン65の結合部が大きくなる。結果、この遮蔽膜3と連結遮蔽膜グランド接続用パターン65の結合が確かなものになる。
また、第1の実施の形態では「接点は8点以上あることが望ましい」としていたが、第2の実施の形態では、接点が8組以上あれば同等の効果が得られる。
さらに、最下層23と図示しないマザーボードの接続に、この組に対応した接続用ピン8を連結するようにボール7を大きくすることで、マザーボードとの接続強度を増すことも可能である。
(第3の実施の形態)
次に本発明の第3の実施の形態について説明する。
次に本発明の第3の実施の形態について説明する。
上記2つの実施の形態では、半導体装置外周に遮蔽膜3用のボール7を、内周に回路素子1用のボール7を配置していた。これに対し本実施の形態では、回路素子1用のボール7も外周に配置することを提案するものである。
図11は本実施の形態に関わる半導体装置を表す透過斜視図である。また図12は本実施の形態に関わるグランド層71を示す上面図であり、図13は接続層72の構成を示す上面図である。
図13からも分かる通り、本実施の形態では回路素子1用の回路素子結線用パターン74が遮蔽膜グランド接続用パターン5の配置された外周に分散配置されている。ここで回路素子結線用パターン74にも2種類あることが伺える。すなわち、回路素子1のグランド電位を取るための回路素子グランドパターンGdと図示しないマザーボードに対する信号線のための回路素子信号パターンSである。これらはグランド層71を配置する際に留意点として重要となる。
これらの回路素子グランドパターンGd、回路素子信号パターンSと回路素子1の間をボンディングワイヤー6でつなぐのは第1の実施の形態と同様である。
なお、回路素子グランドパターンGdと回路素子信号パターンSは第1の実施の形態同様、遮蔽膜3とは電気的に分離されている必要がある。
図12はこのグランド層71にどのように回路素子信号線接続用スルーホール等を配するかを表している。
本実施の形態においてもグランド層71には、遮蔽膜接続用スルーホール32、回路素子信号線接続用スルーホール33、回路素子グランド接続部34が設けられている。
しかし、図12において記載した回路素子グランドパターンGd、回路素子信号パターンS及び遮蔽膜グランド接続用パターン(Gsh)5が外周に配されていることから外周部分に集中して遮蔽膜接続用スルーホール32等が存在する。
第1の実施の形態同様に、遮蔽膜接続用スルーホール32は遮蔽膜グランド接続用パターン5に対応した位置に存在する。そして、遮蔽膜グランド接続用パターン5からボール7に電気的に接続する接続用ピン8は、この遮蔽膜接続用スルーホール32によりグランド層71とは電気的に非接触な状態が保たれる。
一方、回路素子グランド接続部34は回路素子グランドパターンGdに接続するようグランド層71の外周部分に設けられている。また、回路素子信号線接続用スルーホール33も回路素子グランドパターンGdに対向する形で配置されている。回路素子信号線接続用スルーホール33によって、グランド層71と回路素子グランドパターンGdとボール7を連結する接続用ピン8とは電気的に分離されることとなる。
このようにすることで、第1の実施の形態同様の効果を奏することができる。また、全てのボール7が外周部に配置されることにより、図示しないマザーボードとの結合もある程度の評価ができる。
(第4の実施の形態)
最後に第4の実施の形態について説明する。
最後に第4の実施の形態について説明する。
第1の実施の形態では、遮蔽膜3は8点以上でマザーボードのグランドと接続されることが望ましいと説明した。この根拠を以下で説明する。
図14は現状用いられている半導体装置で遮蔽膜グランド接続用パターンに接続され、図示しないマザーボードと電気的に接続されたボールの数によるノイズレベルの変動の実測値、及び本発明の第1の実施の形態を採用した際に8点で接続した際のシミュレーションによるノイズレベルを表すグラフである。なお図14で、接点数「―1」は遮蔽膜3そのものが無い状態を表す。
図中で実線は周波数900MHzのI成分方向のノイズレベルを表す。点線は周波数900MHzのQ成分方向のノイズレベルを表す。この実測値は20点で接続した際のQ成分方向のノイズレベルで若干誤差は生じているものの、基本的には接点数の多いほうがノイズが低下することを表している。
そして、本発明の第1の実施の形態を採用した際のシミュレーション結果はほぼ実測値近傍に現出する。
これにより、遮蔽膜3のグランド接地点が8点以上存在すれば、本実施の形態を採用しても、所要の結果が得られることが分かる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
携帯電話機で用いる送受信機と言ったデジタルアナログ混載型半導体での使用がまず考えられるがそれだけではない。たとえば分周等により生成される高周波数で動作するCPUなどにも本発明は適用可能である。
1…回路素子、2…インターポーザ基板、3…遮蔽膜(シールド)、
4…回路素子結線用パターン、5…遮蔽膜グランド接続用パターン、
6…ボンディングワイヤー、7…ボール、8…接続用ピン、
21…グランド層、22…接続層、23…最下層、31…グランド、
32…遮蔽膜接続用スルーホール、33…回路素子信号線接続用スルーホール、
34…回路素子グランド接続部、51…グランド層、52…遮蔽膜接続部、
53…回路素子信号線接続用スルーホール、54…回路素子グランド接続部、
62…接続層、65…連結遮蔽膜グランド接続用パターン、
71…グランド層、72…接続層、74…回路素子結線用パターン、
Gd…回路素子グランドパターン、S…回路素子信号パターン。
4…回路素子結線用パターン、5…遮蔽膜グランド接続用パターン、
6…ボンディングワイヤー、7…ボール、8…接続用ピン、
21…グランド層、22…接続層、23…最下層、31…グランド、
32…遮蔽膜接続用スルーホール、33…回路素子信号線接続用スルーホール、
34…回路素子グランド接続部、51…グランド層、52…遮蔽膜接続部、
53…回路素子信号線接続用スルーホール、54…回路素子グランド接続部、
62…接続層、65…連結遮蔽膜グランド接続用パターン、
71…グランド層、72…接続層、74…回路素子結線用パターン、
Gd…回路素子グランドパターン、S…回路素子信号パターン。
Claims (6)
- 遮蔽膜と、2以上のグランド端子を有す回路素子と、グランド部及び接続部を含むインターポーザ基板と、を含む半導体装置であって、
前記接続部に前記回路素子が電気的に配置され、
前記回路素子の2以上のグランド端子は前記グランド部により該半導体装置内で同電位とされたのち外部の接地電位に接続され、
前記遮蔽膜は前記インターポーザ基板で電位調整を行うことなく接地電位に接続されることを特徴とする半導体装置。 - 遮蔽膜と、2以上のグランド端子を有す回路素子と、グランド層及び接続層を含むインターポーザ基板と、を含む半導体装置であって、
前記接続層に前記回路素子が電気的に配置され、
前記回路素子の2以上のグランド端子は前記グランド層により半導体装置内で同電位とされたのち外部の接地電位に接続され、
前記遮蔽膜は前記インターポーザ基板で電位調整を行うことなく接地電位に接続されることを特徴とする半導体装置。 - 請求項2に記載の半導体装置において、遮蔽膜接続用スルーホールが前記グランド層に設けられ、
前記遮蔽膜は前記遮蔽膜接続用スルーホールを貫通して前記接地電位に接続され、
前記回路素子の2以上のグランド端子と前記遮蔽膜は電気的に分離されていることを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、前記遮蔽膜が前記接地電位に接続する接地点が8点またはそれ以上存在し、接地点に対応した前記遮蔽膜接続用スルーホールが独立して前記グランド層に設けられていることを特徴とする半導体装置。
- 請求項4に記載の半導体装置において、前記接地点それぞれに対応して前記遮蔽膜と接続する遮蔽膜接続部が前記接続層上に設けられていることを特徴とする半導体装置。
- 請求項5に記載の半導体装置において、2以上の前記遮蔽膜接続部が前記接続層上で電気的に接続されていることを特徴とする半導体装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101300503B1 (ko) * | 2010-10-12 | 2013-09-10 | 삼성전기주식회사 | 블록 모듈의 제조방법 |
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2008
- 2008-11-14 JP JP2008291958A patent/JP2010118592A/ja active Pending
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