JP2010219498A - 半導体装置 - Google Patents

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wiring layer
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ground plane
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Satoshi Isa
聡 伊佐
Mitsuaki Katagiri
光昭 片桐
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Elpida Memory Inc
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Abstract

【課題】 信号配線と電源プレーン又はグランドプレーンとの間の寄生容量を低減する。
【解決手段】 半導体装置は、信号配線が設けられた第１の配線層と、この第１の配線層に絶縁層を介して積層され、電源プレーン又はグランドプレーンが設けられた第２の配線層とを備える。第２の配線層における第１の配線層の信号配線に対向する領域の少なくとも一部には、電源プレーン又はグランドプレーンが設けられていない。
【選択図】図２

Description

本発明は、半導体装置に関し、特に半導体装置に用いられるパッケージ基板に関する。
半導体チップがパッケージ基板に搭載されている半導体装置では、その動作電圧の低下に伴い、半導体チップに電源及びグランドをそれぞれ供給する配線のインピーダンスの低減が望まれている。従来、電源又はグランド用配線のインピーダンスを低減したパッケージ基板として、二層以上の配線層を有する多層配線基板がある（例えば、特許文献１参照）。
特開平１０−１７３０８７号公報
特許文献１には、多層配線基板が開示されるとともに、多層配線基板に形成されたメッキ配線と電源プレーンとの間に発生する寄生容量を低減する技術が開示されている。しかしながら、発明者等は、半導体装置の更なる動作周波数の向上を実現するには、（メッキ配線以外の）信号配線と電源プレーンやグランドプレーンとの間の寄生容量の低減を実現しなければならないことを見出した。なお、プレーンは、銅箔で充填された形態やボイド（穴）を含むメッシュ形態のいずれかであっても良い。またプレーンは、線状配線よりも幅の広いパターン一般を意味するものとする。
本発明の一形態に係る半導体装置は、信号配線が設けられた第１の配線層と、該第１の配線層に絶縁層を介して積層され、電源プレーン又はグランドプレーンが設けられた第２の配線層とを備え、前記第２の配線層において、前記第１の配線層の信号配線又はそれに接続されるソルダーボールランドに対向する領域の少なくとも一部には前記電源プレーン又はグランドプレーンが設けられていないことを特徴とする。
また、本発明の他の形態に係る半導体装置は、信号配線が設けられた第１の配線層と、該第１の配線層に絶縁層を介して積層され、電源プレーン又はグランドプレーンが設けられた第２の配線層とを備え、前記第１の配線層の信号線又はそれに接続される該第２の配線層のソルダーボールランドに対向する領域の少なくとも一部には前記電源プレーン又は前記グランドプレーン若しくは第１の配線層に設けられた別の電源プレーン又はグランドプレーンが設けられていないことを特徴とする。
また、本発明の更に他の形態に係る半導体装置は、一方の面に第１の信号配線が設けられ、他方の面に第１の電源電位に固定されかつ前記第１の信号配線よりも幅の広い第１の配線パターンが設けられた絶縁層と、前記絶縁層に固定され前記信号配線に接続される電極を有する半導体素子と、を備え、前記他方の面であって前記第１の信号配線に対応する領域には、前記第１の配線パターンが設けられていないことを特徴とする。
本発明によれば、信号配線と静電結合を生じ得る領域への電源プレーン及びグランドプレーンの形成を避けるようにしたことで、信号配線と電源プレーン又はグランドプレーンとの間に生じる寄生容量を低減することができる。
本発明の第１の実施の形態に係る半導体装置の概略構成を示す断面図である。 （ａ）は、図１の半導体装置に用いられるパッケージ基板の第１配線層１６−１における配線パターン及び第２配線層１６−２におけるボイドパターンを重ねて表す平面図、（ｂ）は、第１配線層１６−１における配線パターンを表す平面図、及び（ｃ）は、第２配線層１６−２におけるグランドプレーンパターン（及びボイドパターン）を表す平面図である。 （ａ）は、第１配線層１６−１における信号配線２５の一部及びその周辺を表す平面図、（ｂ）は、第２配線層１６−２における信号配線２５に対応するように形成されたボイド２７の一部及びその周辺を表す平面図、及び（ｃ）はこれら信号配線２５及びボイド２７の断面図である。 本発明の第２の実施の形態に係る半導体装置に用いられるパッケージ基板の一部を表す図であって、（ａ）は、第１配線層１６−１における信号配線２５の一部及びその周辺を表す平面図、（ｂ）は、第２配線層１６−２における信号配線２５に対応するように形成されたボイド２７の一部及びその周辺を表す平面図、及び（ｃ）はこれら信号配線２５及びボイド２７の断面図である。 本発明の第３の実施の形態に係る半導体装置に用いられるパッケージ基板を説明するための図であって、（ａ）は、第１配線層１６−１における配線パターン及び第２配線層１６−２におけるボイドパターンを重ねて表す平面図、（ｂ）は、第１配線層１６−１における配線パターンを表す平面図、及び（ｃ）は、第２配線層１６−２におけるグランドプレーンパターン（及びボイドパターン）を表す平面図である。 本発明の第４の実施の形態に係る半導体装置に用いられるパッケージ基板を説明するための図であって、（ａ）は、第１配線層１６−１における配線パターン及び第２配線層１６−２におけるボイドパターンを重ねて表す平面図、（ｂ）は、第１配線層１６−１における配線パターンを表す平面図、及び（ｃ）は、第２配線層１６−２におけるグランドプレーンパターン（及びボイドパターン）を表す平面図である。 本発明の第５の実施の形態に係る半導体装置に用いられるパッケージ基板を説明するための図であって、（ａ）は、第１配線層１６−１における配線パターン及び第２配線層１６−２におけるボイドパターンを重ねて表す平面図、（ｂ）は、第１配線層１６−１における配線パターンを表す平面図、及び（ｃ）は、第２配線層１６−２におけるグランドプレーンパターン（及びボイドパターン）を表す平面図である。 本発明の第６の実施の形態に係る半導体装置の概略構成を示す断面図である。 （ａ）は図８の半導体装置に用いられるパッケージ基板の第１配線層１６−１における配線パターンとボイドパターン及び第２配線層１６−２におけるボイドパターンを重ねて表す平面図、（ｂ）は、第２配線層１６−２におけるグランドプレーンパターン（及びボイドパターン）を表す平面図、及び（ｃ）は、第１配線層１６−１における配線パターンと電源プレーン（ＶＤＤＱ）パターン（及びボイドパターン）を表す平面図である。 本発明の第７の実施の形態に係る半導体装置に用いられるパッケージ基板を説明するための図であって、（ａ）は第１配線層１６−１における配線パターンとボイドパターン及び第２配線層１６−２におけるグランドプレーンパターンを重ねて表す平面図、（ｂ）は、第２配線層１６−２におけるグランドプレーンパターンを表す平面図、及び（ｃ）は、第１配線層１６−１における配線パターンと電源プレーン（ＶＤＤＱ）パターン（及びボイドパターン）を表す平面図である。 本発明の第８の実施の形態に係る半導体装置の概略構成を示す断面図である。 （ａ）は、図１１の半導体装置に用いられるパッケージ基板の第１配線層１６−１における配線パターン及び第２配線層１６−２におけるボイドパターンを重ねて表す平面図、（ｂ）は、第１配線層１６−１における配線パターンを表す平面図、及び（ｃ）は、第２配線層１６−２におけるグランドプレーンパターン（及びボイドパターン）を表す平面図である。 本発明の第９の実施の形態に係る半導体装置の概略構成を示す断面図である。 （ａ）は、図１３の半導体装置に用いられるパッケージ基板の第１配線層１６−１における配線パターン及び第２配線層１６−２におけるボイドパターンを重ねて表す平面図、（ｂ）は、第１配線層１６−１における配線パターンを表す平面図、及び（ｃ）は、第２配線層１６−２におけるグランドプレーンパターン（及びボイドパターン）を表す平面図である。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を表す断面図である。ここでは、半導体装置がＢＧＡ（Ball Grid Array）パッケージとして構成されている例を示している。
図示の半導体装置１０は、パッケージ基板（多層配線基板）１１と、このパッケージ基板１１に搭載される半導体チップ（半導体素子）１２と、半導体チップ１２とパッケージ基板１１の配線との間を接続するボンディングワイヤ１３と、半導体チップ１２及びボンディングワイヤ１３を封止するモールド樹脂１４とを有している。
パッケージ基板１１は、絶縁層１５−１，１５−２と第１及び第２配線層（メタル層）１６−１，１６−２が交互に積層されている。また、パッケージ基板１１は、絶縁層１５−１を貫き第１配線層１６−１に形成されたソルダーボールランドに接続されるソルダーボール１７を有している。パッケージ基板１１の中央部には、スロット１１１が形成されている。
図２（ａ）は、第１配線層１６−１における配線パターン及び第２配線層１６−２におけるボイドパターンを重ねて表す平面図である。また、図２（ｂ）は、第１配線層１６−１における配線パターンを表す平面図であり、図２（ｃ）は、第２配線層１６−２における配線パターン（ここではグランドプレーンパターン及びボイドパターン）を表す平面図である。
図２（ａ）及び（ｂ）において、中央に配列された四角形は、半導体チップ１２に接続されるボンディングパッド（電極）２１（単にパッドともいう）を表す。なお、図１ではボンディングワイヤ１３が、半導体チップ１２の中央部から左右両方向に引き出されているが、図２（ａ）及び（ｂ）では、簡略化のためボンディングパッド２１が一列に配列されている場合（パッドエリア２２が一つの場合）を示している。また、同図において、大きい丸はソルダーボール１７が接続されるソルダーボールランド２３（単にランドともいう）を表す。これらの丸は、ソルダーボール１７の用途に応じて異なるハッチングが施されている。ＤＱ系ソルダーボールに対応するランド２３には、ハッチングは施されておらず、白丸で表されている。なお、「ＤＱ系」は、ここでは、データ信号（ＤＱ）用及びデータストローブ信号（ＤＱＳ，ＤＱＳＢ）用を指す。また、同図において、小さい黒丸は、貫通電極２４を表している。パッド２１とソルダーボールランド２３との間、パッド２１と貫通電極２４との間、及びソルダーボールランド２３と貫通電極２４との間に形成された配線は、実線又は破線で示されている。ここで、ＤＱ系ソルダーボールに対応するランド２３とＤＱ系パッド２１とを接続する配線を特に信号配線２５と呼ぶ。
図２（ｃ）において、その大部分を占めるハッチングは、グランドプレーン２６を表す。即ち、グランドプレーン２６は、第２配線層１６−２の略全面（５０％以上となるよう）に形成されている。同図において、黒丸は貫通電極２４を表す。これらの貫通電極２４は、第１配線層１６−１の貫通電極２４と同一のものである。
また、同図において、グランドプレーン２６とは異なるハッチングが施されている小領域は、ボイド２７（即ち、グランドプレーン２６が設けられていない領域）を表している。
ボイド２７は、第１配線層１６−１に形成された信号配線２５のうちの所定の信号配線２５とそれに接続されるソルダーボールランド２３に対応するように設けられる。換言すると、第２配線層１６−２における所定の信号線２５及びそれに接続されるソルダーボールランド２３に対向する領域には、グランドプレーン２６が設けられていない。これはまた、一方の面に信号配線が設けられた絶縁層１５−２の他方の面には、信号配線に対応する領域（の少なくとも一部）に、電源電位に固定されかつ信号配線よりも幅の広い配線パターン（グランドプレーン）が設けられていない、ということもできる。後述する他の実施の形態においても同様である。なお、ボイド２７は、対応する信号配線２５及びソルダーボールランド２３よりも一回り大きく形成されている。
このように、本実施の形態では、信号配線２５と静電結合を生じる領域へのグランドプレーン２６（電源電位に固定された配線パターン）の形成を避けるようにしたことで、信号配線２５とグランドプレーン間の静電容量の発生を抑制又は低減することができる。
信号配線２５と対応するボイド２７（グランドプレーン２６）との関係を図３（ａ），（ｂ）及び（ｃ）に示す。図３（ａ）は、第１配線層１６−１における信号配線２５の一部及びその周辺を表す平面図、図３（ｂ）は、第２配線層１６−２における信号配線２５に対向する領域に形成されたボイド２７の一部及びその周辺を表す平面図、図３（ｃ）はこれら信号配線２５及びボイド２７の断面図である。
再び図２（ｃ）を参照すると、グランドプレーン２６は、第２配線層１６−２の大部分を占め、複数の貫通電極２４を介してパッド２１やソルダーボールランド２３に各々接続されている。このため、本実施の形態に係るパッケージ基板は、第２配線層１６−２の全面をグランドプレーンとした従来のパッケージ基板と同等のインピーダンス低減効果を奏する。
また、図３（ｃ）に示すように、第１配線層１６−１の信号配線２５及びソルダーボールランド２３に対向する第２配線層１６−２の領域にボイド２７を形成したことにより、信号配線２５及びそれに接続されるソルダーボールランド２３とグランドプレーン２６との間に生じる寄生容量を低減することができる。なお、この場合、信号配線２５に対向するグランドプレーンが存在しないだけでなく、信号配線２５が存在する配線層にもグランド配線が存在しないので（即ち、信号配線２５の周囲にグランド配線が存在しないので）、信号配線２５に生じる寄生容量は、配線層を一層しか持たない一層基板の場合に比べて同等以下となる。
次に、本発明の第２の実施の形態に係る半導体装置に用いられるパッケージ基板について説明する。
本実施の形態に係るパッケージ基板は、グランドプレーン２６が形成される第２配線層１６−２に、図４（ａ），（ｂ）及び（ｃ）に示すように、グランドプレーン２６から電気的に分離されたフローティングパターン４１を有している。他の構成については、第１の実施の形態と同様である。
グランドプレーン２６が形成される第２配線層１６−２において、ボイド２７の割合が高くなると、パッケージ基板１１に反りが発生する可能性が高くなる。本実施の形態では、ボイド２７内にフローティングパターン４１を形成することにより、パッケージ基板の反りを防止又は抑制することができる。フローティングパターン４１の形成は、全面形成されたグランドプレーンに、フローティングパターン４１が残るように溝４２を形成することにより行ってもよい。なお、フローティングパターン４１を形成した場合のパッケージ基板の電気特性は、ボイド２７を形成した場合のものとほとんど同じである。
次に、本発明の第３の実施の形態に係る半導体装置に用いられるパッケージ基板について説明する。
上述した第１又は第２の実施の形態では、信号配線２５及びそれに接続されるソルダーボールランド２３に対向する領域にボイド２７又はフローティングパターン４１を形成する場合について説明したが、本実施の形態では、図５（ａ），（ｂ）及び（ｃ）に示すように、信号配線２５に対向する領域にはボイド又はフローティングパターンを形成せずに、信号配線２５に接続されるソルダーボールランド２３の周囲に対向する配線層１６−２の領域にボイド２７又はフローティングパターン４１を形成する。
ソルダーボールランド２３はその占有面積が大きく、信号配線２５よりもグランドプレーン２６との間に大きな寄生容量を生じやすい。このため、信号配線２５の寄生容量が所望の値に近い場合には、ソルダーボールランド２３の周囲で発生する寄生容量を低減するだけで十分である。
次に、本発明の第４の実施の形態に係る半導体装置に用いられるパッケージ基板について説明する。本実施の形態に係るパッケージ基板も、第１の実施の形態と同様、絶縁層を介して積層された第１及び第２配線層１６−１，１６−２を有している。
図６（ａ），（ｂ）及び（ｃ）は、図２（ａ），（ｂ）及び（ｃ）にそれぞれ対応する図である。即ち、図６（ａ）は、第１配線層１６−１における配線パターン及び第２配線層１６−２におけるボイドパターンを重ねて表す図である。また、図６（ｂ）は、第１配線層１６−１における配線パターンを表す図であり、図６（ｃ）は、第２配線層１６−２におけるグランドプレーンパターン（及びボイドパターン）を表す図である。
信号配線２５には、差動信号を伝送するためのもの（以下、差動配線６１という）が存在する。このような差動配線６１は、その差動インピーダンスが所定の値（例えば１００Ω）を持つことが望まれる。しかしながら、差動配線６１及びそれに接続されるソルダーボールランド２３がグランドプレーン２６に対向して形成されると、差動配線６１及びソルダーボールランド２３とグランドプレーン２６との間に寄生容量が形成され、差動インピーダンスは低下する。このため、パッケージ基板（半導体装置）と、これを搭載するプリント基板との間でインピーダンス不整合が生じる場合がある。本実施の形態では、このような差動配線６１及びそれに接続されるソルダーボールランド２３に対向する第２配線層１６−２の領域にボイド２７を形成して寄生容量の低減を図り、もって差動インピーダンスの低下を防止又は抑制する。その結果、パッケージ基板とそれを搭載するプリント基板との間のインピーダンス不整合を防止又は抑制することができる。
なお、ボイド２７を形成する代わりに、第２の実施の形態と同様に、グランドプレーン２６と電気的に分離されたフローティングパターンを、第２配線層１６−２に形成するようにしてもよい。
次に、本発明の第５の実施の形態に係るパッケージ基板について説明する。
上述した第４の実施の形態では、差動配線６１及びそれに接続されるソルダーボールランド２３に対向する領域にボイド２７又はフローティングパターンを形成する場合について説明したが、本実施の形態では、図７（ａ），（ｂ）及び（ｃ）に示すように、差動配線６１に対向する領域にはボイド又はフローティングパターンを形成せずに、差動配線６１に接続されるソルダーボールランド２３の周囲に対向する配線層１６−２の領域にボイド２７又はフローティングパターンを形成する。
ソルダーボールランド２３はその占有面積が大きく、差動配線６１よりもグランドプレーン２６との間に大きな寄生容量を生じやすい。このため、差動配線６１の差動インピーダンスが所望の値に近い場合には、ソルダーボールランド２３の周囲で発生する寄生容量を低減するだけで十分である。これにより、ソルダーボールランド２３と差動配線６１との境界における差動インピーダンスの不連続を解消又は縮小することができる。
次に、本発明の第６の実施の形態に係る半導体装置について説明する。
図８は、本発明の第６の実施の形態に係る半導体装置１０ａの概略構成を表す断面図である。図８も図１と同様に、半導体装置がＢＧＡ（Ball Grid Array）パッケージとして構成されている例を示している。
このＢＧＡパッケージは、μＢＧＡと呼ばれる形態のパッケージで、図１と異なるのは、例えばエラストマーからなる応力緩衝材１９が使用されていること及び、信号配線層（第１配線層１６−１）とグランドプレーン層（第２配線層１６−２）の位置関係が逆になっていることである。
図示の半導体装置１０ａは、パッケージ基板（多層配線基板）１１ａと、このパッケージ基板１１ａに搭載される半導体チップ１２と、半導体チップ１２とパッケージ基板１１ａの配線との間を接続するインナーリード１８と、半導体チップ１２及びインナーリード１８を封止するモールド樹脂１４とを有している。
パッケージ基板１１ａは、絶縁層１５−１，１５−２と第２及び第１配線層（メタル層）１６−２，１６−１が交互に積層されている。また、パッケージ基板１１ａは、絶縁層１５−１を貫き第２配線層１６−２に形成されたソルダーボールランドに接続されるソルダーボール１７を有している。
図９（ａ）は、図８の半導体装置１０ａの第１配線層１６−１における配線パターンとボイドパターン及び第２配線層１６−２におけるボイドパターンを重ねて表す平面図である。また、図９（ｂ）は、第２配線層１６−２におけるグランドプレーンパターン（及びボイドパターン）を表す平面図であり、図９（ｃ）は第１配線層１６−１における配線パターンと電源プレーン（ＶＤＤＱ）パターン（及びボイドパターン）を表す平面図である。
図９（ｂ）において、その大部分を占めるハッチングは、グランドプレーン２６を表す。即ち、グランドプレーン２６は、第２配線層１６−２の略全面（５０％以上となるよう）に形成されている。図９（ｃ）において、信号配線以外に大部分を占めているハッチングは、電源プレーンを表している。この例では、ＤＱ系の電源であるＶＤＤＱプレーン８１としているが、その他の電源及びグランドをプレーン状に混在させて配置しても構わない。
ボイド２７は、第１配線層１６−１に形成された信号配線２５に対応するように第２配線層１６−２に設けられ、且つそれに接続されるソルダーボールランド２３に対応する様に第１配線層１６−１に設けられる。換言すると、第２配線層１６−２における所定の信号配線２５に対向する領域、及び信号配線２５に接続されるソルダーボールランド２３に対向する第１配線層１６−１の領域には、それぞれグランドプレーン２６及びＶＤＤＱプレーン８１が設けられていない。なお、ボイド２７は、対応する信号配線２５及びソルダーボールランド２３よりも一回り大きく形成されている。また、第２の実施の形態と同様に、ボイド２７が形成される領域にフローティングパターンを形成するようにしてもよい。
次に、本発明の第７の実施の形態に係る半導体装置に用いられるパッケージ基板について説明する。
上述した第６の実施の形態では、信号配線２５及びそれに接続されるソルダーボールランド２３に対向する領域にボイド２７又はフローティングパターンを形成する場合について説明したが、本実施の形態では、図１０（ａ），（ｂ）及び（ｃ）に示すように、信号配線２５に対向する領域にはボイド又はフローティングパターンを形成せずに、信号配線２５に接続されるソルダーボールランド２３の周囲に対向する配線層１６−１の領域にボイド２７又はフローティングパターンを形成する。
ソルダーボールランド２３はその占有面積が大きく、信号配線２５よりもＶＤＤＱプレーンとの間に大きな寄生容量を生じやすい。このため、信号配線２５の寄生容量が所望の値に近い場合には、ソルダーボールランド２３の周囲で発生する寄生容量を低減するだけで十分である。
実施例においては、プレーンは平板状の形状であったが、ボイド（穴）を含むメッシュ形態であっても良い。またプレーンは、線状配線よりも幅の広いパターン一般を意味するものとする。
次に、本発明の第８の実施の形態に係る半導体装置について説明する。
図１１は、本発明の第８の実施の形態に係る半導体装置１０ｂの概略構成を表す断面図である。図１１も図１と同様に、半導体装置がＢＧＡ（Ball Grid Array）パッケージとして構成されている例を示している。
図示の半導体装置１０ｂは、パッケージ基板（多層配線基板）１１ｂと、このパッケージ基板１１ｂに搭載される半導体チップ１２−１，１２−２と、これら半導体チップ１２−１，１２−１とパッケージ基板１１ｂの配線との間を接続するボンディングワイヤ１３と、半導体チップ１２−１，１２−２及びボンディングワイヤ１３を封止するモールド樹脂１４とを有している。
パッケージ基板１１ｂは、絶縁層１５−１，１５−２と第１及び第２配線層（メタル層）１６−１，１６−２とが交互に積層されている。また、パッケージ基板１１ｂは、その中央部にスロット（開口部）１１１が形成されている。さらに、その下面側に、絶縁層１５−１を貫き第１配線層１６−１に形成されたソルダーボールランドに接続されるソルダーボール１７を有している。
半導体チップ１２−１，１２−２は、互いに逆向きの状態で積層され、パッケージ基板１１ｂに搭載されている。一方の半導体チップ１２−１は、スロット１１１を通して、パッケージ基板１１ｂの中央側で、他方の半導体チップ１２−２は、パッケージ基板１１ｂの端部側で、それぞれボンディングワイヤ１３により、パッケージ基板１１ｂの配線に電気的に接続されている。なお、第１の半導体チップ１２−１のボンディングパッドの各々と、それに対応する第２の半導体チップ１２−２のボンディングパッドとは、上下チップを別々に制御する為のコントロール信号（ＣＳＢ，ＣＫＥ，ＯＤＴ等）を除いてパッケージ基板１１ｂの同一配線に接続される。例えば、第１の半導体チップ１２−１のデータストローブ信号（ＤＱＳ，ＤＱＳＢ）用のボンディングパッド及び第１の半導体チップ１２−２のデータストローブ信号用のボンディングパッドは、同一の外部端子（ソルダーボール１７）に接続されるように、パッケージ基板１１ｂの配線に接続される。
図１２（ａ）は、図１１の半導体装置１０ｂの第１配線層１６−１における配線パターンと第２配線層１６−２における配線パターン及びグランドプレーンパターン（ボイドパターン）とを重ねて表す平面図である。また、図１２（ｂ）は、第１配線層１６−１における配線パターンを表す平面図であり、図１２（ｃ）は第２配線層１６−２における配線パターンとグランドプレーン（ＶＳＳＱ）パターン（及びボイドパターン）を表す平面図である。
図１２（ｃ）において、その両側に位置し、比較的広い部分を占めるハッチングは、グランドプレーン２６（ここでは、ＤＱ系のグランドであるＶＳＳＱプレーン）を表している。このグランドプレーン２６は、第１配線層１６−１の信号配線及びソルダーボールランドが形成された領域に対向する領域を避けるように形成されている。換言すると、第２配線層１６−２における第１配線層１６−１の信号配線及びソルダーボールランドに対向する領域にはボイド２７が形成され、この領域には、電源電位に固定されたプレーン（信号配線よりも幅の広い配線パターン）は形成されていない。なお、このグランドプレーン２６に代えて、ＶＳＳＱ配線から分離された、フローティングプレーンとすることもできる。
次に、本発明の第９の実施の形態に係る半導体装置について説明する。
図１３は、本発明の第９の実施の形態に係る半導体装置１０ｃの概略構成を表す断面図である。図１３も図１と同様に、半導体装置がＢＧＡ（Ball Grid Array）パッケージとして構成されている例を示している。
第８の実施の形態では、２つの半導体チップ１２−１，１２−２が互いに逆向きの状態で積層されていたが、本実施の形態では同一方向に向けた状態で積層されている点で異なっている。２つの半導体チップ１２−１，１２−２の向きを同じにしたので、これら半導体チップ１２−１，１２−２は、ともにパッケージ基板１１ｃの端部側で、ボンディングワイヤ１３により、パッケージ基板１１ｃの配線に電気的に接続される。これにより、同一の外部端子に接続されるべきパッドに接続されているボンディングワイヤ１３を互いに近づけてパッケージ基板１１ｃの配線に接続できるので、第８の実施の形態に比べ、パッケージ基板１１ｃ上の配線長を短くできる。
図１４（ａ）は、図１３の半導体装置１０ｃの第１配線層１６−１における配線パターン及びフローティングパターンと第２配線層１６−２における配線パターン及びグランドプレーンパターンとを重ねて表す平面図である。また、図１４（ｂ）は、第１配線層１６−１における配線パターン及びフローティングパターンを表す平面図であり、図１４（ｃ）は第２配線層１６−２における配線パターンとグランドプレーン（ＶＳＳＱ）パターン（及びボイドパターン）２６を表す平面図である。
図１４（ｂ）において、両側及び上下中央部に位置し、比較的広い部分を占めるハッチングは、フローティングパターン１４１を示している。このフローティングパターン１４１は、第２配線層１６−２の信号配線が形成された領域に対向する領域を避けるように形成されている。換言すると、第１配線層１６−１における第２配線層１６−２の信号配線に対向する領域にはボイド２７が形成されている。なお、このフローティングパターン１４１に代えて、電源電位に固定された電源（ＶＤＤ）プレーン、グランド（ＶＳＳ）プレーン、もしくはＤＱ系電源（ＶＤＤＱ）プレーンとすることもできる。この場合、各プレーンは、第１の配線層１６−１における第２配線層１６−２の信号配線が形成された領域に対向する領域を避けるように形成される。つまり、この領域には、電源電位に固定された、信号配線よりも幅の広い配線パターンは形成されない。
また、図１４（ｃ）において、両側及び上下中央部に位置し、比較的広い部分を占めるハッチングは、グランドプレーン（ＶＳＳＱ）パターン２６を示している。グランドプレーン２６（ここでは、ＤＱ系のグランドであるＶＳＳＱプレーン）を表している。このグランドプレーン２６は、第１配線層１６−１の信号配線及びソルダーボールランドが形成された領域に対向する領域を避けるように形成されている。換言すると、第２配線層１６−２における第１配線層１６−１の信号配線及びソルダーボールランドに対向する領域にはボイド２７が形成されており、電源電位に接続されたプレーン（信号配線よりも幅の広い配線パターン）は形成されていない。なお、このグランドプレーン２６に代えて、ＶＳＳＱ配線から分離された、フローティングプレーンを用いることもできる。
以上本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものでなく、様々な変更、変形が可能である。例えば、上記実施の形態では、配線層を二層有する場合について説明したが、本発明は、三層以上の配線層を有するパッケージ基板にも適用可能である。また、上記実施の形態では、グランドプレーンが形成される配線層にボイド又はフローティングパターンを形成する場合について説明したが、電源プレートが形成される配線層にも同様のボイド又はフローティングパターンを設けることができる。もちろん、グランドプレーンが形成された配線層及び電源層が形成された配線層に、それぞれボイド又はフローティングパターンを設けることもできる。
１０，１０ａ，１０ｂ，１０ｃ 半導体装置
１１，１１ａ，１１ｂ パッケージ基板
１２ 半導体チップ
１３ ボンディングワイヤ
１４ モールド樹脂
１５−１，１５−２ 絶縁層
１６−１ 第１配線層
１６−２ 第２配線層
１７ ソルダーボール
１８ インナーリード
１９ 応力緩衝材
２１ ボンディングパッド
２２ パッドエリア
２３ ソルダーボールランド
２４ 貫通電極
２５ 信号配線
２６ グランドプレーン
２７ ボイド
４１ フローティングパターン
４２ 溝
６１ 差動配線
１１１ スリット
１４１ フローティングプレーン

Claims (8)

  1. 信号配線が設けられた第１の配線層と、
    該第１の配線層に絶縁層を介して積層され、電源プレーン又はグランドプレーンが設けられた第２の配線層とを備え、
    前記第２の配線層において、前記第１の配線層の信号配線又はそれに接続されるソルダーボールランドに対向する領域の少なくとも一部には前記電源プレーン又は前記グランドプレーンが設けられていないことを特徴とする半導体装置。
  2. 前記電源プレーン又は前記グランドプレーンが設けられていない領域内に、前記電源プレーン又は前記グランドプレーンから電気的に独立したフローティングパターンが形成されていることを特徴とする請求項１に記載された半導体装置。
  3. 信号配線が設けられた第１の配線層と、
    該第１の配線層に絶縁層を介して積層され、電源プレーン又はグランドプレーンが設けられた第２の配線層とを備え、
    前記第１の配線層の信号線又はそれに接続される該第２の配線層のソルダーボールランドに対向する領域の少なくとも一部には前記電源プレーン又は前記グランドプレーン若しくは第１の配線層に設けられた別の電源プレーン又はグランドプレーンが設けられていないことを特徴とする半導体装置。
  4. 前記電源プレーン又は前記グランドプレーンが設けられていない領域内に、前記電源プレーン又は前記グランドプレーンから電気的に独立したフローティングパターンが形成されていることを特徴とする請求項３に記載された半導体装置。
  5. 前記第２の配線層の前記電源プレーン又は前記グランドプレーンが設けられていない領域が、前記第１の配線層に形成された差動配線に対向する領域を含むことを特徴とする請求項１乃至４のいずれか１項に記載された半導体装置。
  6. 一方の面に第１の信号配線が設けられ、他方の面に第１の電源電位に固定されかつ前記第１の信号配線よりも幅の広い第１の配線パターンが設けられた絶縁層と、
    前記絶縁層に固定され前記信号配線に接続される電極を有する半導体素子と、を備え、
    前記他方の面であって前記第１の信号配線に対応する領域には、前記第１の配線パターンが設けられていないことを特徴とする半導体装置。
  7. 前記他方の面に第２の信号配線が設けられ、前記一方の面に第２の電源電位に固定されかつ前記第２の信号配線よりも幅の広い第２の配線パターンが設けられ、
    前記一方の面であって前記第２の信号配線に対応する領域には、前記第２の配線パターンが設けられていないことを特徴とする請求項６に記載された半導体装置。
  8. 前記半導体素子を複数有し、これら半導体素子が積層されていることを特徴とする請求項６又は７に記載された半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099714A (ja) * 2010-11-04 2012-05-24 Elpida Memory Inc 半導体チップ及びこれを備える半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082451A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体用パッケージ基板及びこれを備える半導体装置
JP5579108B2 (ja) * 2011-03-16 2014-08-27 株式会社東芝 半導体装置
JP6114577B2 (ja) 2013-03-06 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置
US10090235B2 (en) * 2013-11-14 2018-10-02 Toshiba Memory Corporation Semiconductor device and semiconductor package
JP2015099890A (ja) * 2013-11-20 2015-05-28 株式会社東芝 半導体装置、及び半導体パッケージ
KR20170045553A (ko) * 2015-10-19 2017-04-27 에스케이하이닉스 주식회사 재배선 라인을 구비하는 반도체 장치
JP6244499B2 (ja) * 2015-12-25 2017-12-06 太陽誘電株式会社 プリント配線板、及びカメラモジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270722A (ja) * 2001-01-31 2002-09-20 Samsung Electronics Co Ltd 電気的接続構造体及び半導体チップパッケージ
JP2004128169A (ja) * 2002-10-01 2004-04-22 Toshiba Corp 配線基板及び半導体装置
JP2006128633A (ja) * 2004-09-28 2006-05-18 Canon Inc 多端子素子及びプリント配線板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173087A (ja) 1996-12-09 1998-06-26 Hitachi Ltd 半導体集積回路装置
US6713853B1 (en) * 2002-07-23 2004-03-30 Applied Micro Circuits Corporation Electronic package with offset reference plane cutout
US6882266B2 (en) * 2003-01-07 2005-04-19 Cts Corporation Ball grid array resistor network having a ground plane
KR100535181B1 (ko) * 2003-11-18 2005-12-09 삼성전자주식회사 디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법
JP4309433B2 (ja) * 2007-01-19 2009-08-05 エルピーダメモリ株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270722A (ja) * 2001-01-31 2002-09-20 Samsung Electronics Co Ltd 電気的接続構造体及び半導体チップパッケージ
JP2004128169A (ja) * 2002-10-01 2004-04-22 Toshiba Corp 配線基板及び半導体装置
JP2006128633A (ja) * 2004-09-28 2006-05-18 Canon Inc 多端子素子及びプリント配線板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099714A (ja) * 2010-11-04 2012-05-24 Elpida Memory Inc 半導体チップ及びこれを備える半導体装置
US8922053B2 (en) 2010-11-04 2014-12-30 Ps4 Luxco S.A.R.L. Semiconductor chip and semiconductor device including the same

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