JP2014060244A - 多層プリント配線基板 - Google Patents

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Abstract

【課題】多層プリント配線基板のインピーダンス特性を向上させることができるようにする。
【解決手段】複数の層から構成されるプリント配線基板の表層上にチップが搭載され、前記複数の層のそれぞれにプリントされた導体として、少なくとも電源に接続される導体とグランドに接続される導体とを含み、前記表層における前記チップ下領域に、前記電源に接続される導体であって、パターニングされていない電源プレーンが配置されている。
【選択図】図３

Description

本技術は、多層プリント配線基板に関し、特に、多層プリント配線基板のインピーダンス特性を向上させることができるようにする多層プリント配線基板に関する。
近年、多くの電子機器において、高速でデータの読み書きを行うことのできるＤＤＲ（Double Data Rate）、ＤＤＲ２、ｍＤＤＲ、ＤＤＲ３などの規格に適合したメモリが搭載されるようになってきている。このようなメモリは、電子機器内に設けられた、複数の層から構成される多層プリント配線基板上に配置される。
多層プリント配線基板は、ウエハース状に絶縁体とパターンを積み重ねたものであり、部品の実装密度が上がり、回路結線が複雑になると基板の両面だけでは回路配線を収容しきれないため層を増やしたものである。４層プリント基板の場合、信号のインピーダンスを制御するため、内側の２層（内層）を電源層およびグラウンド層として用い、信号線は表面の２層（外層）に配置する場合が多い。
多層プリント配線基板には、電源と接続されるパターンである電源パターンが設けられた電源層や、グランドに接続されるパターンであるグランドパターンが設けられたグランド層などの層が設けられる。電源層とグランド層は、例えば、４層のプリント配線基板においては、多層プリント配線基板の内層として、１つの電源層と、１または２つのグランド層が設けられる。
すなわち、プリント配線基板としての４層の貫通基板やビルドアップ基板に、１つの電源層と、２つのグランド層とが設けられる場合、プリント配線基板の表面に設けられたＬ１層と、Ｌ１層の下側に隣接するＬ２層はグランド層とされる。Ｌ２層の下に連続して隣接するＬ３層は電源層とされ、Ｌ３層の下側に隣接するＬ４層ははんだボール層とされる。
近年、多層プリント配線基板に形成される電源プレーンも複数化され、多層プリント配線基板の内層の電源プレーンやグラウンドプレーンは、分割されることが多くなってきている。
また、インダクタンスパターンを最適な位置に配置することで放射ノイズの発生を小さくする技術も提案されている（例えば、特許文献１参照）。
特開平９−３２６４５１号公報
しかしながら、多層プリント配線基板においては、インピーダンスの増加を抑制することは容易ではなかった。多層プリント配線基板におけるインピーダンスの増加は、プリント配線基板がＤＤＲ２メモリなどに用いられる場合、多層プリント配線基板におけるＳＳＯ（Simultaneous Switching Output noise）ジッタ、すなわち同時スイッチングノイズによるジッタや、クロックジッタ、電源とグランドとの間のノイズなどを悪化させる要因となっていた。
また、データの転送速度が高速になるにつれて、多層プリント配線基板がＤＤＲなどの規格を満たすように信号のジッタを抑えることが難しくなってきており、プリント配線基板におけるインピーダンス特性を向上させる必要があった。
従来の多層プリント配線基板では、４層基板パッケージの場合、Ｌ１層の電源パッド近くはＧＮＤプレーン（ベタ）で配線されており、電源は内層1層のみのため、インピーダンス特性の向上が難しかった。また、ＧＮＤのワイヤボンドを電源よりも優先して最短になるようにパッドを配置していたので特に電源のインピーダンス特性の向上が難しかった。
本技術はこのような状況に鑑みて開示するものであり、多層プリント配線基板のインピーダンス特性を向上させることができるようにするものである。
本技術の一側面は、複数の層から構成されるプリント配線基板の表層上にチップが搭載され、前記複数の層のそれぞれにプリントされた導体として、少なくとも電源に接続される導体とグランドに接続される導体とを含み、前記表層における前記チップ下領域に、前記電源に接続される導体であって、パターニングされていない電源プレーンが配置されている多層プリント配線基板である。
前記表層に設けられる、前記チップのパッドとワイヤボンディングされるセカンドパッドのうち、前記電源に接続されるパッドにワイヤボンディングされる第１のセカンドパッドが、前記グランドに接続されるパッドにワイヤボンディングされる第２のセカンドパッドより、前記チップの端部に近い位置に配置されているようにすることができる。
前記多層プリント配線基板において、前記表層の裏面に位置する裏層に、複数のはんだボールが設けられ、前記表層における第１のセカンドパッドの位置と対応する位置であって、それぞれ同一の矩形で構成される前記多層プリント配線基板の各層の表面の位置を２次元座標で表した場合、表層において前記第１のセカンドパッドが配置される座標位置とほぼ同一の座標位置において、裏層のはんだボールが設けられているようにすることができる。
前記表層に設けられる、前記チップのパッドとワイヤボンディングされるセカンドパッドのうち、同一の電圧の電源に接続されるパッドにワイヤボンディングされる複数のセカンドパッドが、互いに近接して１群のセカンドとして配置され、前記１群のセカンドパッドが同一のビアを介して他の層と接続されているようにすることができる。
前記電源に接続されるパッドが、前記チップの端部と平行に並べられて最も外側に配置された前記チップが前記表層上に搭載されるようにすることができる。
前記チップの最も外側に配置された前記パッドの中に、前記グランドに接続されるパッドが含まれ、前記グランドに接続されるパッドの両隣が前記電源に接続されるパッドとされるようにすることができる。
本技術の一側面においては、複数の層から構成されるプリント配線基板の表層上にチップが搭載され、前記複数の層のそれぞれにプリントされた導体として、少なくとも電源に接続される導体とグランドに接続される導体とを含み、前記表層における前記チップ下領域に、前記電源に接続される導体であって、パターニングされていない電源プレーンが配置される。
本技術によれば、多層プリント配線基板のインピーダンス特性を向上させることができる。
本技術を適用したパッケージ基板の構成例を説明する断面図である。 従来の多層プリント配線基板のＬ１層の配線パターンの例を示す図である。 本技術を適用した多層プリント配線基板のＬ１層の配線パターンの例を示す図である。 図３のチップ下領域の右上の部分を拡大した図である。 本技術を適用した多層プリント配線基板のＬ２層の配線パターンの例を示す図である。 本技術を適用した多層プリント配線基板のＬ３層の配線パターンの例を示す図である。 本技術を適用した多層プリント配線基板のＬ４層の配線パターンの例を示す図である。 本技術を適用した多層プリント配線基板におけるチップ上のパッドと、Ｌ１層上のセカンドパッドの概略配置例を示す図である。 本技術を適用した多層プリント配線基板におけるチップ上のパッドと、Ｌ１層上のセカンドパッドの別の概略配置例を示す図である。 Ｌ４層裏面におけるはんだボールの配置を説明する図である。 本技術を適用したパッケージ基板において、ＤＤＲ電源とＧＮＤのそれぞれについてのインダクタンス値およびキャパシタ値を表す表である。 本技術を適用したパッケージ基板におけるループインピーダンスの測定結果を示す図である。 ＤＤＲメモリのＬＳＩを構成するパッケージ基板の回路図である。 図１３の回路において得られたＤＤＲ入力端子のアイパターンを示す図である。
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
図１は、本技術を適用したパッケージ基板の構成例を説明する断面図である。同図に示されるパッケージ基板１０は、例えば、ＤＤＲ（Double Data Rate）２、ｍＤＤＲ、ＤＤＲ３メモリなどに用いられる。
図１に示されるパッケージ基板１０は、多層プリント配線基板により構成されるインターポーザ２１、インターポーザ２１上に配置されたチップ２２、および、チップ２２の周囲に充填された樹脂３２により構成されている。
チップ２２の表面（図中上側の面）には、複数のパッドが設けられており、インターポーザ２１の表面（図中上側の面）にも複数のパッド（セカンドパッドと称される）が設けられる。チップ２２のパッドと、インターポーザ２１のセカンドパッドはワイヤボンディングにより接続される。図１の例では、ワイヤ３１により、チップ２２のパッドと、インターポーザ２１のセカンドパッドが接続されている。なお、図１の例では、ワイヤ３１が２本のみ描かれているが、実際には多数のワイヤが存在する。
また、チップ２２の裏面（図中下側の面）には、複数のはんだボール４１が設けられている。パッケージ基板１０は、例えば、パッケージ基板１０のさらに下側に配置されるマザーボードなどと、はんだボール４１により電気的に接続される。
インターポーザ２１は、上述したように、多層プリント配線基板として構成される。すなわち、インターポーザ２１は、複数の層によって構成されており、例えば、上から順にＬ１層、Ｌ２層、Ｌ３層、およびＬ４層の４層によって構成される。Ｌ１層乃至Ｌ４層の各層には、それぞれ固有の配線パターンがプリントされ、各層間には、絶縁体からなる絶縁層が設けられる。
多層プリント配線基板は、ウエハース状に絶縁体とパターンを積み重ねたものであり、部品の実装密度が上がり、回路結線が複雑になると基板の両面だけでは回路配線を収容しきれないため層を増やしたものである。４層プリント基板の場合、信号のインピーダンスを制御するため、内側の２層（内層）を電源層およびグラウンド層として用い、信号線は表面の２層（外層）に配置する場合が多い。
多層プリント配線基板には、電源と接続されるパターンである電源パターンが設けられた電源層や、グランドに接続されるパターンであるグランドパターンが設けられたグランド層などの層が設けられる。電源層とグランド層は、例えば、４層のプリント配線基板においては、多層プリント配線基板の内層として、１つの電源層と、１または２つのグランド層が設けられる。
従来、多層プリント配線基板としての４層の貫通基板やビルドアップ基板に、１つの電源層と、２つのグランド層とが設けられる場合、プリント配線基板のＬ１層と、Ｌ２層はグランド層とされ、Ｌ３層は電源層とされ、Ｌ４層ははんだボール層とされていた。
図２は、従来の多層プリント配線基板のＬ１層の配線パターンの例を示す図である。同図に示されるように、Ｌ１層の配線パターン１００のうち、チップ２２の下に位置する領域（チップ下領域と称することにする）１１０は、グランド（ＧＮＤ）プレーンとされている。
なお、プレーンは、多層プリント配線基板上にプリントされた導体の膜であるが、パターニングされていない導体の膜であって、所定の値以上の広い面積を有する所謂ベタ領域を意味している。
従来、多層プリント配線基板においては、電源インピーダンスの増加を抑制することは容易ではなかった。多層プリント配線基板におけるインピーダンスの増加は、プリント配線基板がＤＤＲ２メモリなどに用いられる場合、多層プリント配線基板におけるＳＳＯ（Simultaneous Switching Output noise）ジッタ、すなわち同時スイッチングノイズによるジッタや、クロックジッタ、電源とグランドとの間のノイズなどを悪化させる要因となっていた。
また、データの転送速度が高速になるにつれて、多層プリント配線基板がＤＤＲなどの規格を満たすように信号のジッタを抑えることが難しくなってきており、プリント配線基板における電源インピーダンス特性を向上させる必要があった。
しかしながら、従来の多層プリント配線基板では、図１に示されるように、Ｌ１層のチップ下領域はＧＮＤプレーンとされており、電源層はＬ３層のみで構成されるため、はんだボールからチップ２２のパッドまでの電源の配線におけるインピーダンス特性の向上が難しかった。すなわち、電源プレーンの総面積がＧＮＤプレーンと比較して小さいため、はんだボールからチップ２２のパッドまでの電源の配線におけるインピーダンスが高くなっていた。
また、従来の多層プリント配線基板では、ＧＮＤのワイヤボンドを電源よりも優先して最短になるようにパッドを配置していたので、はんだボールからチップ２２のパッドまでの電源の配線が長くなり、やはり電源インピーダンス特性の向上を困難なものとしていた。
そこで、本技術では、多層プリント配線基板において、電源の配線に係るインピーダンス特性を向上させることができるようにする。
図３は、本技術を適用した多層プリント配線基板のＬ１層の配線パターンの例を示す図である。
同図に示されるように、Ｌ１層の配線パターン２００のうち、チップ下領域２１０が、ＧＮＤプレーン２１０ａ、および、電源プレーン２１０ｂにより構成されている。すなわち、従来の多層プリント配線基板のＬ１層の配線パターンの場合とは異なり、チップ下領域に電源プレーンが含まれている。
ここで、電源プレーン、ＧＮＤプレーンなどのプレーンは、多層プリント配線基板上にプリントされた導体の膜であるが、パターニングされていない導体の膜であって、所定の値以上の広い面積を有する所謂ベタを意味している。
なお、詳細は後述するが、多層プリント配線基板の電源には、ＤＤＲ電源（ＶＤＤＱＰＶＤＤ）、コア電源（ＶＤＤ＿ＣＯＲＥ）、その他電源の３種類の電圧の電源が存在し、電源プレーン２１０ｂはＤＤＲ電源とされている。
このようにすることで、ＤＤＲ電源プレーンの総面積を大きくすることができるため、はんだボールからチップ２２のパッドまでの電源の配線におけるインピーダンスを低く抑えることが可能となる。
図４は、図３のチップ下領域２１０の右上の部分を拡大した図である。同図では図示されていないが、電源プレーンおよびＧＮＤプレーンの上にはチップが配置される。そして、電源の配線、ＧＮＤの配線、信号線の配線などが、チップ上のパッドからインターポーザ２１の表面（すなわち、Ｌ１層）にワイヤボンディングされる。同図に示されるように、本技術を適用した多層プリント配線基板においては、電源ワイヤ２１２がＧＮＤワイヤ２１３より短くなるように構成されている。なお、本技術を適用した多層プリント配線基板におけるワイヤ配線とパッドおよびはんだボールとの位置関係などの詳細については後述する。
図５は、本技術を適用した多層プリント配線基板のＬ２層の配線パターンの例を示す図である。本技術を適用した多層プリント配線基板のＬ２層は、グランド層とされる。
同図に示されるように、Ｌ２層の配線パターン２２０は、ＧＮＤプレーンにより構成されている。
図６は、本技術を適用した多層プリント配線基板のＬ３層の配線パターンの例を示す図である。本技術を適用した多層プリント配線基板のＬ３層は、電源層とされる。本技術では、ＤＤＲ電源に関し、Ｌ１層とＬ３層に電源プレーンが存在するので、Ｌ２層のＧＮＤプレーンとカップリング結合することでインピーダンスを低減することができる。
同図に示されるように、Ｌ３層の配線パターン２３０は、３種類の電源プレーンにより構成されている。すなわち、配線パターン２３０は、その他電源プレーン２３０ａ、ＤＤＲ電源プレーン２３０ｂ、および、コア電源プレーン２３０ｃにより構成されている。なお、その他電源、ＤＤＲ電源、およびコア電源は、それぞれ電圧値の異なる電源とされる。
図７は、本技術を適用した多層プリント配線基板のＬ４層の配線パターンの例を示す図である。本技術を適用した多層プリント配線基板のＬ４層は、はんだボール層とされ、Ｌ４層の配線パターン２４０上に必要に応じてはんだボールが配置される。
次に、本技術を適用した多層プリント配線基板におけるワイヤ配線とパッドおよびはんだボールとの位置関係などについて詳細に説明する。
図８は、本技術を適用した多層プリント配線基板におけるチップ上のパッドと、Ｌ１層上のセカンドパッドの概略配置例を示す図である。
同図において、パッド３１１−１、パッド３１１−２、パッド３１１−３、パッド３１１−４、・・・は、チップ上のパッドであり、電源のパッドとされる。また、パッド３１２−１、パッド３１２−２、パッド３１２−３、パッド３１２−４、・・・は、チップ上のパッドであり、信号線のパッドとされる。
なお、パッド３１１−１、パッド３１１−２、パッド３１１−３、パッド３１１−４、・・・を個々に区別する必要がない場合、まとめてパッド３１１と称することにする。また、パッド３１２−１、パッド３１２−２、パッド３１２−３、パッド３１２−４、・・・を個々に区別する必要がない場合、まとめてパッド３１２と称することにする。
さらに、セカンドパッド３２１−１、セカンドパッド３２１−２、セカンドパッド３２１−３、セカンドパッド３２２−１、・・・、セカンドパッド３２３−１、・・・、セカンドパッド３２４−１、・・・、セカンドパッド３２５−１、・・・、セカンドパッド３２５−８は、Ｌ１層上のセカンドパッドであり、電源のセカンドパッドとされる。なお、これらのセカンドパッドを個々に区別する必要がない場合、まとめてセカンドパッド３２１、セカンドパッド３２２、セカンドパッド３２３、セカンドパッド３２４、または、セカンドパッド３２５と称することにする。
図８に示されるように、チップ上の電源のパッド３１１は、信号線のパッド３１２より外側（矩形のチップの外周近く）に配置される。すなわち、電源のパッド３１１からＬ１層のセカンドパッドにワイヤボンディングする際に、ワイヤの長さをできるだけ短くすることができるように、電源のパッド３１１をチップの端部に配置する。つまり、電源のパッド３１１は、チップの端部近くに配置されており、Ｌ１層までの距離が極めて短い。これにより、電源の配線に係るインピーダンスを低く抑えることができる。
また、図８において、セカンドパッド３２１は、ＶＤＤＱＰＶＤＤ（ＤＤＲ電源）のセカンドパッドとされ、セカンドパッド３２２は、ＶＤＤ＿ＣＯＲＥ（コア電源）のセカンドパッドとされる。さらに、セカンドパッド３２３は、ＶＤＤＱＰＶＤＤ（ＤＤＲ電源）のセカンドパッドとされ、セカンドパッド３２４は、ＶＤＤ＿ＣＯＲＥ（コア電源）のセカンドパッドとされる。
また、本技術では、ＤＤＲ電源のセカンドパッドおよびコア電源のセカンドパッドは、図中右側に配置されている。すなわち、Ｌ１層においてチップの端部に近い位置に電源のセカンドパッドが配置される。
セカンドパッド３２１の３つのセカンドパッドは、まとめて１つのビアによって、他の層と接続されるようになされている。また、セカンドパッド３２２の２つのセカンドパッドは、まとめて１つのビアによって、他の層と接続されるようになされている。さらに、セカンドパッド３２３の２つのセカンドパッドは、まとめて１つのビアによって、他の層と接続されるようになされている。また、セカンドパッド３２４の２つのセカンドパッドは、まとめて１つのビアによって、他の層と接続されるようになされている。
すなわち、本技術を適用した多層プリント配線基板においては、同種の電源のセカンドパッドができるだけまとめて配置される。すなわち、複数のセカンドパッドをまとめて１つのビアで接続できるように、同種の電源のセカンドパッドはできるだけ近接して配置されるようになされている。
このようにすることで、電源プレーン上に設けられるビアの総数をできるだけ少なくすることができ、ビアによって電源プレーンの総面積が減少することを抑止することが可能となる。これにより、やはり、電源の配線に係るインピーダンスを低く抑えることができる。
図９は、ＧＮＤのパッドを、電源のパッドと同様に、チップの外側に配置する場合の概略配置例を示す図である。
同図の例において、パッド３１１−１は電源のパッドとされ、パッド３１１−２はＧＮＤのパッドとされ、パッド３１１−３は電源のパッドとされ、パッド３１１−４はＧＮＤのパッドとされている。
また、図９において、セカンドパッド３２５−１乃至セカンドパッド３２５−３はＧＮＤのセカンドパッドとされ、セカンドパッド３２５−４は電源のセカンドパッドとされ、セカンドパッド３２５−５はＧＮＤのセカンドパッドとされる。さらに、セカンドパッド３２５−６は電源のセカンドパッドとされ、セカンドパッド３２５−７およびセカンドパッド３２５−８はＧＮＤのセカンドパッドとされる。
そして、例えば、セカンドパッド３２５−１乃至セカンドパッド３２５−３が、まとめて１つのビアによって他の層と接続され、セカンドパッド３２５−７およびセカンドパッド３２５−８が、まとめて１つのビアによって他の層と接続される。
すなわち、本技術を適用した多層プリント配線基板においては、ＧＮＤのセカンドパッドができるだけまとめて配置される。すなわち、複数のセカンドパッドをまとめて１つのビアで接続できるように、ＧＮＤのセカンドパッドはできるだけ近接して配置されるようになされている。
このようにすることで、やはり、電源またはＧＮＤプレーン上に設けられるビアの総数をできるだけ少なくすることができ、ビアによって電源またはＧＮＤプレーンの総面積が減少することを抑止することが可能となる。これにより、やはり、電源またはＧＮＤの配線に係るインピーダンスを低く抑えることができる。
また、例えば、多層プリント配線基板として貫通基板を用いる場合、ビアの配置が厳しく制限されているので、電源プレーン上に設けられるビアの総数をできるだけ少なくすることによって、回路設計の自由度を高めることができる。また、多層プリント配線基板を構成するにあたり、高価なビルド基板を採用することなく、安価な貫通基板を採用することが容易になる。従って、本技術により多層プリント配線基板のコストを削減することも可能となる。
さらに、上述したように、Ｌ１層上にＧＮＤのセカンドパッドができるだけまとめて配置できるように、チップ上では、ＧＮＤのパッドが連続して配置されないようにする。すなわち、チップの外側に配置されるパッド３１１において、２以上のＧＮＤのパッドが隣接して配置されないようにし、ＧＮＤのパッドとＧＮＤのパッドの間には、必ず１以上の電源のパッドが配置されるようにする。
例えば、図９の例では、チップ上においてＧＮＤのパッドが「１つ飛ばし」、または、「３つ飛ばし」の間隔で配置されており、ＧＮＤのパッドの両隣は、常に電源のパッドとなるように配置されている。これにより、電源とＧＮＤのワイヤ間でカップリング結合してインピーダンスを低減している。
また、本技術においては、Ｌ４層裏面において、電源のセカンドパッドの近傍にはんだボールが配置される。例えば、図１０に示されるように、電源のセカンドパッド３２６−１の近くにはんだボール３３１が配置されている。なお、図１０において、セカンドパッド３２６−１は、Ｌ１層の表面に設けられるが、はんだボール３３１は、Ｌ４層の裏面に設けられる。
また、ここでは、はんだボール３３１のみが示されているが、他の電源のセカンドパッドの近くにも、必要に応じてはんだボールが配置される。
つまり、本技術では、Ｌ４層において、Ｌ１層の電源のセカンドパッドが配置されている位置と対応する位置にはんだボールが設けられる。例えば、それぞれ同一の矩形で構成される多層プリント配線基板の各層の表面の位置を２次元座標で表した場合、Ｌ１層において電源のセカンドパッドが配置される座標位置とほぼ同一の座標位置において、Ｌ４層のはんだボールが配置されることになる。
このように、電源のセカンドパッドの近くにはんだボールを配置することで、はんだボールからチップのパッドまでの電源の配線を短くすることができ、電源の配線のインピーダンスを低く抑えることができる。
本技術を適用して多層プリント配線基板を構成することにより、回路動作の影響を起こしうる同時スイッチングノイズ（ＳＳＮ）を抑制することが可能となる。
ＳＳＮの電圧をＶとし、データの同時作動数をＮとし、電源の有効インダクタンスをＬとすると、式（１）によりＶを求めることができる。
Figure 2014060244
 ・・・（１）
なお、式（１）において、ｄｉ／ｄｔは、単位時間あたりにＩＯバッファがドライブする電流値を表している。
式（１）より、回路の同時スイッチングノイズ（ＳＳＮ）を抑制したい場合、インダクタンス値をできるだけ小さくするように回路を構成すればよい。
また、本技術を適用して多層プリント配線基板を構成することにより、電源特性を悪化させるインピーダンスを抑制することが可能となる。
インダクタンス値がＬの理想的なインダクタは、周波数ｆに対してインピーダンスＸＬ＝２πｆＬによって定まるリアクタンスＸを持ち、レジスタンスは０となる。つまり、インピーダンスはインダクタンス値が大きいほど大きくなることが分かる。また、キャパシタ値がＣの理想的なキャパシタは、周波数ｆに対してインピーダンスＸＣ＝−１/（２πｆＣ）によって定まるリアクタンスＸを持ち、レジスタンスはゼロである。つまり、インピーダンスはキャパシタ値が大きいほど小さくなることが分かる。
よって、回路の配線のインピーダンスを低く抑えたい場合、回路のインダクタンス値をできるだけ小さくし、キャパシタ値をできるだけ大きくするように構成すればよい。
図１１は、本技術を適用した多層プリント配線基板およびチップを用いて構成されたパッケージ基板において、ＤＤＲ電源（ＶＤＤＱＰＶＤＤ）とＧＮＤ（ＶＳＳ）のそれぞれについてのインダクタンス値Ｌ、および、キャパシタ値Ｃを測定した結果を表す表である。なお、同図には、参考のため、従来の多層プリント配線基板およびチップを用いて構成されたパッケージ基板において、ＤＤＲ電源（ＶＤＤＱＰＶＤＤ）とＧＮＤ（ＶＳＳ）のそれぞれについてのインダクタンス値Ｌ、および、キャパシタ値Ｃを測定した結果も示されている。
図１１において、（ａ）と示された行には、従来のパッケージ基板におけるインダクタンス値Ｌ、および、キャパシタ値Ｃの測定結果が示されている。図１１において、（ｂ）と示された行には、本技術を適用したパッケージ基板におけるインダクタンス値Ｌ、および、キャパシタ値Ｃの測定結果が示されている。
また、図１１において、（ｃ）と示された行には、従来のパッケージ基板において、チップ（ワイヤ）を除いた状態におけるインダクタンス値Ｌ、および、キャパシタ値Ｃの測定結果が示されている。図１１において、（ｄ）と示された行には、本技術を適用したパッケージ基板において、チップ（ワイヤ）を除いた状態におけるインダクタンス値Ｌ、および、キャパシタ値Ｃの測定結果が示されている。
なお、パッケージ基板において、チップ（ワイヤ）を除いた状態における測定結果を得ることにより、ワイヤの長さによる影響を除いた状態での本技術の適用によるインダクタンス値とキャパシタ値の変化を測定することが可能となる。すなわち、図３を参照して上述したように、Ｌ１層に電源プレーンを配置したことによる効果に注目することができる。
図１１の（ａ）と（ｂ）から分かるように、本技術を適用することにより、電源のインダクタンス値が減少し、キャパシタ値が増加している。また、図１１の（ｃ）と（ｄ）から分かるように、本技術を適用することにより、電源のインダクタンス値がわずかに減少し、キャパシタ値が増加している。
従って、本技術を適用することにより、従来のパッケージ基板より、同時スイッチングノイズを低減させることができ、電源のインピーダンスを低く抑制することが可能であることが分かる。なお、同時スイッチングノイズが低減することにより、不要輻射（ＥＭＩ：Electro-Magnetic Interference）も低減させることができる。
また、図１１の（ａ）乃至（ｄ）から分かるように、本技術を適用することにより、ＧＮＤのインダクタンス値がわずかに増加するが、キャパシタ値も大幅に増加している。
従って、本技術を適用することにより、従来のパッケージ基板よりＧＮＤのインピーダンスが大幅に増加するものではないことが分かる。
また、上述したように、本技術を適用することにより、同時スイッチングノイズを低減させることができる。このため、従来、同時スイッチングノイズを低減させるために、マザーボードに設けられていたバイパスコンデンサを削減することも可能となる。つまり、マザーボードのコストを削減することも可能となる。
図１２は、本技術を適用した多層プリント配線基板およびチップを用いて構成されたパッケージ基板において、電源（ＶＤＤＱｂ）のはんだボール（Ｂａｌｌ）端からＧＮＤ（ＶＳＳｂ）のはんだボール（Ｂａｌｌ）端までの経路におけるループインピーダンスの測定結果を示している。
同図は、縦軸がインピーダンス値とされ、横軸が周波数とされ、線５０１乃至線５０４により、周波数の変化に応じたインピーダンス値の変化が示されている。
図１２において、線５０１は、従来のパッケージ基板におけるループインピーダンスを示している。線５０２は、本技術を適用したパッケージ基板におけるループインピーダンスを示している。
また、図１２において、線５０３は、従来のパッケージ基板において、チップ（ワイヤ）を除いた状態におけるループインピーダンスを示している。図１２において、線５０４は、本技術を適用したパッケージ基板において、チップ（ワイヤ）を除いた状態におけるループインピーダンスを示している。
なお、パッケージ基板において、チップを除いた状態における測定結果を得ることにより、ワイヤ長さによる影響を除いた状態での本技術の適用によるループインピーダンスの変化を測定することが可能となる。すなわち、図３を参照して上述したように、Ｌ１層に電源プレーンを配置したことによる効果に注目することができる。
線５０１と比較して線５０２は、インピーダンス値のピークが低くなっており、本技術によりインピーダンス特性が改善されていることが分かる。また、線５０３と比較して線５０４は、インピーダンス値のピークが低くなっており、本技術によりインピーダンス特性が改善されていることが分かる。
本技術によれば、このようにインピーダンス特性が改善されるので、従来の多層プリント配線基板のように、インピーダンス特性を改善させるために電源層を余分に設ける必要がない。このため、本技術を用いることにより、例えば、従来８層や６層で構成していた多層プリント配線基板を、６層や４層で構成することができ、多層プリント配線基板の層数を削減することも可能となる。
図１３は、本技術を適用したパッケージ基板であって、ＤＤＲメモリのＬＳＩを構成するパッケージ基板の回路図である。図１３に示される回路は、８０ビットのデータを同時に転送可能な構成とされる。同図の回路における測定点４０１および測定点４０２において、８０ビット分のデータを同時に記録させる場合における信号波形（アイパターン）を測定した。
図１４は、図１３の回路において、上述したように得られたアイパターンを示す図である。同図の縦軸は電圧とされ、横軸は時間とされる。なお、ここでは、転送レートを４００Ｍｂｐｓとし、ＤＤＲ電源を１.７ｖ、コア電源を１.１ｖとして回路を動作させた場合の(ＤＤＲ入力端子の)アイパターンが示されている。図１４Ａは、従来のパッケージ基板におけるアイパターンを示しており、図１４Ｂは、本技術を適用したパッケージ基板におけるアイパターンを示している。
図１４Ａのアイパターンにおける開口部が図中水平方向の矢印で示されており、開口部は２.１８５７ｎｓ（＝３.８２１８−１.６３６１）とされている。図１４Ｂのアイパターンにおける開口部が図中水平方向の矢印で示されており、開口部は２.２３８３ｎｓ（＝３.８５５６−１.６１７３）とされている。すなわち、従来のパッケージ基板と比較と比較して、本技術のパッケージ基板では開口部がより大きくなっており、電源特性が改善されている。
また、本技術を適用したパッケージ基板では、従来のパッケージ基板と比較して、セットアップジッタおよびトータルジッタが、それぞれ１９ｐｓおよび５３ｐｓ改善しており、やはり電源特性が改善されている。
なお、上述した図３の例では、Ｌ１層の配線パターン２００のうち、チップ下領域２１０が、ＧＮＤプレーン２１０ａ、および、電源プレーン２１０ｂにより構成されると説明した。しかし、本技術においては、Ｌ１層の配線パターン２００のうち、チップ下領域２１０が電源プレーンのみで構成されるようにしてもよい。
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は以下のような構成も取ることができる。
（１）
複数の層から構成されるプリント配線基板の表層上にチップが搭載され、
前記複数の層のそれぞれにプリントされた導体として、少なくとも電源に接続される導体とグランドに接続される導体とを含み、
前記表層における前記チップ下領域に、前記電源に接続される導体であって、パターニングされていない電源プレーンが配置されている
多層プリント配線基板。
（２）
前記表層に設けられる、前記チップのパッドとワイヤボンディングされるセカンドパッドのうち、
前記電源に接続されるパッドにワイヤボンディングされる第１のセカンドパッドが、前記グランドに接続されるパッドにワイヤボンディングされる第２のセカンドパッドより、前記チップの端部に近い位置に配置されている
（１）に記載のプリント配線基板。
（３）
前記多層プリント配線基板において、前記表層の裏面に位置する裏層に、複数のはんだボールが設けられ、
前記表層における第１のセカンドパッドの位置と対応する位置であって、それぞれ同一の矩形で構成される前記多層プリント配線基板の各層の表面の位置を２次元座標で表した場合、表層において前記第１のセカンドパッドが配置される座標位置とほぼ同一の座標位置において、裏層のはんだボールが設けられている
（２）に記載のプリント配線基板。
（４）
前記表層に設けられる、前記チップのパッドとワイヤボンディングされるセカンドパッドのうち、
同一の電圧の電源に接続されるパッドにワイヤボンディングされる複数のセカンドパッドが、互いに近接して１群のセカンドとして配置され、
前記１群のセカンドパッドが同一のビアを介して他の層と接続されている
（１）乃至（３）のいずれかに記載のプリント配線基板。
（５）
前記電源に接続されるパッドが、前記チップの端部と平行に並べられて最も外側に配置された前記チップが前記表層上に搭載される
（１）乃至（４）のいずれかに記載のプリント配線基板。
（６）
前記チップの最も外側に配置された前記パッドの中に、前記グランドに接続されるパッドが含まれ、前記グランドに接続されるパッドの両隣が前記電源に接続されるパッドとされる
（５）に記載のプリント配線基板。
１０ パッケージ基板， ２１ インターポーザ， ２２ チップ， ３１ ワイヤ， ３２ 樹脂， ４１ はんだボール， ２００ 配線パターン， ２１０ チップ下領域 ２１２ 電源ワイヤ， ２１３ ＧＮＤワイヤ， ３１１ パッド， ３１２ パッド， ３２１乃至３２５ セカンドパッド

Claims (6)

  1. 複数の層から構成されるプリント配線基板の表層上にチップが搭載され、
    前記複数の層のそれぞれにプリントされた導体として、少なくとも電源に接続される導体とグランドに接続される導体とを含み、
    前記表層における前記チップ下領域に、前記電源に接続される導体であって、パターニングされていない電源プレーンが配置されている
    多層プリント配線基板。
  2. 前記表層に設けられる、前記チップのパッドとワイヤボンディングされるセカンドパッドのうち、
    前記電源に接続されるパッドにワイヤボンディングされる第１のセカンドパッドが、前記グランドに接続されるパッドにワイヤボンディングされる第２のセカンドパッドより、前記チップの端部に近い位置に配置されている
    請求項１に記載のプリント配線基板。
  3. 前記多層プリント配線基板において、前記表層の裏面に位置する裏層に、複数のはんだボールが設けられ、
    前記表層における第１のセカンドパッドの位置と対応する位置であって、それぞれ同一の矩形で構成される前記多層プリント配線基板の各層の表面の位置を２次元座標で表した場合、表層において前記第１のセカンドパッドが配置される座標位置とほぼ同一の座標位置において、裏層のはんだボールが設けられている
    請求項２に記載のプリント配線基板。
  4. 前記表層に設けられる、前記チップのパッドとワイヤボンディングされるセカンドパッドのうち、
    同一の電圧の電源に接続されるパッドにワイヤボンディングされる複数のセカンドパッドが、互いに近接して１群のセカンドとして配置され、
    前記１群のセカンドパッドが同一のビアを介して他の層と接続されている
    請求項１に記載のプリント配線基板。
  5. 前記電源に接続されるパッドが、前記チップの端部と平行に並べられて最も外側に配置された前記チップが前記表層上に搭載される
    請求項１に記載のプリント配線基板。
  6. 前記チップの最も外側に配置された前記パッドの中に、前記グランドに接続されるパッドが含まれ、前記グランドに接続されるパッドの両隣が前記電源に接続されるパッドとされる
    請求項５に記載のプリント配線基板。
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