KR101203329B1 - 반도체 장치 - Google Patents

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히까루 이께가미
다까후미 베쯔이
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르네사스 일렉트로닉스 가부시키가이샤
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    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components

Abstract

실장 기판에 복수의 반도체 디바이스를 탑재한 반도체 장치에 있어서 배선 임피던스를 낮추어, 단 배선화하기 위해, 실장 기판(2)에, 클럭 신호에 동기 동작되는 복수개의 반도체 메모리 디바이스(4, 5)와, 상기 반도체 메모리 디바이스를 액세스 제어하는 반도체 데이터 처리 디바이스(3)를 갖고, 데이터 및 데이터 스트로브 계통의 배선(RTdq/dqs)이 커맨드 어드레스 계통의 배선(RTcmd/add)보다도 짧게 되도록, 반도체 데이터 처리 디바이스의 메모리 액세스 단자에 대한 반도체 메모리 디바이스의 데이터계 단자의 배치가 결정되어 있다. 데이터 및 데이터 스트로브 계통의 배선(RTdq/dqs)은 반도체 메모리 디바이스 사이의 영역을 이용하여 부설되고, 커맨드 어드레스 계통의 배선(RTcmd/add)은 실장 기판의 측방을 우회한다.
단배선화, 실장 기판, 배선, 메모리 액세스 단자, 배선 임피던스

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명에 따른 반도체 장치의 종단면 구조를 예시하는 단면도.
도 2는 반도체 디바이스의 평면인 레이아웃 구성을 예시하는 평면도.
도 3은 JEDEC 표준에 따른 DDR-SDRAM의 외부 단자 배열을 예시하는 평면도.
도 4는 배선층(L2)에 있어서 MCU와 DDR-SDRAM을 접속하는 데이터 계통의 배선을 예시하는 배선 패턴도.
도 5는 클럭 신호 배선의 경로를 전체적으로 도시하는 모식도.
도 6은 반도체 장치에 있어서의 클럭 신호 배선의 전체적인 경로와 반도체 디바이스와의 관계를 도시하는 모식도.
도 7은 반도체 장치에 있어서의 클럭 신호 배선의 전체적인 경로와 기판 범프 전극의 배치와의 관계를 도시하는 모식도.
도 8은 마더 보드에 탑재된 반도체 장치의 종단면 구조를 예시하는 단면도.
도 9는 클럭 신호 배선(CKL) 내의 배선층(L1)에 있어서의 경로를 도시하는 평면도.
도 10은 클럭 신호 배선(CKL) 내의 배선층(L2)에 있어서의 경로를 도시하는 평면도.
도 11은 클럭 신호 배선(CKL) 내의 배선층(L5)에 있어서의 경로를 도시하는 평면도.
도 12는 배선층(L6)에 형성된 클럭 신호 배선(CKL)의 일부를 이루는 기판 범프 전극을 도시하는 평면도.
도 13은 기판 범프 전극의 주된 기능 할당과 마더 보드의 전원 플레인과의 관계를 나타내는 평면도.
도 14는 DDR 전원 범프 전극의 기능 할당을 도시하는 평면도.
도 15는 배선층(L4)에 형성된 전원 배선을 도시하는 평면도.
도 16은 배선층(L5)에 형성된 전원 플레인을 도시하는 평면도.
도 17은 도 16의 배선층(L5)에 중첩되는 위치에서 그 위의 배선층(L4)을 도시하는 평면도.
도 18은 도 16에 도시되는 배선층(L5)의 패턴과 도 17에 도시되는 배선층(L4)의 패턴을 서로 중첩시킨 패턴을 도시하는 평면도.
도 19는 MCU로부터 DDR-SDRAM으로 출력되는 신호의 변화에 수반하는 전원계의 귀환 전류 경로를 도시하는 모식도.
도 20은 MCU의 DDR 인터페이스 회로가 이용하는 참조 전위와 DDR-SDRAM이 이용하는 참조 전위의 각각을 공급하는 데 전용화된 기판 범프 전극의 배치를 예시하는 평면도.
도 21은 마더 보드 상에 배치된 참조 전위(Vref, Vref2)의 형성 회로를 예시하는 회로도.
도 22는 마더 보드 상에 배치된 참조 전위(Vref1)의 형성 회로를 예시하는 회로도.
도 23은 DLL 회로를 위한 전원 단자의 배치를 예시하는 평면도.
도 24는 실장 기판 상의 DDR-SDRAM과 MCU의 주된 디바이스 범프 전극의 배치를 예시하는 평면도.
도 25는 기판 범프 전극에 대한 DDR-SDRAM의 테스트용 단자의 할당을 예시하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 실장 기판
3 : 마이크로컴퓨터(MCU)
4, 5 : DDR-SDRAM
6 : 언더필 수지
8 : 코어층
9, 16 : 빌드업층
L1~L6 : 배선층
10 : MCU의 디바이스 범프 전극
10dllvcc : DLL용 디바이스 전원 범프 전극
10dllgnd : DLL용 디바이스 접지 범프 전극
10cke : MCU의 클럭 인에이블 디바이스 범프 전극
11 : DDR-SDRAM의 디바이스 범프 전극
11cke : DDR-SDRAM의 클럭 인에이블 디바이스 범프 전극
12 : 기판 범프 전극
12A, 12B : 클럭 차동쌍용 기판 범프 전극
12cor : 코어용 전원 범프 전극
12ddr : DDR용 전원 범프 전극
12ddr_mcu : DDR용 MCU 전원 범프 전극
12ddr_ram : DDR용 DRAM 전원 범프 전극
12io : IO 전원 범프 전극
12gnd : 접지 범프 전극
12vref, 12vref1, 12vref2 : 참조 전위 단자
12dllvcc : DLL용 기판 전원 범프 전극
12dllgnd : DLL용 기판 접지 범프 전극
12ckei : 클럭 인에이블 신호 입력용 단자
12ckeo : 클럭 인에이블 신호 출력용 단자
DQ0~DQ15 : 데이터 입출력 단자
LDQS, UDQS : 데이터 스트로브 단자
A10~A13 : 어드레스 단자
/RAS, /CAS, /WE : 커맨드 단자
LDM, UDM : 데이터 마스크 단자
RTdq/dqs : 데이터 계통
RTcmd/add : 어드레스 커맨드 계통
30, 31 : 데이터 신호 배선
32, 33 : 스트로브 신호 배선
34T : 비반전 클럭 신호 배선
34B : 반전 클럭 신호 배선
37 : 차동 종단 저항
40 : 마더 보드
60A, 60B : 마더 보드 상의 IO용 전원 플레인
61 : 마더 보드 상의 코어용 전원 플레인
62 : 마더 보드 상의 DDR용 전원 플레인
70 : DDR용 전원 플레인
71 : IO용 전원 플레인
72 : 코어용 전원 플레인
73 : DDR-SDRAM용 전원 배선
90 : DLL 회로
110 : DDR-SDRAM(5)의 데이터계 디바이스 범프 전극
111 : DDR-SDRAM(5)의 데이터계 디바이스 범프 전극
112 : DDR-SDRAM의 우측의 커맨드, 어드레스계 디바이스 범프 전극
113 : DDR-SDRAM의 좌측의 커맨드, 어드레스계 디바이스 범프 전극
[특허 문헌 1] 일본 공개특허 2003-204030호 공보
본 발명은, 실장 기판에 복수의 반도체 디바이스가 실장되어 패키징된 반도체 장치에 관한 것으로, 예를 들면 JEDEC 표준(JEDEC STANDARD:JESD79)에 준거한 더블 데이터 레이트(DDR)의 싱크로너스 DRAM(SDRAM)칩과 마이크로컴퓨터 칩을 탑재한 멀티칩 모듈 혹은 SIP(System In Package)로서의 반도체 장치에 적용하여 유효한 기술에 관한 것이다.
SDRAM의 복수 비트의 외부 데이터 단자는 데이터 입출력 타이밍이 클럭 신호에 동기되고, 마이크로컴퓨터는 상기 SDRAM으로부터 출력되는 상기 클럭 신호(데이터 스트로브 신호: DQS)에 동기하여 상기 SDRAM으로부터 출력되는 데이터를 취득한다. SDRAM의 데이터 입출력 레이트는 싱글 데이터 레이트와, 그 배인 더블 데이터 레이트가 있다. 싱글 데이터 레이트는 데이터 스트로브 신호의 주기 단위로 데이터를 입출력하는 데 대하여, 더블 데이터 레이트에서는 데이터 스트로브 신호의 상승과 하강의 각각에 동기하여 데이터를 입출력한다. 따라서, 싱글 데이터 레이트에 대하여 더블 데이터 레이트에서는 타이밍 마진이 감소한다. 이 때문에, 특히, 전송 레이트가 배로 되는 데이터 입출력용의 데이터 단자(DQ) 및 데이터 스트로브 신호 입출력용의 데이터 스트로브 단자(DQS)에 접속하는 모듈내 배선에 대하여 시그널 인테그리티(SI:signal integrity)의 향상을 도모하는 것이 오동작 방지에 필 요하다.
상기 시그널 인테그리티의 향상에 주목한 것은 아니지만, 특허 문헌 1에는 1개의 실장 기판에 마이크로프로세서와 DDR-SDRAM을 탑재한 반도체 장치에 대한 기재가 있다.
본 발명자는 패키지 사이즈가 소형화된 반도체 장치에 있어서의 시그널 인테그리티의 향상에 대하여 검토했다. 신호 품질을 높이기 위해서는, 통상적으로, 배선 임피던스와 드라이버의 출력 임피던스를 맞추는 것에 의해서 반사파를 저감하거나(송신단 종단), 혹은, 배선 임피던스에 맞는 저항을 리시버측에 접속해서 반사파를 저감(수신단 종단)하는 방법을 채용할 수 있다. 배선의 임피던스는 드라이버의 출력 임피던스에 비하여 낮기 때문에, 일반적으로는 드라이버 근방에 저항(시리즈 저항)을 부가하여 송신단 종단을 행함으로써 임피던스 매칭을 도모하여, 반사파를 저감하는 것이 가능하다.
그러나, SIP와 같은 멀티칩 모듈 형태의 반도체 장치에서는 내장 반도체 디바이스의 실장 면적이 작기 때문에, 송신단 종단용의 상기 시리즈 저항을 함께 실장 기판 상에 배치하는 것은 곤란하다. 한편, 수신단 종단하기 위해서는, DDR 인터페이스에서는, 종단 전위로서 1/2Vccq(Vccq는, DDR 인터페이스 전원 전압)를 이용하는 것이 표준으로 되어 있다. 이를 위해서는, 비교적 큰 전류 공급 능력을 갖는 종단 전원 생성용의 레귤레이터, 인덕터, 컨덴서를 마더 보드에 실장하는 것이 필요하다. 이들의 부품 사이즈는 커서, 시스템 전체의 사이즈 확대로 이어진다. 또한, 이들 회로에는 DC 전류도 계속해서 흐르기 때문에, 소비 전류 및 발열이 증대한다. 이들에 의해, DDR-SDRAM 등의 반도체 디바이스를 탑재하는 SIP 형태의 반도체 장치에 있어서의 신호 품질을 높이는 데 있어서, 내장 디바이스의 신호 배선에 대한 송신단 종단 및 수신단 종단의 처리를 피하는 것의 유용성이 본 발명자에 의해서 명확하게 되었다.
본 발명의 목적은, 실장 기판에 복수의 반도체 디바이스를 탑재한 반도체 장치에 있어서의 신호 품질을 향상시키는 것에 있다.
본 발명의 다른 목적은, 실장 기판에 복수의 반도체 디바이스를 탑재한 반도체 장치에 있어서 배선 임피던스를 낮추고, 또한, 단배선화하는 것에 있다.
본 발명의 또 다른 목적은, 실장 기판에 복수의 반도체 디바이스를 탑재한 반도체 장치에 있어서 송신단 종단을 위한 저항의 탑재와 수신단 종단을 위한 종단 전위의 인가와의 쌍방을 피하여 신호 품질을 향상시킬 수 있는 반도체 장치를 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명학하게 될 것이다
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
〔1〕?반도체 데이터 처리 디바이스에 대한 반도체 메모리 디바이스의 데이터 계통용 단자의 배열?
본 발명의 대표적인 하나의 반도체 장치(1)는, 반도체 실장 기판(2)의 한 쪽의 면에 탑재된 복수의 반도체 디바이스(3~5)를 갖는다. 상기 실장 기판은, 다른쪽의 면에 형성된 복수의 기판 단자(12)와, 상기 기판 단자를 상기 반도체 디바이스에 접속하기 위한 배선층(L1~L6)을 갖는다. 상기 반도체 디바이스는 상기 실장 기판의 배선층에 접속되는 복수의 디바이스 단자(10, 11)를 갖는다. 상기 복수의 반도체 디바이스로서, 클럭 신호에 동기 동작되는 복수개의 반도체 메모리 디바이스(4, 5)와, 상기 복수개의 반도체 메모리 디바이스를 액세스 제어하는 반도체 데이터 처리 디바이스(3)를 갖는다. 상기 반도체 메모리 디바이스는, 상기 디바이스 단자(11)로서 데이터 입출력 단자(DQ0~DQ15), 데이터 스트로브 단자(UDQS, LDQS), 어드레스 입력 단자(A0~A13), 및 클럭 입력 단자(CK, /CK)를 갖는다. 상기 실장 기판 상에 있어서 상기 반도체 메모리 디바이스는, 상기 데이터 입출력 단자 및 상기 데이터 스트로브 단자 쪽이 상기 어드레스 입력 단자보다도 상기 반도체 데이터 처리 디바이스 근처로 되도록 배치되어 있다. 상기한 것에 의해, 상기 반도체 메모리 디바이스의 데이터 입출력 단자 및 상기 데이터 스트로브 단자를 반도체 데이터 처리 디바이스의 대응 디바이스 단자에 접속하는 배선(30~33)을 단배선화하여, 신호 품질이 향상한다.
본 발명의 대표적인 하나의 구체적인 형태로서, 상기 반도체 메모리 디바이스는 JEDEC 표준의 단자 배열을 갖는 패키지에 더블 데이터 레이트의 싱크로너스 DRAM 칩이 수납된 구조를 갖고, 상기 반도체 데이터 처리 디바이스는 칩 사이즈 패키지에 마이크로컴퓨터 칩이 수납된 구조를 갖는다. 더블 데이터 레이트의 싱크로 너스 DRAM 칩은 싱글 데이터 레이트에 비하여 데이터계의 타이밍 마진이 엄격하기 때문에, 신호 품질의 향상은 오동작 방지에 필수이다. 베어 칩이 아니고 JEDEC 표준에 준거한 단자 배열을 갖는 패키지의 반도체 메모리 디바이스를 채용하기 때문에, 반도체 제조 메이커에 따라서 베어 칩의 단자 배열이 상이한 반도체 메모리 디바이스의 어느 것을 채용해도 그 단자 배열의 점에서는 실장 기판 상의 배선 레이아웃 등을 그 때마다 수정하는 것이 필요하지 않다. 일반적으로 반도체 데이터 처리 디바이스는 커스텀 메이드인 데 대해서 반도체 메모리 디바이스는 범용품인 경우가 많아 그 공급 메이커는 다수에 이르기 때문이다.
〔2〕?반도체 메모리 디바이스에 대한 데이터계 배선의 배치?
본 발명의 대표적인 하나의 구체적인 형태로서, 상기 실장 기판의 배선층은, 실장된 복수개의 반도체 메모리 디바이스 사이의 영역을 이용하여 형성한 스트로브 신호 배선(32, 33)을 갖는다. 상기 스트로브 신호 배선은 상기 복수의 반도체 메모리 디바이스의 데이터 스트로브 단자를 상기 반도체 데이터 처리 디바이스의 대응 단자에 접속하기 위한 배선이다. 실장된 복수개의 반도체 메모리 디바이스 사이에 스트로브 신호 배선을 집중적으로 배치함으로써, 스트로브 신호 배선을 다른 신호 배선으로부터 분리하기 쉬워지기 때문에, 그 밖의 신호와의 크로스토크의 저감이 용이하게 된다. 이 점에 있어서 신호 품질이 향상한다.
본 발명의 대표적인 다른 하나의 구체적인 형태로서, 데이터 스트로브 신호 배선은 데이터 신호 배선(30, 31)으부터로 분리되어 있다. 데이터 신호 배선은 상기 복수의 반도체 메모리 디바이스의 데이터 입출력 단자를 상기 반도체 데이터 처 리 디바이스의 대응 단자에 접속하기 위한 신호 배선이다. 데이터 스트로브 신호는 데이터의 취득 타이밍 등을 규정하는 타이밍 신호이기 때문에, 데이터 신호 배선과 데이터 스트로브 신호 배선을 분리함으로써, 데이터 변화에 의해서 데이터 스트로브 신호 파형이 왜곡되는 것을 용이하게 억제하는 것이 가능하게 된다. 예를 들면 DDR-SDRAM에 있어서, 반도체 데이터 처리 디바이스는 데이터 스트로브 신호를 상승 변화시키고 나서 복수 비트의 기입 데이터를 출력해도, 상기 데이터 스트로브 신호는 데이터 신호와의 사이에서도 크로스토크 노이즈나 커플링 노이즈의 영향을 받기 어렵게 된다. 이 점에 있어서 신호 품질이 향상한다.
〔3〕?반도체 메모리 디바이스에 대한 클럭 배선의 배치?
본 발명의 대표적인 다른 하나의 구체적인 형태로서, 상기 실장 기판의 배선층은, 실장된 복수개의 반도체 메모리 디바이스 사이의 영역을 이용하여 형성한 클럭 신호 배선(34)을 갖는다. 상기 클럭 신호 배선은, 상기 복수의 반도체 메모리 디바이스의 클럭 단자를 상기 반도체 데이터 처리 디바이스의 대응 단자에 접속하기 위한 배선이다. 그리고 상기 클럭 신호 배선은 상기 반도체 데이터 처리 디바이스를 기점으로 도중에 분기(35, 36)를 갖고 각각의 반도체 메모리 디바이스에 이르는 등길이화 경로를 형성한다. 실장된 복수개의 반도체 메모리 디바이스 사이에 클럭 신호 배선을 집중적으로 배치함으로써, 클럭 신호 배선을 다른 신호 배선으로부터 분리하기 쉬워지기 때문에, 그 밖의 신호와의 크로스토크의 저감이 용이하게 된다. 또한, 클럭 신호 배선의 양측에 반도체 메모리 디바이스가 위치하게 되기 때문에, 반도체 메모리 디바이스의 동기 동작에 이용하는 클럭 배선의 등길이화가 용이하게 된다. 이 점에 있어서도 신호 품질이 향상한다.
더욱 구체적인 형태로서, 상기 클럭 신호 배선은 상기 데이터 신호 배선 및 스트로브 신호 배선과 분리하여 배치되어 있다. 상기 데이터 신호 배선 및 스트로브 신호 배선 사이의 크로스토크 노이즈나 커플링 노이즈의 영향도 저감할 수 있다.
더욱 구체적인 형태로서, 상기 클럭 신호 배선(CKL)은 차동쌍에 의해서 구성된다. 동상 노이즈의 캔슬 작용에 의해서 쌍 노이즈성이 향상한다.
더욱 구체적인 형태로서, 상기 기판 단자(12)로서 상기 클럭 신호 배선의 분기점에 접속하는 차동 종단 저항(37)의 접속용의 한쌍의 기판 단자(12A, 12B)를 갖는다. 차동 클럭에 대해서는 그 이외의 신호 이상으로 신호 품질을 요구받는 것이 보통이고, 이것을 고려하여 차동 클럭의 클럭 배선에 대해서는 종단 처리를 채용한다.
이 때, 상기 차동 종단 저항 접속용의 한 쌍의 기판 단자는 인접 배치하는 것이 좋다. 차동 종단용의 클럭 배선 경로에 대한 등길이화, 단배선화도 용이하게 된다.
〔4〕?다층 배선 기판에 있어서의 주된 신호 배선의 할당?
더욱 구체적인 형태로서, 상기 실장 기판은 코어층(8)과 그 표리에 형성된 빌드업층(9, 16)을 갖고, 상기 코어층은 그 표리에 전원 플레인의 형성층(L4)과 접지 플레인의 형성층(L3)을 갖는다. 상기 코어층에 대하여 상기 반도체 디바이스가 실장되는 측의 빌드업층의 배선층(L1, L2)을 이용하여 상기 반도체 메모리 디바이 스와 반도체 데이터 처리 디바이스를 접속하는 주된 신호 배선이 형성된다. 상기 코어층에 대하여 상기 기판 단자가 형성되는 측의 빌드업층의 배선층(L5, L6)을 이용하여 상기 분기점을 상기 차동 종단 저항 접속용의 기판 단자에 접속하는 신호 배선이 형성된다. 반도체 메모리 디바이스와 반도체 데이터 처리 디바이스를 접속하는 신호 배선의 라우팅 길이가 짧아진다. 이것은 배선 임피던스를 낮추어, 단배선화에 이바지한다.
〔5〕?마더 보드의 전원 플레인 구조를 고려한 전원 단자의 배치?
본 발명의 대표적인 하나의 구체적인 형태로서, 상기 기판 단자로서, 상기 반도체 데이터 처리 디바이스에 코어 회로용 전원을 공급하는 코어용 전원 단자(12cor)와, 상기 반도체 데이터 처리 디바이스에 외부 인터페이스용 전원을 공급하는 인터페이스용 전원 단자(12io)와, 상기 반도체 데이터 처리 디바이스 및 상기 반도체 메모리 디바이스에 메모리 전원을 공급하는 메모리 전원 단자(12ddr)와, 접지 단자(12gnd)를 갖는다. 상기 코어용 전원 단자는 상기 반도체 데이터 처리 디바이스 근처에 배치된다. 상기 메모리 전원 단자는 상기 반도체 메모리 디바이스 근처에 배치된다. 상기 인터페이스용 전원 단자는 신호 단자 및 접지 단자와 함께 실장 기판의 주위에 분산 배치된다.
상기 신호 단자는 다수개로 분산 배치하지 않을 수 없지만, 신호 경로의 기생 인덕턴스를 작게 한다고 하는 점으로부터 상기 인터페이스용 전원 단자는 신호 단자 및 접지 단자와 함께 배치되는 것이 좋다. 이 때, 상기 코어용 전원 단자를 상기 반도체 데이터 처리 디바이스 근처에 배치하고, 상기 메모리 전원 단자를 상 기 반도체 메모리 디바이스 근처에 배치하면, 기판 단자가 복수열 주회 배치된 볼 그리드 어레이 형식이더라도, 반도체 장치를 실장하는 마더 보드에 있어서 인터페이스용 전원 플레인을 최저한 2분할하여, 코어용 전원 플레인과 메모리용 전원 플레인을 둘러싸도록 형성할 수 있다. 마더 보드에 있어서 코어용 전원 플레인과 메모리용 전원 플레인의 각각으로의 전원 인출은, 분할한 인터페이스용 전원 플레인 사이의 영역을 이용하면 된다.
〔6〕?반도체 메모리 디바이스와 반도체 데이터 처리 디바이스에 있어서의 메모리 전원 단자의 개별화?
더욱 구체적인 형태로서, 상기 메모리 전원 단자로서, 상기 반도체 메모리 디바이스의 메모리 동작에 이용하는 제1 메모리 전원을 상기 반도체 메모리 디바이스에 공급하는 제1 메모리 전원 단자(12ddr_ram)와, 상기 반도체 메모리 디바이스에 대한 인터페이스 제어에 이용하는 제2 메모리 전원을 상기 반도체 데이터 처리 디바이스에 공급하는 제2 메모리 전원 단자(12ddr_mcu)를 각각 설치해도 된다. 반도체 장치를 마더 보드에 탑재하기 전에 반도체 메모리 디바이스를 반도체 데이터 처리 디바이스와는 단독으로 테스트할 수 있도록 고려하면, 메모리 전원을 나누는 것이 확실하기 때문이다. 요컨대, 반도체 메모리 디바이스를 단독 테스트할 때, 반도체 데이터 처리 디바이스를 스탠바이 상태 혹은 동작 불가능한 상태로 해도 해당 메모리 인터페이스 회로 부분의 출력이 고출력 임피던스 형상으로 되지 않는 구성을 고려한 것이다.
마더 보드에 실장된 상태에서는 제1 메모리 전원 단자와 제2 메모리 전원 단 자는 마더 보드 상에서 공통의 전원 배선 혹은 전원 플레인에 접속된다.
더욱 구체적인 형태로서, 상기 실장 기판은, 상기 제1 메모리 전원 단자에 접속하는 제1 메모리 전원 플레인(73)과, 상기 제2 메모리 전원 단자에 접속하는 제2 메모리 전원 플레인(70)을 각각 갖는다. 상기 제1 메모리 전원 플레인과 상기 제2 메모리 전원 플레인은 서로 별개의 층의 배선층(L5, L4)에 형성되고, 실장 기판의 인접층에서 중첩되는 배치를 갖는다. 제1 메모리 전원 단자와 제2 메모리 전원 단자가 분리되어 있을 때, 반도체 데이터 처리 디바이스와 반도체 메모리 디바이스 사이에서 신호가 충방전되면, 그 충방전 전류 중 전원 배선에 흐르는 귀환 전류의 경로는 반도체 장치 상에 있어서 제1 메모리 전원 단자와 제2 메모리 전원 단자에 의해 분단되어, 마더 보드 상의 전원 배선 혹은 전원 플레인을 통하여 귀환되어야 하기 때문에, 전원계의 임피던스 증가를 초래하게 된다. 이것을 극력 억제하는 수단의 하나가, 상기 제1 메모리 전원 단자에 접속하는 제1 메모리 전원 플레인과, 상기 제2 메모리 전원 단자에 접속하는 제2 메모리 전원 플레인을 각각 형성해서 중첩하는 것이다. 반도체 데이터 처리 디바이스와 반도체 메모리 디바이스 사이에서의 신호 입출력에 수반하여 제1 메모리 전원 플레인에 흐르는 전류와 제2 메모리 전원 플레인에 흐르는 전류의 방향은 반대로 되기 때문에, 쌍방의 전원 플레인을 커플링시키는 것에 의해서 전원계의 실효 인덕턴스를 줄일 수 있다.
더욱 구체적인 형태로서, 상기 제1 메모리 전원 단자와 제2 메모리 전원 단자를 서로 인접 배치하는 것이 바람직하다. 이에 의해, 제1 메모리 전원 단자와 제2 메모리 전원 단자를 연결하는 마더 보드 상에서의 전원계 경로를 짧게 할 수 있어, 이 점에 있어서도 전원계의 인덕턴스를 저감할 수 있다.
더욱 구체적인 형태로서, 상기 제2 메모리 전원 플레인은, 상기 반도체 메모리 디바이스의 데이터 입출력 단자, 데이터 스트로브 단자 및 클럭 입력 단자와 상기 반도체 처리 디바이스의 이들 단자에 대응하는 디바이스 단자를 접속하기 위한 신호 배선(30~34)에, 실장 기판의 표리 방향에서 중첩되는 배치를 갖는다. 이에 의해, 반도체 데이터 처리 디바이스의 메모리 제어에 필요한 신호선과, 메모리 제어에 필요한 회로의 전원 플레인이 커플링되게 되어, 제2 메모리 전원 플레인에 있어서의 실효 인덕턴스를 저감할 수 있다. 특히 DDR-SDRAM의 경우에는 데이터나 스트로브 신호의 동작 주파수가 높기 때문에 실효 인덕턴스의 저감은 중요하다.
더욱 구체적인 형태로서, 상기 실장 기판은 코어층과 그 표리에 형성된 빌드업층을 갖고, 상기 코어층에 대하여 상기 반도체 디바이스가 실장되는 측의 빌드업층의 배선층(L2, L1)을 이용하여 상기 반도체 메모리 디바이스와 반도체 데이터 처리 디바이스를 접속하는 신호 배선이 형성된다. 상기 코어층은 그 표리 방향에 별개의 층으로 전원 플레인과 접지 플레인을 갖는다. 상기 제2 전원 플레인은 상기 코어층의 전원 플레인의 형성층(L4)의 일부에 형성되어 있다. 제1 전원 플레인은 전원 플레인 형성층의 표리 방향 이웃의 빌드업층의 배선층(L5)을 이용하여 형성된다. 반도체 데이터 처리 디바이스의 메모리 제어에 필요한 신호선과, 메모리 제어에 필요한 회로의 전원 플레인을 충분히 커플링시킬 수 있게 된다.
〔7〕?참조 전위의 신호 품질 향상?
본 발명의 더욱 구체적인 형태에서는, 상기 기판 단자로서, 상기 반도체 메 모리 디바이스에 참조 전위를 공급하기 위한 제1 참조 전위 단자(12vref1, 12vref2)와, 상기 반도체 데이터 처리 디바이스에 참조 전위를 공급하기 위한 제2 참조 전위 단자(12vref)를 각각 갖는다. 상기 실장 기판은 상기 메모리 전원 단자에 접속하는 메모리 전원 플레인(70)을 갖고, 상기 제1 참조 전위 단자 및 제2 참조 전위 단자는, 상기 메모리 전원 플레인에 실장 기판의 표리 방향에서 중첩되는 배치를 갖는다. 제1 참조 전위 단자와 제2 참조 전위 단자를 개별화함으로써 반도체 장치 내부에 있어서의 참조 전위 배선의 라우팅을 짧게 할 수 있다. 또한, DDR-SDRAM의 사양에서는 상기 제1 참조 전위 및 제2 참조 전위는 상기 메모리 전원의 절반의 레벨인 것이 규정되어 있다. 따라서, 상기 제1 참조 전위 단자 및 제2 참조 전위 단자를 상기 메모리 전원 플레인과 커플링시킴으로써 쌍방의 참조 전위는 메모리 전원에 대하여 레벨이 변동되기 어렵게 된다.
본 발명의 더욱 구체적인 형태로서, 상기 제1 참조 전위 단자 및 제2 참조 전위 단자는 메모리 전원 단자(12ddr_ram, 12ddr_mcu) 및 접지 단자(12gnd)에 인접 배치된다. 이에 의해, 신호와 전원과 접지와의 커플링을 얻을 수 있기 때문에, 참조 전위의 원하지 않는 변동의 억제에 이바지할 수 있다.
본 발명의 더욱 구체적인 형태로서, 상기 기판 단자는 복수열을 동심 형상으로 주회시킨 배치를 갖고, 이 때, 상기 제1 참조 전위 단자 및 제2 참조 전위 단자는 주회 배치된 기판 단자 배열의 최내주에 위치된다. 전술한 인터페이스용 전원 단자를 신호 단자와 함께 주위에 분산하고, 메모리 전원 단자를 반도체 메모리 디바이스 근처에 배치하는 구성을 전제로 하면, 상기 신호와 전원과 접지와의 커플링 을 얻기 쉬워진다.
마더 보드 상에 저항 소자와 고주파 노이즈를 컷트하는 컨덴서를 실장하여, 메모리 전원을 저항 분압하여 상기 참조 전위를 형성하면 된다.
〔8〕?PLL 회로 또는 DLL 회로에 있어서의 전원 노이즈 억제?
본 발명의 더욱 구체적인 형태로서, 상기 반도체 데이터 처리 디바이스는, PLL(Phase-Locked Loop) 회로 또는 DLL(Delay-Locked Loop) 회로를 가짐과 함께, 그 디바이스 단자로서 상기 PLL 회로 또는 DLL 회로 전용의 전원용 디바이스 단자(10dllvcc)와 접지용 디바이스 단자(10dllgnd)를 갖는다. 상기 실장 기판은 기판 단자로서, 상기 PLL 회로 또는 DLL 회로(90) 전용의 기판용 전원 단자(12dllvcc)와 기판용 접지 단자(12dllgnd)를 갖는다. 상기 실장 기판의 표리 방향에 수직인 평면 내에 있어서, 상기 전원용 디바이스 단자의 근방에 상기 전원용 기판 단자가 위치하고, 상기 접지용 디바이스 단자의 근방에 상기 접지용 기판 단자가 위치한다. 상기한 것으로부터, 반도체 장치 내에 있어서의 PLL 회로 또는 DLL 회로 전용의 전원계 배선 및 접지계 배선을 최단으로 할 수 있게 된다. 전용의 전원 단자로부터 상기 PLL 회로 또는 DLL 회로에 유입된 전류는 그것 전용의 접지 단자로 되돌아오기 때문에, 상기한 바와 같이 전원계 배선 및 접지계 배선이 최단으로 되면, 상기 PLL 회로 또는 DLL 회로 전용의 전원 배선과 접지 배선을 경유하는 루프의 면적이 작아져, 상기 PLL 회로 또는 DLL 회로 전용의 전원계에는 노이즈가 들어가기 어렵게 된다. 전원 노이즈에 의해서 그 회로 특성에 영향을 받아 쉬운 상기 PLL 회로 또는 DLL 회로의 오동작의 우려를 미연에 방지할 수 있다.
더욱 구체적인 형태로서, 상기 전원용 기판 단자와 상기 접지용 기판 단자를 인접시킨다. 이에 의해, 상기 PLL 회로 또는 DLL 회로 전용의 전원 배선과 접지 배선의 쌍을 형성하는 것이 용이하게 되어, 크로스토크 노이즈에 대한 내성도 향상한다.
〔9〕?테스트용 기판 단자의 배치?
본 발명의 대표적인 다른 하나의 구체적인 형태로서, 상기 기판 단자는, 복수열을 동심 형상으로 주회시킨 주회 단자군과, 상기 주회 단자군에 둘러싸인 중앙 단자군을 갖는다. 상기 중앙 단자군의 일부와 상기 주회 단자군의 내주부측 단자의 일부에는, 상기 반도체 메모리 디바이스의 디바이스 단자에 접속하는 테스트 전용 단자(100~105)가 할당되어 있다. 마더 보드 상의 배선 패턴은 반도체 장치의 기판 단자의 배열에 맞추어 형성된다. 따라서, 상기 주회 단자군의 내측 및 중앙 단자군에 접속되는 배선 패턴은 상기 주회 단자군의 외측에 접속되는 배선 패턴을 피하여 연장시켜야 한다. 이에 의해, 테스트 전용 단자를 상기 주회 단자군의 내측 및 중앙 단자군에 할당하는 것에 의해, 마더 보드 상의 실장용 배선의 구조를 간소화하는 데 이바지할 수 있다.
〔10〕?클럭 인에이블 신호용의 디바이스 단자의 개별화?
더욱 구체적인 형태로서, 상기 반도체 메모리 디바이스의 디바이스 단자로서, 상기 클럭 입력 단자에 입력되는 신호의 유효성을 나타내기 위한 클럭 인에이블 신호의 입력 단자(12ckei)를 갖는다. 상기 반도체 데이터 처리 디바이스의 디바이스 단자로서, 상기 클럭 인에이블 신호를 출력하기 위한 출력 단자(12ckeo)를 갖는다. 상기 기판 단자로서, 상기 클럭 인에이블 신호의 입력 단자에 접속하는 단자와 상기 클럭 인에이블 신호의 출력 단자에 접속하는 단자를 각각 갖는다. 이에 의해, 마더 보드에 실장하기 전에 반도체 장치를 디바이스 테스트할 때, 클럭 인에이블 신호를 디스에이블 레벨로 하는 것에 의해, 반도체 메모리 디바이스를 임의로 스탠바이 상태 혹은 동작 불가능한 상태로 하여, 반도체 데이터 처리 디바이스의 단독 테스트가 가능하게 된다.
더욱 구체적인 형태로서, 상기 클럭 인에이블 신호의 입력 단자에 접속하는 기판 단자와 상기 클럭 인에이블 신호의 출력 단자에 접속하는 기판 단자가 인접 배치된다. 테스팅을 위해 분리한 클럭 인에이블 신호의 입출력용 단자를 마더 보드 상에서 접속하는 것이 용이하게 된다.
〔11〕 본 발명의 대표적인 다른 하나의 반도체 장치는, 실장 기판과, 그 실장 기판의 한쪽의 면에 탑재된 복수의 반도체 디바이스를 갖는다. 상기 실장 기판은, 다른쪽의 면에 형성된 복수의 기판 단자와, 상기 기판 단자를 상기 반도체 디바이스에 접속하기 위한 배선층을 갖는다. 상기 반도체 디바이스는 상기 실장 기판의 배선층에 접속되는 복수의 디바이스 단자를 갖는다. 상기 복수의 반도체 디바이스로서, 클럭 신호에 동기 동작되는 복수개의 반도체 메모리 디바이스와, 상기 복수개의 반도체 메모리 디바이스를 액세스 제어하는 반도체 데이터 처리 디바이스를 갖는다. 상기 기판 단자로서, 상기 반도체 데이터 처리 디바이스에 코어 회로용 전원을 공급하는 코어용 전원 단자와, 상기 반도체 데이터 처리 디바이스에 외부 인터페이스용 전원을 공급하는 인터페이스용 전원 단자와, 상기 반도체 데이터 처리 디바이스 및 상기 반도체 메모리 디바이스에 메모리 전원을 공급하는 메모리 전원 단자와, 접지 단자를 갖는다. 상기 코어용 전원 단자는 상기 반도체 데이터 처리 디바이스 근처에 배치되고, 상기 메모리 전원 단자는 상기 반도체 메모리 디바이스 근처에 배치되고, 상기 인터페이스용 전원 단자는 신호 단자와 함께 주위에 분산되어 있다.
〔12〕 본 발명의 대표적인 또 다른 하나의 반도체 장치는, 실장 기판과, 그 실장 기판의 한쪽의 면에 탑재된 복수의 반도체 디바이스를 갖는다. 상기 실장 기판은, 다른쪽의 면에 형성된 복수의 기판 단자와, 상기 기판 단자를 상기 반도체 디바이스에 접속하기 위한 배선층을 갖는다. 상기 반도체 디바이스는 상기 실장 기판의 배선층에 접속되는 복수의 디바이스 단자를 갖는다. 상기 복수의 반도체 디바이스로서, 클럭 신호에 동기 동작되는 복수개의 반도체 메모리 디바이스와, 상기 복수개의 반도체 메모리 디바이스를 액세스 제어하는 반도체 데이터 처리 디바이스를 갖는다. 상기 기판 단자로서, 상기 반도체 데이터 처리 디바이스 및 상기 반도체 메모리 디바이스에 메모리 전원을 공급하는 메모리 전원 단자와, 접지 단자와, 상기 반도체 메모리 디바이스에 참조 전위를 공급하는 제1 참조 전위 단자와, 상기 반도체 데이터 처리 디바이스에 참조 전위를 공급하는 제2 참조 전위 단자를 갖는다. 상기 실장 기판은 상기 메모리 전원 단자에 접속하는 메모리 전원 플레인을 갖고, 상기 제1 참조 전위 단자 및 제2 참조 전위 단자는, 상기 메모리 전원 플레인에 실장 기판의 표리 방향에서 중첩되는 배치를 구비한다.
〔13〕 본 발명의 대표적인 또 다른 하나의 반도체 장치는, 실장 기판과, 그 실장 기판의 한쪽의 면에 탑재된 복수의 반도체 디바이스를 갖는다. 상기 실장 기판은, 다른쪽의 면에 형성된 복수의 기판 단자와, 상기 기판 단자를 상기 반도체 디바이스에 접속하기 위한 배선층을 갖는다. 상기 반도체 디바이스는 상기 실장 기판의 배선층에 접속되는 복수의 디바이스 단자를 갖는다. 상기 복수의 반도체 디바이스로서, 클럭 신호에 동기 동작되는 복수개의 반도체 메모리 디바이스와, 상기 복수개의 반도체 메모리 디바이스를 액세스 제어하는 반도체 데이터 처리 디바이스를 갖는다. 상기 반도체 데이터 처리 디바이스는, PLL 회로 또는 DLL 회로를 가짐과 함께, 그 디바이스 단자로서 상기 PLL 회로 또는 DLL 회로 전용의 전원용 디바이스 단자와 접지용 디바이스 단자를 구비한다. 상기 실장 기판은 기판 단자로서, 상기 PLL 회로 또는 DLL 회로 전용의 기판용 전원 단자와 기판용 접지 단자를 갖는다. 상기 실장 기판의 표리 방향에 수직인 평면 내에 있어서, 상기 전원용 디바이스 단자의 근방에 상기 전원용 기판 단자가 위치하고, 상기 접지용 디바이스 단자의 근방에 상기 접지용 기판 단자가 위치한다.
<발명을 실시하기 위한 최량의 형태>
?반도체 장치의 종단면 구조?
도 1에는 본 발명에 따른 반도체 장치의 종단면도가 예시된다. 반도체 장치(1)는, 실장 기판(2)의 일면에, 반도체 데이터 처리 디바이스로서 1개의 마이크로컴퓨터(MCU)(3)와, 복수개의 반도체 메모리 디바이스로서 2개의 DDR-SDRAM(4(5))를 갖는다. 마이크로컴퓨터(MCU)(3)와 DDR-SDRAM(4(5))는, 기판(2)과의 간극이 언더필 수지(6)로 충전되어 있다. 이 반도체 장치는 시스템 인 패키지의 멀티칩 모듈 로서 위치 결정된다.
MCU(3)는, 패키지 기판에 페이스 다운으로 실장된다. DDR-SDRAM(4(5))는, JEDEC 표준(JESD79)의 단자 배열을 갖는 볼 그리드 어레이의 패키지에 DDR의 SDRAM 칩이 밀봉되어 구성된다. 베어 칩이 아니라 JEDEC 표준에 준거한 단자 배열을 갖는 패키지의 DDR-SDRAM을 채용하기 때문에, 반도체 제조 메이커에 의해서 베어 칩의 단자 배열이 다른 SDRAM 중 어느 것을 채용해도, 패키지의 외부 단자 배열은 항상 JEDEC 표준을 만족시키기 때문에, 단자 배열의 점에서는 실장 기판 상의 배선 레이아웃 등을 그 때마다 수정하는 것이 필요하지 않다. 일반적으로 MCU는 커스텀 메이드인 데 대해 DDR-SDRAM은 범용품인 경우가 많아 그 공급 메이커는 다수에 이르기 때문이다.
실장 기판(2)은 코어층(8)과 그 표리에 형성된 빌드업층(9, 16)을 갖고, 다층 배선의 수지 기판으로서 구성된다. 코어층(8)은 예를 들면 0.8㎜ 정도의 두께를 갖는다. 빌드업층(9)은 예를 들면 30~40㎛ 정도의 두께를 갖고, 코어층(8) 측으로부터 배선층(L3, L2, L1)이 형성되어 있다. 빌드업층(16)은 예를 들면 30~40㎛ 정도의 두께를 갖고, 코어층(8) 측으로부터 배선층(L4, L5, L6)이 형성되어 있다. 배선층(L1, L2)은, 주로 MCU(3)의 디바이스 범프 전극(10)과, DDR-SDRAM(4(5))의 디바이스 범프 전극(11)을 접속하기 위한 배선의 형성에 이용된다. 배선층(L3)은 주로 접지 플레인의 형성에 이용된다. 배선층(L4)은 주로 전원 플레인의 형성에 이용된다. 배선층(L5, L6)은, 배선층(L1~L4)에 형성되는 신호 배선, 접지 플레인 및 전원 플레인을 실장 기판의 외부 접속 단자인 기판 범프 전극(12) 에 접속하기 위한 배선의 형성에 이용된다. 디바이스 범프 전극(10, 11)은 반도체 디바이스의 디바이스 단자의 일례이고, 기판 범프 전극(12)은 실장 기판(2)의 기판 단자의 일례이다. 도 1에 있어서, 참조부호 13은 대표적으로 도시된 쓰루홀로서 코어층(8)을 관통한다. 참조부호 14는 비아로서, 비아홀 혹은 쓰루홀의 내면에 도전성 도금을 실시한 도전부를 총칭하며, 그 상하의 배선층 혹은 금속 패턴을 도통시킨다.
?데이터 계통용의 디바이스 단자의 배열?
도 2에는 반도체 디바이스의 평면인 레이아웃 구성이 예시된다. 도 2에 있어서 실장 기판(2)의 위쪽의 중앙부에 MCU(3)가 페이스 다운으로 실장되고, 실장 기판(2)의 아래쪽에 2개의 DDR-SDRAM(4, 5)이 이격해서 실장된다. 도면에 도시되는 디바이스 범프 전극(10, 11)의 위치는 예를 들면 위쪽에서 보았을 때의 투과 위치를 나타내는 것이다.
MCU(3)는, 특별히 도시는 하지 않지만, 명령을 펫치하여 실행하는 중앙 처리 장치(CPU), 중앙 처리 장치가 실행하는 프로그램을 저장한 프로그램 메모리, 중앙 처리 장치의 워크 RAM, DDR-SDRAM 에 대한 인터페이스 제어를 행하는 SDRAM 인터페이스 컨트롤러, 및 클럭 발생 회로를 갖는다. 상기 클럭 발생 회로는 DLL 회로를 갖는다. DLL 회로는 외부로부터 공급되는 시스템 클럭 신호에 대한 동기 루프 제어를 행하여 클럭 신호를 생성한다. 생성된 클럭 신호는 마이크로컴퓨터의 내부 회로에 있어서의 클럭 동기 동작의 기준으로 된다. 상기 SDRAM 인터페이스 컨트롤러의 기능은 버스 스테이트 컨트롤러로 실현하는 경우도 있다.
도 3에는 JEDEC 표준에 따른 DDR-SDRAM의 외부 단자 배열이 예시된다. 도 3에 도시되는 단자 위치는 위쪽에서 보았을 때의 투과 위치를 나타내고 있다. 여기서는 병렬 데이터 입출력 비트수가 16 비트(×16)인 예를 나타내고 있다. DQ0~DQ15가 데이터 입출력 단자, LDQS는 DQ0~DQ7의 8 비트 데이터에 대한 데이터 스트로브 신호의 입력 단자(데이터 스트로브 단자), UDQS는 DQ8~DQ15의 8 비트 데이터에 대한 데이터 스트로브 신호의 입력 단자(데이터 스트로브 단자), A0~A13이 어드레스 입력 단자, BA0, BA1가 뱅크 어드레스 입력 단자이다. /RAS, /CAS, /WE는 커맨드 입력 단자, /CS는 칩 선택 단자, CK, /CK는 차동의 클럭 입력 단자, CKE는 클럭 인에이블 단자, LDM은 DQ0~DQ7의 8 비트 데이터에 대한 데이터 마스크 신호의 입력 단자(데이터 마스크 단자), UDM은 DQ8~DQ15의 8 비트 데이터에 대한 데이터 마스크 신호의 입력 단자(데이터 마스크 단자)이다. VDD, VDDQ는 메모리 전원 단자, VSS, VSSQ는 접지 단자이다. VDDQ, VSSQ는 DDR-SDRAM의 데이터 입출력계 및 데이터 스트로브의 입출력계 회로의 전원과 접지에 전용화된다. VDD, VSS는 DDR-SDRAM의 그 밖의 회로의 전원과 접지의 외부 단자로 된다. 여기서는 VDDQ와 VDD에 동일 레벨을 공급하고, VSSQ와 VSS에 동일 레벨을 공급하여 동작시키는 것으로 한다. VREF는 참조 전위의 입력 단자로서, SSTL(Stub Series Terminated Transceiver Logic)에 있어서의 외부 인터페이스용의 판정 레벨이 공급된다. NC는 비접속 단자이다.
DDR-SDRAM의 구성은 이미 공지이므로 여기서는 상세한 설명은 생략하지만, 내부의 동작은 단자(CK, /CK)로부터의 차동 클럭에 동기된다. 클럭 인에이블 단자 (CKE)가 인에이블 레벨로 되는 것에 의해서 입력한 차동 클럭이 유효하게 되어, 입력 버퍼 및 출력 드라이버 회로가 동작 가능하게 된다. 단자(/RAS, /CAS, /WE)로부터의 입력은 단자(/CS)가 인에이블로 될 때까지 마스크된다. 리드 동작에서는 단자(LDQS, UDQS)로부터 스트로브 신호가 출력되고, 스트로브 신호의 클럭 엣지에 동기하여 리드 데이터가 단자(DQ0~DQ7, DQ8~DQ15)로부터 출력된다. 라이트 동작에서는 단자(LDQS, UDQS)는 스트로브 신호의 입력 단자로 되고, 라이트 데이터가 확정되고 있는 타이밍에서 스트로브 신호(LDQS, UDQS)가 엣지 변화된다.
도 2에 도시되는 DDR-SDRAM의 단자 배치는 도 3과 동일하다. 도 2에 있어서 참조부호 20은 상기 DDR-SDRAM(4, 5)의 상기 데이터 입출력 단자(DQ0~DQ15) 및 상기 데이터 스트로브 단자(LDQS, UDQS)가 배치되어 있는 영역이다. 도 2에 있어서 참조부호 21은 상기 DDR-SDRAM(4, 5)의 상기 어드레스 입력 단자(A0~A13)나 커맨드 입력 단자(/RAS, /CAS, /WE) 등이 대부분 배치되어 있는 영역이다. 참조부호 23은 MCU(3)에 있어서 DDR-SDRAM과의 인터페이스용 단자(SDRAM 컨트롤러에 접속하는 단자)가 배치된 영역이다. 특히, 상기 영역(23)에 있어서 데이터 입출력 단자 및 데이터 스트로브 단자는 참조부호 22의 영역에 치우쳐서 배치되어 있다. 도 2로부터 명확한 바와 같이, 상기 실장 기판(2) 상에 있어서 상기 DDR-SDRAM(4, 5)은, 상기 데이터 입출력 단자(DQ0~DQ15) 및 상기 데이터 스트로브 단자(LDQS, UDQS) 쪽이 상기 어드레스 입력 단자(A0~A13)나 커맨드 입력 단자(/RAS, /CAS, /WE)보다도 상기 MCU(3) 근처로 되도록 배치되어 있다. 상기 데이터 입출력 단자(DQ0~DQ15) 및 상기 데이터 스트로브 단자(LDQS, UDQS)에 접속하는 데이터 계통(RTdq/dqs)의 배선은 영역(22)으로부터 좌우로 나뉘어져 비교적 짧은 거리로 배선 가능하게 되어 있다. 이에 대하여, 상기 어드레스 입력 단자(A0~A13)나 커맨드 입력 단자(/RAS, /CAS, /WE)에 접속하는 어드레스 커맨드 계통(RTcmd/add)의 배선은 한 쪽의 DDR-SDRAM(5)의 방향으로 우회하고 나서 쌍방의 DDR-SDRAM(4, 5)을 가로지르도록 배선된다.
DDR-SDRAM은 싱글 데이터 레이트에 비하여 데이터 계통의 타이밍 마진이 엄격하기 때문에, 신호 품질의 향상은 오동작 방지에 필수이다. 이 점에 대하여, 상기에 의해, 상기 DDR-SDRAM(4, 5)의 데이터 입출력 단자(DQ0~DQ15) 및 상기 데이터 스트로브 단자(LDQS, UDQS)를 MCU(3)의 대응 디바이스 단자에 접속하는 배선을 단배선화하여 배선 임피던스를 작게할 수 있다. 배선 임피던스가 작아지면, 송신단 종단 및 수신단 종단을 행하지 않더라도 데이터 계통의 배선 상에서의 신호의 반사가 적어져, 데이터 계통의 신호 품질이 향상한다. 요컨대, SIP가 작은 반도체 장치에 송신단 종단용의 시리즈 저항을 탑재하지 않아도 되게 된다. 또한, 수신단 종단용의 종단 전원을 생성하는 회로도 폐지 가능하게 된다. 또한, 어드레스 커맨드 계통(RTcmd/add)의 배선은 한 쪽의 DDR-SDRAM(5)의 방향으로 우회하고 나서 쌍방의 DDR-SDRAM(4, 5)을 가로지르도록 배선되기 때문에, 데이터 계통(RTdq/dqs)의 배선과의 크로스를 적게 할 수 있다. 따라서, 어드레스 커맨드 계통(RTcmd/add) 배선과의 크로스를 적게 하여 데이터 계통(RTdq)의 배선을 행하는 것이 용이하게 된다. 이에 의해, 데이터 계통(RTdq/dqs)의 배선을, 임피던스가 낮은 접지 플레인에 인접하는 배선층(L2)에 우선적으로 배선할 수 있어, 신호 품질은 더욱 향상한다.
상기로부터, 예를 들면 실장 기판 상의 데이터 계통의 배선 임피던스를 60오옴 내지 50오옴 이하로 저감할 수 있고, 배선 길이도 20㎜ 이하로 할 수 있었다. 데이터 계통의 디바이스 단자로부터 본 출력 드라이버의 임피던스는 일반적으로 20~30오옴이며, 데이터 계통의 배선 임피던스가 낮아져, 신호 반사에 의한 링잉을 억제할 수 있었다.
?반도체 메모리 디바이스에 대한 데이터 계통 배선의 배치?
도 4에는 배선층(L2)에 있어서 MCU(3)와 DDR-SDRAM(4, 5)을 접속하는 데이터 계통의 배선이 예시된다. 참조부호 30은 MCU(3)로부터 DDR-SDRAM(4)의 데이터 입출력 단자(DQ0~DQ15)에 도달하는 데이터 신호 배선, 참조부호 31은 MCU(3)로부터 DDR-SDRAM(5)의 데이터 입출력 단자(DQ0~DQ15)에 도달하는 데이터 신호 배선, 참조부호 32는 MCU(3)로부터 DDR-SDRAM(4)의 단자(LDQS, UDQS, LDM, UDM)에 도달하는 신호 배선, 참조부호 33은 MCU(3)로부터 DDR-SDRAM(5)의 단자(LDQS, UDQS, LDM, UDM)에 도달하는 신호 배선이다. 참조부호 34는 MCU(3)로부터 DDR-SDRAM(4, 5)의 클럭 단자(CK, /CK)에 도달하는 클럭 신호 배선이다.
도 4에 도시되는 바와 같이, 상기 각각의 신호 배선(32, 33, 34)은, DDR-SDRAM(4, 5) 사이의 영역을 이용하여 형성되어 있다. DDR-SDRAM(4, 5) 사이의 영역은 데이터 단자(DQ)에 접속하는 데이터 신호 배선(30, 31) 및 어드레스 커맨드 계통의 배선이 적게 비어 있다. 이들 신호 배선(32, 33, 34)을 DDR-SDSRAM(4, 5) 사이의 영역을 이용하여 집중적으로 배치하는 것에 의해서, 스트로브 신호 배선을 다른 신호 배선으로부터 분리하기 쉬워지므로, 그 밖의 신호와의 크로스토크의 저 감이 용이하게 된다. 이 점에 있어서 데이터 계통의 신호의 품질이 향상한다.
또한, 데이터 스트로브 신호 배선은 데이터 신호 배선으로부터 분리되어 있다. 데이터 스트로브 신호는 데이터의 취득 타이밍 등을 규정하는 타이밍 신호이기 때문에, 데이터 신호 배선과 데이터 스트로브 신호 배선을 거리를 두고 분리함으로써, 데이터 변화에 의해서 데이터 스트로브 신호 파형이 왜곡되는 것을 용이하게 억제하는 것이 가능하게 된다. 예를 들면, MCU(3)가 데이터 스트로브 신호를 상승시킨 후에 복수 비트의 기입 데이터를 출력해도, 해당 데이터 스트로브 신호는 데이터 신호와의 사이에 있어서도 크로스토크 노이즈나 커플링 노이즈의 영향을 받기 어렵게 된다. 이 점에 있어서도 데이터 계통의 신호의 품질이 향상한다.
또한, DDR-SDRAM(4, 5)과 MCU(3)를 접속하는 상기 배선(30, 31, 32, 33, 34)은 접지 플레인의 형성에 이용되는 배선층(L3)에 인접하는 배선층(L2)에만 형성된다. 크로스토크는 신호 배선이 전원 플레인이나 접지 플레인에 가까울수록 억제 가능하게 되기 때문에, 이 점에 있어서도 신호 품질을 향상시킬 수 있다.
?반도체 메모리 디바이스에 대한 클럭 배선의 배치?
도 4에 예시되는 바와 같이 클럭 신호 배선(34)은 차동쌍으로 구성된다. 참조부호 34T가 비반전 클럭 신호 배선, 참조부호 34B는 반전 클럭 신호 배선이다. 도 4에 있어서 비반전 클럭 신호 배선(34T)은 L2 배선층에 형성되고, 반전 클럭 신호 배선(34B)의 대부분은 L2 배선층으로 형성되어 있지만 도중에 상층 배선층(L1)의 배선(도 9의 배선(53))을 이용하여 비반전 클럭 신호 배선(34T)에 걸쳐 있다. 상기 클럭 신호 배선(34)을 차동쌍에 의해서 구성함으로써 동상 노이즈의 캔슬 작 용에 의해서 쌍 노이즈성이 향상한다. MCU(3)와 DDR-SDRAM(4, 5)을 접속하는 클럭 신호 배선은 그 밖의 신호 배선과 마찬가지로 대부분이 배선층(L2)으로 형성되어 있지만, 극히 일부가 다른 배선층에 다달아 있다.
상기 클럭 신호 배선(34T, 34B)은, 상기 DDR-SDRAM(4, 5)의 클럭 단자를 상기 MCU(3)의 대응 단자에 접속하기 위한 배선이다. 그리고 상기 클럭 신호 배선(34T, 34B)은 상기 MCU(3)를 기점으로 도중에 분기를 갖고 각각의 DDR-SDSRAM(4, 5)에 도달하는 등길이화 경로를 형성한다. 참조부호 35, 36이 상기 도중의 분기 위치를 나타낸다. 실장된 DDR-SDRAM(4, 5) 사이에 클럭 신호 배선(34)을 집중적으로 배치함으로써, 클럭 신호 배선(34)을 다른 신호 배선으로부터 분리하기 쉬워지기 때문에, 그 밖의 신호와의 크로스토크의 저감이 용이하게 된다. 또한, 클럭 신호 배선(34)의 분기 위치(35, 36)를 초과한 양측에 DDR-SDRAM(4, 5)이 위치하게 되기 때문에, MCU(3)로부터 쌍방의 DDR-SDRAM(4, 5)에 도달하는 클럭 신호 배선(34)의 등길이화가 용이하게 된다. 이 점에 있어서 신호 품질이 향상한다.
상기 클럭 신호 배선(34)은 상기 데이터 신호 배선(30, 31) 및 스트로브 신호 배선(32, 33)과 분리하여 배치되어 있다. 상기 데이터 신호 배선(30, 31) 및 데이터 스트로브 신호나 데이터 마스크 등의 신호 배선(32, 33) 사이의 크로스토크 노이즈나 커플링 노이즈의 영향도 저감할 수 있다.
도 5에는 클럭 신호 배선의 경로를 전체적으로 도시하고 있다. CKL은 배선층(L2)의 클럭 신호 배선(34)을 포함하는 클럭 신호 배선의 전체를 총칭한다. 3Bout는 MCU(3)에 있어서의 클럭 신호의 출력 버퍼, 4Bin은 DDR-SDRAM(4)에 있어서 의 클럭 신호의 입력 버퍼, 5Bin은 DDR-SDRAM(5)에 있어서의 클럭 신호의 입력 버퍼이다. 클럭 배선의 등길이화에 있어서는 소정의 허용 오차 범위 내에서 A1=A2, B1=B2=B3=B4, C1=C2를 실현하도록 되어 있다.
참조부호 12A, 참조부호 12B는 상기 클럭 신호 배선의 분기점(35, 36)에 접속하는 차동 종단 저항 접속용의 한 쌍의 기판 범프 전극이다. 기판 범프 전극(12A, 12B)에는 차동 종단 저항(37)이 접속되게 된다. 차동 클럭에 대해서는 그 밖의 신호 이상으로 신호 품질을 요구받는 것이 보통이고, 이것을 고려하여 차동 클럭의 클럭 배선에 대해서는 종단 처리를 채용한다. 이 때, 상기 차동 종단 저항 접속용의 한 쌍의 기판 범프 전극(12A, 12B)은 인접 배치하는 것이 좋다. 차동 종단용의 클럭 배선 경로에 대한 등길이화, 단배선화도 용이하게 되기 때문이다.
도 6에는 반도체 장치(1)에 있어서의 클럭 신호 배선의 전체적인 경로와 반도체 디바이스(3, 4, 5)와의 관계가 모식적으로 도시된다. 그 배선 경로에는 도 4에 기초하여 설명한 바와 같이 DDR-SDRAM(4)과 DDR-SDRAM(5) 사이의 영역을 이용하고 있다.
도 7에는 반도체 장치(1)에 있어서의 클럭 신호 배선의 전체적인 경로와 기판 범프 전극(12)의 배치와의 관계가 모식적으로 도시된다. 도 4에서 설명한 바와 같이 상기 차동 종단 저항 접속용의 한 쌍의 기판 범프 단자(12A, 12B)는 인접되어, 분기 위치(35, 36)로부터 가까운 위치에 할당되어 있다. 특히, 여기서는 실장 기판(2)의 기판 범프 전극(12)은, 복수열(예를 들면 5열)을 주회시켜 배치한 외주부의 범프 전극군과, 그 중앙부에 배치한 중앙부의 범프 전극군(내주부 2열 주회) 으로 분리해서 배치되어 있다. 클럭 신호용의 기판 범프 단자(12A, 12B)는, 중앙부의 범프 전극 단자군 내에 배치된다.
도 8은 마더 보드에 탑재된 반도체 장치(1)의 종단면도이다. 동일 도면에는 마더 보드(40)에 실장된 차동 종단 저항(37)과 마더 보드(40)에 실장된 반도체 장치(1)와의 접속 형태가 예시된다. 마더 보드(40)는 코어의 표리에 접지 플레인(41)과 전원 플레인(42)을 갖고, 이들의 표층의 배선층을 갖는다. 마더 보드(40) 상에 있어서, 기판 범프 전극(12A)은 그 바로 아래의 표층 배선(43)으로부터 쓰루홀(44)을 통하여 이면의 표층 배선(45)에 도통된다. 표층 배선(45)에는 차동 종단 저항(37)의 일단이 결합된다. 특별히 도시는 하지 않지만, 상기 기판 전극측의 배선 경로에 인접하여 기판 범프 전극(12B)의 배선 경로도 마찬가지로 구성되어, 차동 종단 저항(37)의 타단에 결합된다. 요컨대, 기판 범프 전극(12A, 12B)으로부터 차동 종단 저항(37)까지는 실장 기판(40)의 거의 두께 방향으로만의 최단의 경로로 배선되어 있다.
도 9는 클럭 신호 배선(CKL) 내의 배선층(L1)에 있어서의 경로를 도시하는 평면도이다. 참조부호 50은 배선층(L1)에 있어서의 클럭 신호 배선, 참조부호 51은 DDR-SDRAM(4)의 클럭 입력용 디바이스 범프 전극, 참조부호 52는 DDR-SDRAM(5)의 클럭 입력용 디바이스 범프 전극을 의미한다. 참조부호 53은 도 4에 있어서 반전 클럭 신호 배선(34B)과 도중에서 접속하는 배선이다.
도 10은 클럭 신호 배선(CKL) 내의 배선층(L2)에 있어서의 경로를 도시하는 평면도이다. 참조부호 34는 배선층(L2)에 있어서의 클럭 신호 배선이다.
도 11은 클럭 신호 배선(CKL) 내의 배선층(L5)에 있어서의 경로를 도시하는 평면도이다. 참조부호 54는 클럭 신호 배선(34)의 분기점 위치로부터 인출된 배선층(L5)에 있어서의 클럭 신호 배선이다.
도 12는 배선층(L6)에 형성된 클럭 신호 배선(CKL)의 기판 범프 전극(12A, 12B)를 나타낸다. 기판 범프 전극(12A, 12B)은 클럭 신호 배선(54)에 접속되어 있다.
이상과 같이, DDR-SDRAM(4, 5)을 위한 클럭 신호 배선(CKL)은, 차동쌍으로 되어 있고, 이것을 따른 배선의 토폴로지는 도 5와 같이 등길이화되어 있다. 또한, 클럭 배선(CKL)도, 데이터 스트로브 배선, 데이터 마스크 배선과 마찬가지로 SDRAM(4)과 SDRAM(5) 사이의 스페이스를 이용하여 배치되어 있다. 이들의 클럭 신호 배선(CKL)의 대부분은 코어(8)의 상면의 빌드업층(9)을 이용하여 형성되고, 그의 대부분은 접지 플레인이 형성되는 배선층(L3)에 접하는 배선층(L2)을 이용하여 형성되어 있다. 따라서, 클럭 신호 배선(CKL)에 대해서도 저임피던스화, 저 크로스토크 노이즈화가 달성되어 있다.
또한, 도 9의 배선(50)과 같이 데이터계 배선(31, 33)과 크로스하는 개소에서는, 데이터계 배선을 우선적으로 배선층(L2)에 부설하고, 클럭 신호 배선은, 배선층(L1)에서 배선하고 있다. 데이터계 배선은 각각 독립된 신호값을 갖는 고립 배선으로서 동작하기 때문에, 자기 임피던스를 낮게 할 필요가 있다. 이에 대하여, 클럭 신호는, 차동쌍으로서 동작하기 때문에, 차동 임피던스를 작게 하면 되고, 이것은, 접지 플레인과의 거리 관계뿐만 아니라, 차동쌍간의 거리 관계도 조절 할 수 있기 때문에, 자유도가 높아, 접지 플레인으로부터 떨어진 배선층(L1)에 형성해도, 데이터계 배선보다 영향이 적기 때문이다.
기판 범프 전극(12A, 12B)에의 배선(도 5의 C1, C2의 배선)에 대해서는, 양 DDR-SDRAM(4, 5)에의 배선의 분기점 근방에서 분기하여, 코어층(8)을 관통하고, 배선층(L5)의 배선(54)으로 배선되어 있기 때문에, 단배선화에 이바지할 수 있다. 도 7의 평면도에 있어서, 클럭 배선(CKL)의 분기 위치(35, 36)는 내주부 뱅크 전극의 아래쪽으로 배치하기 때문에, 기판 범프 전극(12A, 12B)도 그 근처의 내주부 뱅크 전극에 배치되어 있다.
종단 저항(37)이 접속되는 기판 범프 전극(12A, 12B)은 도 7에 예시되는 바와 같이 실장 기판의 중앙부의 기판 범프 전극에 할당되어 있다. 기판 범프 전극(12A, 12B)에는 종단 저항(37)을 접속하기만 하면 되고, 그 밖의 사이즈가 큰 다른 반도체 디바이스에 접속할 필요가 없기 때문에 아무런 지장은 없다. 요컨대, 마더 보드 상에서 기판 범프 전극(12A, 12B)에 접속하는 배선을 실장 기판(2)의 탑재 에리어의 외측으로 인출할 필요가 없다는 것이다.
?다층 배선 기판에 있어서의 주된 신호 배선의 할당?
도 1에서 설명한 바와 같이 상기 실장 기판(2)은 코어층(8)과 그 표리에 형성된 빌드업층(9, 16)을 갖고, 상기 코어층(8)은 그 표리에 전원 플레인과 접지 플레인을 갖고 있다. 상기 MCU(3) 및 DDR-SDRAM(4, 5)이 실장되는 측의 빌드업층(9)의 배선층(L1, L2)을 이용하여 상기 MCU(3)와 DDR-SDRAM(4, 5)을 접속하는 신호 배선이 형성된다. 상기 분기점(35, 36)을 상기 차동 종단 저항(37)의 접속용 기판 범프 전극(12A, 12B)에 접속하는 신호 배선은, 상기 코어층(8)에 대하여 상기 기판 범프 전극이 형성되는 측의 빌드업층(16)의 배선층(L5, L6)을 이용하여 형성되어 있다. 이에 따라 MCU(3)와 DDR-SDRAM(4, 5)을 접속하는 신호 배선의 라우팅 길이가 짧아져, 신호 배선의 배선 임피던스를 낮추어, 단 배선화에 이바지할 수 있다.
?마더 보드의 전원 플레인 구조를 고려한 전원 단자의 배치?
도 13에는 기판 범프 전극(12)의 주된 기능 할당과 마더 보드의 전원 플레인이 도시된다. 도면에 있어서 흰색 사각형은 1개의 기판 범프 전극을 나타내고 있다. 실제의 기판 범프 전극은 서로 접하고 있지 않은 것은 당연하다. 특히, 검게 칠한 사각 기호는 접지 전원(GND)을 받는 접지 범프 전극(12gnd)을 의미한다. 접지 전위는 예를 들면 0V이다. 검게 칠한 동그라미 기호는 DDR-SDRAM(4, 5)과 MCU(3)의 DDR-SDRAM 인터페이스 회로용의 동작 전원(DDR용 전원)을 받는 DDR용 전원 범프 전극(12ddr)을 의미한다. DDR 전원은 예를 들면 2.5V이다. ×기호는 MCU(3)의 코어용 전원(코어용 전원)을 받는 코어용 전원 범프 전극(12cor)을 의미한다. 코어용 전원은 예를 들면 1.25V이다. 이중 동그라미 기호는 MCU(3)의 코어용 전원 이외의 외부 인터페이스용의 전원(IO용 전원)을 받는 IO 전원 범프 전극(12io)을 의미한다. IO 전원은 예를 들면 3.3V이다. 기판 범프 전극(12) 중 그 밖의 범프 전극은 주로 데이터, 어드레스, 제어 신호로 대표되는 각종 외부 인터페이스용 범프 전극에 할당된다.
전술한 바와 같이, 기판 범프 전극(12)은 주회된 외주부 범프 전극군과, 그것에 둘러싸인 중앙부 범프 전극군으로 분리되어 있다. 상기 코어용 전원 범프 전 극(12cor)은 상기 MCU(3) 근처에 배치되어 있고, 주로 외주부 범프 전극군 중 도 13의 상측의 최내주 부분에 많이 배치되어 있다. 상기 DDR용 전원 범프 전극(12ddr)은 상기 DDR-SDRAM(4, 5) 근처에 배치되어 있고, 주로 외주부 범프 전극군 중 도 13의 하측의 최내주 부분에 많이 배치되어 있다. 상기 IO 전원 범프 전극(12io)은 외부 인터페이스용 범프 전극 및 접지 범프 전극(12gnd)과 함께 외주부 범프 전극군에 분산 배치되어 있다. 어드레스나 데이터 등의 외부 인터페이스용 범프 전극은 다수개로 분산 배치하지 않을 수 없지만, 신호 경로의 기생 인덕턴스를 작게 한다고 하는 관점으로부터 상기 IO 전원 범프 전극(12io)은 외부 인터페이스용 범프 전극 및 접지 범프 전극(12gnd)에 접하도록 배치되어 있다. 이 때, 기판 범프 전극(12)은 주회된 외주부 범프 전극군과, 그것에 둘러싸인 중앙부 범프 전극군으로 분리되어 있기 때문에, 마더 보드 상에서 외부 인터페이스용 범프 전극에 접속하는 신호 배선의 인출을 적게 한다고 하는 관점으로부터, 외부 인터페이스용 범프 전극은 극력 외주부 범프 전극군에 할당하는 것이 득책으로 된다. 따라서, 외부 인터페이스용 범프 전극에 접하여 주위에 분산 배치되는 상기 IO 전원 범프 전극(12io)도 외주부 범프 전극군에 할당되게 된다. 상기 코어용 전원 범프 전극(12cor)과 DDR 전원 범프 전극(12ddr)의 대부분은 외주부 뱅크 전극군의 최내주부에 배치되어 있기 때문에, 마더 보드로부터 반도체 장치(1)의 각 전원 패드에 전원을 공급하기 위해, 마더 보드에 있어서 IO용 전원 플레인을 참조부호 60A와 참조부호 60B로 2분할하여, 코어용 전원 플레인(61)과 DDR용 전원 플레인(62)을 둘러싸도록 형성하면, 코어용 전원 플레인(61)과 DDR용 전원 플레인(62)의 각각으로의 전 원 인출을, 분할한 IO용 전원 플레인(60A, 60B) 사이의 영역을 이용하여 간단히 행할 수 있다. IO용 전원 플레인(60A, 60B)은 IO 전원 범프 전극(12io)에 접속되고, 코어용 전원 플레인(61)은 코어용 전원 범프 전극(12cor)에 접속되고, DDR용 전원 플레인(62)은 DDR 전원 범프 전극(12ddr)에 접속된다.
반도체 장치(1)와 마더 보드(40) 사이에서 신호의 교환을 행하는 것은 IO 전원을 이용하는 외부 인터페이스용 범프 전극이다. 코어용 전원을 필요로 하는 것은 MCU(3)뿐이며, 코어용 전원 범프 전극(12cor)은 MCU(3)의 근방에서 MCU(3)를 포함하는 에리어에 있으면 된다. DDR 전원을 필요로 하는 것은, DDR-SDRAM(4, 5)과 MCU(3)의 DDR 인터페이스 회로 부분뿐이며, DDR-SDRAM은 MCU(3)의 하측에 있고, MCU(3)의 DDR 인터페이스 회로 부분은 DDR-SDRAM(4, 5)측에 있기 때문에, DDR용 범프 전극(12ddr)은 DDR-SDRAM(4, 5) 근처에 있으면 된다. 상기 코어용 전원 범프 전극(12cor)은 반도체 장치(1) 밖의 디바이스와의 신호의 교환과 관계가 없고, 마찬가지로 DDR용 전원으로 동작하는 회로도 반도체 장치 내에서 닫혀져 있기 때문에, 이들 범프 전극(12cor, 12ddr)을 외주부 범프 전극군의 외주에 많이 배치할 필요는 없다. 대부분의 IO 전원 범프 전극(12io)을 범프 전극(12cor, 12ddr)보다도 외측에 배치함으로써, 외부와의 신호 인터페이스용의 범프 전극(외부 인터페이스용 범프 전극)과의 쌍이 취해지기 쉬워져, 전원계의 임피던스를 낮출 수 있게 된다. 실장 기판의 범프 전극 배치를 그와 같이 함으로써, 마더 보드와 같은 시스템 실장 기판의 전원 플레인 분할을 용이화할 수 있어, 시스템 실장 기판의 배선층 수의 저감이 가능하게 되고, 이것에 의해서, 시스템의 코스트를 억제할 수 있게 된다.
?반도체 메모리 디바이스와 반도체 데이터 처리 디바이스에 있어서의 메모리 전원 단자의 개별화?
도 14에는 DDR 전원 범프 전극의 기능 할당이 도시된다. 도 14에 있어서, 검게 칠한 사각 기호는 접지 전원(GND)을 받는 접지 범프 전극(12gnd)을 의미한다. 접지 전위는 예를 들면 0V이다. 검게 칠한 동그라미 기호는 DDR-SDRAM(4, 5)용의 동작 전원(DDR용 DRAM 전원)을 받는 DDR용 DRAM 전원 범프 전극(12ddr_ram)을 의미한다. 흰색 동그라미 기호는 MCU(3)의 DDR-SDRAM 인터페이스용의 동작 전원(DDR용 MCU 전원)을 받는 DDR용 MCU 전원 범프 전극(12ddr_mcu)을 의미한다. DDR용 DRAM 전원 및 DDR용 MCU 전원은 예를 들면 모두 2.5V이다. 흰색 사각형으로 나타내어지는 기판 범프 전극은 그 밖의 기능이 할당된 기판 범프 전극이다.
DDR용 DRAM 전원 범프 전극(12ddr_ram)과 DDR용 MCU 전원 범프 전극(12ddr_mcu)을 나누는 것은, 반도체 장치(1)를 마더 보드에 탑재하기 전에 DDR-SDRAM(4, 5)을 MCU(3)와는 단독으로 테스트할 수 있도록 고려했을 때, 이들 전원을 나누는 것이 확실하기 때문이다. 요컨대, DDR-SDRAM(4, 5)을 단독 테스트할 때, MCU(3)를 스탠바이 상태 혹은 동작 불가능한 상태로 해도 해당 MCU(3)의 DDR 메모리 인터페이스 회로 부분의 출력이 고출력 임피던스 형상으로 되지 않는 구성이더라도 대처할 수 있다. 마더 보드에 실장된 상태에서는 DDR용 DRAM 전원 범프 전극(12ddr_ram)과 DDR용 MCU 전원 범프 전극(12ddr_mcu)은 마더 보드 상에서 공통의 전원 배선 혹은 전원 플레인에 접속된다. 요컨대, 쌍방의 전원 범프 전극(12ddr_ram, 12ddr_ mcu)에는 마더 보드로부터 공통의 전원이 공급된다.
도 15에는 배선층(L4)에 형성된 전원 플레인이 도시된다. 참조부호 70은 DDR용 MCU 전원 범프 전극(12ddr_mcu)에 접속하는 DDR용 전원 플레인, 참조부호 71은 IO 전원 범프 전극(12io)에 접속하는 IO용 전원 플레인, 참조부호 72는 코어용 전원 범프 전극(12cor)에 접속하는 코어용 전원 플레인이다. 코어용 전원 플레인(72)은 굵은 전원 배선으로 위치 결정해도 된다. 특별히 도시는 하지 않지만, 코어용 전원 플레인(72)에 접속하는 전원 플레인이 배선층(L6)에도 형성되어, 양자 모두 전원 플레인으로서 기능된다.
도 16에는 배선층(L5)에 형성된 전원 배선이 도시된다. 참조부호 73은 DDR용 DRAM 전원 범프 전극(12ddr_ram)에 접속하는 DDR-SDRAM용 전원 배선이다. 도 17은 도 16의 배선층(L5)에 중첩되는 위치에서 그 위의 배선층(L4)을 나타낸다. 도 18에는 도 16에 도시되는 배선층(L5)의 패턴과 도 17에 도시되는 배선층(L4)의 패턴을 서로 중첩시킨 패턴이 도시된다. 도 16으로부터 명확한 바와 같이, DDR용 전원 플레인(73)과 DDR용 전원 플레인(70)은 실장 기판(2)의 인접층에서 중첩되는 배치를 갖는다.
도 19에는 MCU(3)로부터 DDR-SDRAM(4)으로 출력되는 신호의 변화에 수반하는 전원계의 귀환 전류 경로가 모식적으로 도시된다. DDR용 DRAM 전원 범프 전극(12ddr_ram)과 DDR용 MCU 전원 범프 전극(12ddr_mcu)이 분리되어 있을 때, MCU(3)와 DDR-SDRAM(4) 사이에서 신호가 충방전되면, 그 충방전 전류 중 전원 배선에 흐르는 귀환 전류의 경로 VDPS1과 VDPS2는 반도체 장치(1) 상에 있어서 DDR용 DRAM 전원 범프 전극(12ddr_ram)과 DDR용 MCU 전원 범프 전극(12ddr_mcu)에 의해 분단되 고, 마더 보드 상의 전원 배선 혹은 전원 플레인 VDPL을 통하여 귀환되어야 하다. 이것이 전원계의 임피던스 증가를 초래하게 되는데, 이것을 극력 억제하기 위해, 도 18로부터도 명확한 바와 같이 상기 DDR용 DRAM 전원 범프 전극(12ddr_ram)이 접속되는 전원 배선(73)과 DDR용 MCU 전원 범프 전극(12ddr_mcu)이 접속되는 전원 플레인(70)을 각각의 배선층에 형성하여 중첩되도록 배치하고 있다. 이에 의해, MCU(3)와 DDR-SDRAM(4) 사이의 신호 입출력에 수반하여 전원 플레인(70)에 흐르는 경로 VDPS2의 전류의 방향과 전원 배선(73)에 흐르는 경로 VDPS1의 전류의 방향은 반대로 되기 때문에, 전원 플레인(70)과 전원 배선(73)을 커플링시킴으로써 전원계의 실효 인덕턴스를 줄일 수 있다.
상기 DDR용 DRAM 전원 범프 전극(12ddr_ram)과 DDR용 MCU 전원 범프 전극(12ddr_mcu)는 서로 인접 배치되어 있다. 이에 의해, 상기 DDR용 DRAM 전원 범프 전극(12ddr_ram)과 DDR용 MCU 전원 범프 전극(12ddr_mcu)을 연결하는 마더 보드 상에서의 전원계 경로를 짧게 할 수 있어, 이 점에 있어서도 전원계의 인덕턴스를 저감할 수 있다.
상기 전원 플레인(70)은, DDR-SDRAM(4, 5)과 MCU(3)를 접속하는 데이터 신호 배선(30, 31), 데이터 스트로브 신호 및 데이터 마스크 신호의 신호 배선(32, 33), 및 클럭 신호 배선(34)에, 실장 기판(2)의 표리 방향에서 중첩되는 배치를 갖는다. 상기 신호 배선(30~34)은 당연 배선층(L3)의 접지 플레인에도 중첩되어 있다. 이에 의해, MCU(3)의 메모리 제어에 필요한 신호 배선(30~34)과, 메모리 제어에 필요한 회로의 전원 플레인(70)이 커플링되게 되어, 메모리 전원 플레인(70)에 있어서 의 실효 인덕턴스를 저감할 수 있다. 특히 DDR-SDRAM(4, 5)의 경우에는 데이터나 스트로브 신호의 동작 주파수가 높기 때문에 실효 인덕턴스의 저감은 오동작 방지의 관점에서 중요하다.
이상과 같이, DRS-DRAM(4, 5)에 대한 단독 테스트의 관점으로부터, 상기 DDR용 DRAM 전원 범프 전극(12ddr_ram)과 DDR용 MCU 전원 범프 전극(12ddr_mcu)을 분리했을 때, MCU(3)를 위한 DDR 전원 플레인(70)을 DDR 제어용의 신호 배선(30~34)과 중첩되는 위치에 배치함으로써, 쌍방이 커플링되고, 이것에 의해서 MCU(3)의 DDR 전원계의 인덕턴스를 저감할 수 있다. 또한, 상기 DDR용 DRAM 전원 범프 전극(12ddr_ram)과 DDR용 MCU 전원 범프 전극(12ddr_mcu)을 인접 배치하여 쌍방을 접속하는 마더 보드 상에서의 전원계 경로를 짧게 할 수 있다. 이 점에 있어서도 전원계의 인덕턴스를 저감할 수 있다. 그리고, DDR 전원 플레인(70)과 DDR 전원 플레인(73)에 흐르는 귀환 전류의 방향이 반대이기 때문에 쌍방의 DDR 전원 플레인을 중첩하도록 배치하는 것에 의해서 커플링시키고 있으므로, MCU(3)와 DDR-SDRAM(4, 5)의 DDR 전원계의 실효 인덕턴스를 줄일 수 있다.
?참조 전위의 신호 품질 향상?
DDSR-SDRAM의 외부 인터페이스에는 통상 SSTL_2(Stub Series Terminated Logic for 2.5V) 인터페이스가 채용된다. SSTL_2에서는 일반적으로 버스로부터의 신호의 분기점(stub)과 메모리 사이에 직렬로 스터브 저항을 삽입하여 전송 선로와 디바이스 출력과의 정합을 취하고, 또한, 종단 전압을 저항으로 종단하여 전송계의 반사를 억제하게 된다. 멀티칩 모듈화된 반도체 장치(1)에 있어서는, 지금까지 설 명한 바와 같이 신호 경로의 단배선화, 저임피던스화에 의해, DDR 인터페이스를 위한 대부분의 신호 배선에 대하여 스터브 저항의 삽입이나 종단 저항의 외부 부착을 행하지 않아도 되도록 했다. SSTL_2에 있어서의 인터페이스 신호의 하이 레벨, 로우 레벨을 검출하는 데 참조 전위를 이용한다. 이것에 대해서는 반도체 장치(1)도 동일하다
MCU(3)의 DDR 인터페이스 회로가 이용하는 참조 전위 Vref, DDR-SDRAM(4)이 이용하는 참조 전위(Vref1), DDR-SDRAM(5)이 이용하는 참조 전위 Vref2는 각각에 고유한 기판 범프 전극(12)으로부터 공급된다. 그러한 기판 범프 전극은 도 20에 예시되는 참조 전위 단자(12vref, 12vref1, 12vref2)로 된다. 상기 참조 전위 단자(12vref, 12vref1, 12vref2)는, 상기 메모리 전원 플레인(70)에 실장 기판(2)의 표리 방향에서 중첩되는 배치를 갖는다. 상기 참조 전위 단자(12vref, 12vref1, 12vref2)를 개별화함으로써 반도체 장치(1) 내부에 있어서의 참조 전위 배선의 인출을 짧게 할 수 있다. 요컨대, MCU(3), DDR-SDRAM(4, 5)의 각각에 참조 전위 단자를 한 쌍 한 쌍 대응시키기 때문에, 대응하는 참조 전위 단자를 대응하는 디바이스의 근방에 배치하는 것이 가능하게 된다고 하는 이유로부터, 참조 전위 배선의 배선 길이를 짧게 할 수 있다는 것이다.
또한, DDR-SDRAM의 사양에서는 상기 참조 전위(Vref, Vref1, Vref2)는 상기 메모리 전원 플레인(70)의 DDR용 전원의 절반의 레벨인 것이 규정되어 있다. 따라서, 상기 참조 전위 단자(12vref, 12vref1, 12vref2)를 상기 메모리 전원 플레인(70)과 커플링시킴으로써 참조 전위(Vref, Vref1, Vref2)는 DDR용 전원에 대하여 레벨이 변동되기 어렵게 된다.
도 20에 도시되는 바와 같이, 참조 전위 단자(12vref)는 대응하는 DDR용 전원 범프 전극(12ddr_mcu)과 접지용 범프 전극(12gnd)에 인접되고, 마찬가지로 참조 전위 단자(12vref1, 12vref2)는 대응하는 DDR용 전원 범프 전극(12ddr_ram)과 접지용 범프 전극(12gnd)에 인접된다. 이에 의해, 참조 전위와 전원과 접지와의 커플링을 얻을 수 있기 때문에, 참조 전위의 원하지 않는 변동을 억제할 수 있다.
도 20에 예시되는 바와 같이, 상기 참조 전위 단자(12vref, 12vref1, 12vref2)는 외주부의 기판 범프 전극군의 최내주에 위치된다. 상술한 바와 같이 외부 인터페이스용 전원 범프 전극(12io)를 접지용 범프 전극(12gnd)과 함께 신호용의 범프 전극과 함께 외주부 범프 전극군에 분산하고, DDR용 전원 범프 전극(12ddr)을 DDR-SDRAM(4, 5) 근처에 배치하는 구성을 전제로 하면, 상기 참조 전위와 전원과 접지와의 커플링이 얻기 쉬워진다.
도 21에는 마더 보드 상에 배치된 참조 전위(Vref, Vref2)의 형성 회로를 도시하고, 도 22에는 마더 보드 상에 배치된 참조 전위(Vref1)의 형성 회로를 도시한다. 상기 DDR용 DRAM 전원과 DDR용 MCU 전원은 동일 전압(예를 들면 2.5V이고)이고, 마더 보드의 DDR용 전원 플레인으로부터 공통으로 공급된다. 도 21, 도 22에 있어서 VCCQ-DDR은 마더 보드의 DDR용 전원 플레인의 전압(예를 들면 2.5V)이다. 참조 전위 형성 회로(80, 81)는 접지 전위(VSS)에 대하여 DDR용 전원 전압 VCCQ-DDR을 저항(R1, R1)을 이용하여 1/2의 레벨로 분압하는 저항 분압 회로를 구비한다. C1, C1은 고주파 노이즈를 컷트하는 컨덴서이다. 참조 전위 형성 회로(80)는 참조 전위(Vref, Vref2)를 함께 형성한다. 참조 전위 단자(12vref와 12vref2)를 비교적 근처에 배치했기 때문이다. 참조 전위 형성 회로(81)는 참조 전위(Vref1)의 형성에 전용화된다.
?DLL 회로에서의 전원 노이즈 억제?
도 23에는 DLL 회로를 위한 전원 단자의 배치가 예시된다. 도 23은 반도체 장치의 일부를 위에서부터 투과한 모습을 도시하고 있다. 도 23에 있어서 작은 둥근 도형은 디바이스 범프 전극(10)을 나타내고, 큰 둥근 도형은 기판 범프 전극(12)을 나타낸다. 상기 MCU(3)의 클럭 발생 회로는 예를 들면 DLL 회로(90)를 구비한다. MCU(3)는 그 디바이스 범프 전극(10)으로서 상기 DLL 회로 전용의 DLL용 디바이스 전원 범프 전극(10dllvcc)과 DLL용 디바이스 접지 범프 전극(10dllgnd)를 갖는다. 상기 실장 기판(2)은 기판 범프 전극(12)으로서, 상기 DLL 회로 전용의 DLL용 기판 전원 범프 전극(12dllvcc)과 DLL용 기판 접지 범프 전극(12dllgnd)를 갖는다.
상기 실장 기판(2)의 표리 방향에 수직인 평면 내에 있어서, 상기 DLL용 디바이스 전원 범프 전극(10dllvcc)의 근방에 상기 DLL용 기판 전원 범프 전극(12dllvcc)이 위치하고, 상기 DLL용 디바이스 접지 범프 전극(10dllgnd)의 근방에 상기 DLL용 기판 접지 범프 전극(12dllgnd)이 위치한다. 상기로부터, 반도체 장치(1) 내에 있어서의 DLL 회로(90) 전용의 전원계 배선 및 접지계 배선을 최단으로 할 수 있게 된다. 전용의 전원 단자(12dllvcc, 10dl1vcc)로부터 상기 DLL 회로(90)에 유입된 전류는 그 전용의 접지 단자(10dllgnd, 12dllgnd)로 되돌아 오기 때 문에, 상기한 바와 같이 전원계 배선 및 접지계 배선이 최단으로 되면, 상기 DLL 회로(90) 전용의 전원 배선과 접지 배선을 경유하는 루프의 면적이 작아져, 상기 DLL 회로(90) 전용의 전원계에는 노이즈가 들어가기 어렵게 된다. 전원 노이즈에 의해서 그 회로 특성에 영향을 받기 쉬운 상기 DLL 회로(90)의 오동작의 우려를 미연에 방지할 수 있다.
또한, 실장 기판(2)의 전원 범프 전극(12dllvcc)과 접지 범프 전극(12dllgnd)을 인접시키고 있다. 이것은, MCU(3)의 전원 범프 전극(10dllvcc)과 접지 범프 전극(10dllgnd)을 인접시키는 것과 등가이다. 이에 의해, 상기 DLL 회로(90) 전용의 전원 배선과 접지 배선의 쌍을 인접시켜 형성하는 것이 용이하게 되어, 크로스토크 노이즈에 대한 내성도 향상한다.
?테스트용 기판 단자의 배치?
도 24에는 실장 기판(2) 상의 DDR-SDRAM(4, 5)와 MCU(3)의 주된 디바이스 범프 전극의 배치가 예시된다. 도시한 내용은 도 2의 배치에 대응된다. 이중 동그라미 기호는 클럭 단자(CK, /CK)에 대응된다. 흑색 동그라미 기호는 DDR-SDRAM(4)의 DQ, UDQS, LDGS, UDM, LDM의 데이터계 단자에 대응된다. 흰색 동그라미 기호는 DDR-SDRAM(5)의 DQ, UDQS, LDGS, UDM, LDM의 데이터계 단자에 대응된다. 검게 칠한 삼각 기호는 DDR-SDRAM(4, 5)의 좌측에 배치된 어드레스 커맨드(A/C)계 단자인 어드레스 및 CKE 단자에 대응된다. 흰색으로 칠한 삼각 기호는 DDR-SDRAM(4, 5)의 우측에 배치된 A/C 단자인 /RAS 등의 커맨드 및 어드레스 단자에 대응된다. 11cke는 DDR-SDRAM(4, 5)에 있어서의 클럭 인에이블 단자, 10cke는 MCU(3)에 있어서의 클럭 인에이블 신호의 출력 단자이다.
도 25에는 기판 범프 전극(12)에 대한 DDR-SDRAM의 테스트용 단자의 할당이 예시된다. MCU(3)와 DDR-SDRAM(4, 5)의 실동작에 필요한 기본적인 접속 형태는 도 2 등에 기초하여 설명한 바와 같다. 참조부호 100 내지 참조부호 105로 나타내어지는 영역의 단자가 DDR-SDRAM의 테스트용 단자이다. 이중 동그라미 등의 기호의 의미는 도 24에 대응된다. 영역(102~104)에 포함되는 이중 동그라미 기호로 표시되는 CK, /CK 및 삼각 기호의 C/A계 단자는 DDR-SDRAM(4, 5)의 쌍방의 대응 단자에 공통 접속된다. 영역(101, 101)에 포함되는 동그라미 기호의 데이터계 단자는 DDR-SDRAM(4, 5)의 대응 단자에 개별로 접속된다. 상기 영역(100~105)의 테스트용 단자는 상기 범프 전극(12) 중 상기 중앙부 기판 범프 전극군(12)의 일부의 기판 범프 전극과 상기 외주부 기판 범프 전극군의 내주측의 일부의 기판 범프 전극에 할당되어 있다. 마더 보드 상의 배선 패턴은 반도체 장치(1)의 기판 범프 전극(12)의 배열에 맞추어 형성된다. 따라서, 실장 기판(2)의 중앙부에 배치된 기판 범프 전극에 접속되는 마더 보드 상의 배선 패턴은, 실장 기판(2)의 외주부측에 배치된 기판 범프 전극에 접속되는 마더 보드 상의 배선 패턴을 피하여 연장시켜야 한다. 이에 의해, 테스트 전용 단자를 실장 기판(2)의 중앙부측에 할당하는 것에 의해, 반도체 장치의 기판 범프 전극에 접속하는 마더 보드 상의 배선 구조를 간소화하는 데 이바지할 수 있다.
특히, 테스트용의 기판 범프 전극의 배치는 해당 단자에 도달하는 배선이 짧아지도록, 그리고 테스트용 단자가 기판 범프 전극의 중앙부에 모이도록 고려되어 있다. 즉, 도 24의 검게 칠한 삼각 기호의 A/C계 단자는 실동작을 위해 DDR-SDRAM(4)과 DDR-SDRAM(5) 사이에서 공통 접속되는 단자이다. 이 때, DDR-SDRAM(4)측의 영역(113)의 단자를 도 25의 영역(103)의 기판 범프 전극에 접속하여 테스트 전용 단자로 하고 있다. 도 24와 도 25를 표리에 중첩해 보면 명확히 알 수 있는 바와 같이, 영역(113)과 영역(103)은 대략 상하로 중첩되는 배치를 갖고 있다. 마찬가지로, 도 24의 흰색으로 칠한 삼각 기호의 A/C계 단자도 실동작을 위해 DDR-SDRAM(4)과 DDR-SDRAM(5) 사이에서 공통 접속되는 단자로서, 그것에 대해서는 DDR-SDRAM(4)측의 영역(112)의 단자를 도 25의 영역(102)의 기판 범프 전극에 접속하여 테스트 전용 단자로 하고 있다. 영역(112)과 영역(102)은 대략 상하에서 인접하고 있다. DDR-SDRAM(4)측의 영역(110)의 단자는 도 25의 영역(100)의 기판 범프 전극에 접속하여 테스트 전용 단자로 하고 있다. DDR-SDRAM(5)측의 영역(111)의 단자는 도 25의 영역(101)의 기판 범프 전극에 접속하여 테스트 전용 단자로 하고 있다.
이와 같이 해서 테스트용의 기판 범프 전극에 도달하는 배선이 짧아진다. 따라서, 배선 층간에서의 배선의 이동이 감소하고, 또한 각 배선 그룹 사이의 크로스가 감소하기 때문에, 실장 기판 상에 있어서의 테스트 단자에 도달하는 배선 설계가 용이하게 된다.
?클럭 인에이블 신호용의 디바이스 단자의 개별화?
도 24에 도시되는 바와 같이 상기 DDR-SDRAM(4, 5)는 디바이스 범프 전극(11)의 하나로서 상기 클럭 입력 단자(CK, /CK)에 입력되는 신호의 유효성을 나타 내기 위한 클럭 인에이블 신호의 입력 단자(11cke)를 갖는다. 상기 MCU(3)는 디바이스 범프 전극(10)의 하나로서, 상기 클럭 인에이블 신호를 출력하기 위한 출력 단자(10cke)를 갖는다. 도 25에 도시되는 바와 같이, 상기 기판 범프 전극(12)의 하나로서, 상기 클럭 인에이블 신호의 입력 단자(11cke)에 접속하는 테스트 단자(12ckei)와 상기 클럭 인에이블 신호의 출력 단자(10cke)에 접속하는 테스트 단자(12ckeo)를 각각 갖는다. 이에 의해, 마더 보드에 실장하기 전에 반도체 장치(1)를 디바이스 테스트할 때, 테스트 단자(12cke)에 클럭 인에이블 신호를 공급함으로써 MCU(3)를 전혀 동작시키지 않고 DDR-SDRAM(4, 5)의 디바이스 테스트를 행할 수 있다. 테스트 시에 단자(12ckei)에의 클럭 인에이블 신호를 디스에이블 레벨로 하는 것에 의해, DDR-SDRAM(4, 5)을 임의로 스탠바이 상태 혹은 동작 불가능한 상태로 하여, MCU(3)의 단독 테스트가 가능하게 된다.
상기 테스트 단자(12ckei)와 테스트 단자(12ckeo)를 인접 배치해 두는 것에 의해, 테스팅을 위해 분리한 쌍방의 단자를 실동작을 위해 마더 보드 상에서 접속하는 것이 용이하게 된다.
이상 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니고, 그 요지를 일탈하지 않은 범위에서 여러 가지로 변경 가능한 것은 물론이다.
예를 들면, DDR-SDRAM의 병렬 데이터 입출력 비트수는 ×8, ×4이어도 된다. SDRAM은 또 DDR의 배의 클럭 스피드로 데이터 입출력을 행하는 회로 형식을 갖추는 것이어도 된다. 반도체 메모리 디바이스는 SDRAM에 한정되지 않고, 싱크로너스 SRAM이어도 된다. 반도체 데이터 처리 디바이스는 마이크로컴퓨터에 한정되지 않고, 그래픽 컨트롤러, 부호화?복합 처리를 행하는 컨트롤러 등이어도 된다. DLL 회로 대신에 PLL 회로를 이용해도 된다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, 실장 기판에 복수의 반도체 디바이스를 탑재한 반도체 장치에 있어서의 신호 품질을 향상시킬 수 있다.
또한, 실장 기판에 복수의 반도체 디바이스를 탑재한 반도체 장치에 있어서 배선 임피던스를 낮추고, 또한, 단배선화할 수 있다.
또한, 실장 기판에 복수의 반도체 디바이스를 탑재한 반도체 장치에 있어서 송신단 종단을 위한 저항의 탑재와 수신단 종단을 위한 종단 전위의 인가의 쌍방을 피하여 신호 품질을 향상시킬 수 있게 된다.

Claims (30)

  1. 실장 기판의 한쪽의 면에 복수의 반도체 디바이스가 탑재된 반도체 장치로서,
    상기 실장 기판은, 다른쪽의 면에 형성된 복수의 기판 단자와 배선층을 갖고,
    상기 반도체 디바이스는 상기 실장 기판의 배선층에 접속되는 복수의 디바이스 단자를 갖고,
    상기 복수의 반도체 디바이스로서, 클럭 신호에 동기 동작되는 복수개의 반도체 메모리 디바이스와, 상기 복수개의 반도체 메모리 디바이스를 액세스 제어하는 반도체 데이터 처리 디바이스를 갖고,
    상기 반도체 메모리 디바이스는, 상기 디바이스 단자로서 데이터 입출력 단자, 데이터 스트로브 단자, 어드레스 입력 단자 및 클럭 입력 단자를 갖고,
    상기 실장 기판 상에서 상기 반도체 메모리 디바이스는, 상기 데이터 입출력 단자 및 상기 데이터 스트로브 단자 쪽이 상기 어드레스 입력 단자보다도 상기 반도체 데이터 처리 디바이스 근처로 되도록 배치되고,
    상기 실장 기판의 배선층은, 실장된 복수개의 반도체 메모리 디바이스 사이의 영역을 이용하여 형성한 스트로브 신호 배선을 갖고,
    상기 스트로브 신호 배선은 상기 복수의 반도체 메모리 디바이스의 데이터 스트로브 단자를 상기 반도체 데이터 처리 디바이스의 대응 단자에 접속하기 위한 배선이고,
    상기 실장 기판의 배선층은, 실장된 복수개의 반도체 메모리 디바이스 사이의 영역을 이용하여 형성한 클럭 신호 배선을 갖고,
    상기 클럭 신호 배선은, 상기 복수의 반도체 메모리 디바이스의 클럭 단자를 상기 반도체 데이터 처리 디바이스의 대응 단자에 접속하기 위한 배선이고,
    상기 클럭 신호 배선은 상기 반도체 데이터 처리 디바이스를 기점으로 도중에 분기를 갖고 각각의 반도체 메모리 디바이스에 이르는 등길이화 경로를 형성하고,
    상기 클럭 신호 배선은 차동쌍에 의해서 구성되고,
    상기 기판 단자로서 상기 클럭 신호 배선의 분기점에 접속하는 차동 종단 저항 접속용의 한쌍의 기판 단자를 갖고,
    상기 실장 기판은 코어층과 그 표리에 형성된 빌드업층을 갖고,
    상기 코어층의 표리에 전원 플레인과 접지 플레인을 갖고,
    상기 코어층에 대하여 상기 반도체 디바이스가 실장되는 측의 빌드업층의 배선층을 이용하여 상기 반도체 메모리 디바이스와 반도체 데이터 처리 디바이스를 접속하는 신호 배선이 형성되고,
    상기 코어층에 대하여 상기 기판 단자가 형성되는 측의 빌드업층의 배선층을 이용하여 상기 분기점을 상기 차동 종단 저항 접속용의 기판 단자에 접속하는 신호 배선이 형성된 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 메모리 디바이스는 JEDEC 표준의 단자 배열을 갖는 패키지에 더블 데이터 레이트의 싱크로너스 DRAM 칩이 수납된 구조를 갖고,
    상기 반도체 데이터 처리 디바이스는 칩 사이즈 패키지에 마이크로컴퓨터 칩이 수납된 구조를 갖는 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 복수의 반도체 메모리 디바이스의 데이터 입출력 단자를 상기 반도체 데이터 처리 디바이스의 대응 단자에 접속하기 위한 데이터 신호 배선을 갖고,
    스트로브 신호 배선은 상기 데이터 신호 배선으로부터 분리해서 배치되어 있는 반도체 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 클럭 신호 배선은 상기 데이터 신호 배선 및 스트로브 신호 배선과 분리해서 배치되어 있는 반도체 장치.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 차동 종단 저항 접속용의 한쌍의 기판 단자는 상호 인접하는 반도체 장치.
  10. 삭제
  11. 실장 기판의 한쪽의 면에 복수의 반도체 디바이스가 탑재된 반도체 장치로서,
    상기 실장 기판은, 다른쪽의 면에 형성된 복수의 기판 단자와 배선층을 갖고,
    상기 반도체 디바이스는 상기 실장 기판의 배선층에 접속되는 복수의 디바이스 단자를 갖고,
    상기 복수의 반도체 디바이스로서, 클럭 신호에 동기 동작되는 복수개의 반도체 메모리 디바이스와, 상기 복수개의 반도체 메모리 디바이스를 액세스 제어하는 반도체 데이터 처리 디바이스를 갖고,
    상기 반도체 메모리 디바이스는, 상기 디바이스 단자로서 데이터 입출력 단자, 데이터 스트로브 단자, 어드레스 입력 단자 및 클럭 입력 단자를 갖고,
    상기 실장 기판 상에서 상기 반도체 메모리 디바이스는, 상기 데이터 입출력 단자 및 상기 데이터 스트로브 단자 쪽이 상기 어드레스 입력 단자보다도 상기 반도체 데이터 처리 디바이스 근처로 되도록 배치되고,
    상기 기판 단자로서, 상기 반도체 데이터 처리 디바이스에 코어 회로용 전원을 공급하는 코어용 전원 단자와, 상기 반도체 데이터 처리 디바이스에 외부 인터페이스용 전원을 공급하는 인터페이스용 전원 단자와, 상기 반도체 데이터 처리 디바이스 및 상기 반도체 메모리 디바이스에 메모리 전원을 공급하는 메모리 전원 단자와, 접지 단자를 갖고,
    상기 코어용 전원 단자는 상기 메모리 전원 단자보다도 상기 반도체 데이터 처리 디바이스 근처에 배치되고,
    상기 메모리 전원 단자는 상기 코어용 전원 단자보다도 상기 반도체 메모리 디바이스 근처에 배치되고,
    상기 인터페이스용 전원 단자는 신호 단자 및 접지 단자와 함께 실장 기판의 주위에 분산되고,
    상기 메모리 전원 단자로서, 상기 반도체 메모리 디바이스의 메모리 동작에 이용하는 제1 메모리 전원을 상기 반도체 메모리 디바이스에 공급하는 제1 메모리 전원 단자와, 상기 반도체 메모리 디바이스에 대한 인터페이스 제어에 이용하는 제2 메모리 전원을 상기 반도체 데이터 처리 디바이스에 공급하는 제2 메모리 전원 단자를 각각 갖고,
    상기 실장 기판은, 상기 제1 메모리 전원 단자에 접속하는 제1 메모리 전원 플레인과, 상기 제2 메모리 전원 단자에 접속하는 제2 메모리 전원 플레인을 각각 갖고,
    상기 제1 메모리 전원 플레인과 상기 제2 메모리 전원 플레인은 상호 다른 층의 배선층에 형성되어, 실장 기판의 표리 방향에서 중첩되는 배치를 갖고,
    상기 제2 메모리 전원 플레인은, 상기 반도체 메모리 디바이스의 데이터 입출력 단자, 데이터 스트로브 단자 및 클럭 입력 단자와 상기 반도체 처리 디바이스의 이들 단자에 대응하는 디바이스 단자를 접속하기 위한 신호 배선에, 실장 기판의 표리 방향에서 중첩되는 배치를 갖고,
    상기 실장 기판은 코어층과 그 표리에 형성된 빌드업층을 갖고,
    상기 코어층에 대하여 상기 반도체 디바이스가 실장되는 측의 빌드업층의 배선층을 이용하여 상기 반도체 메모리 디바이스와 반도체 데이터 처리 디바이스를 접속하는 신호 배선이 형성되고,
    상기 코어층은 그 표리에 전원 플레인과 접지 플레인을 갖고,
    상기 제2 메모리 전원 플레인은 상기 전원 플레인의 형성층의 일부에 형성되고,
    상기 제1 메모리 전원 플레인은 상기 전원 플레인의 형성층의 표리 방향으로 서로 이웃하는 빌드업층의 배선층을 이용하여 형성되어 있는 반도체 장치.
  12. 삭제
  13. 삭제
  14. 제11항에 있어서,
    상기 제1 메모리 전원 단자와 제2 메모리 전원 단자는 상호 인접 배치되어 있는 반도체 장치.
  15. 삭제
  16. 삭제
  17. 실장 기판의 한쪽의 면에 복수의 반도체 디바이스가 탑재된 반도체 장치로서,
    상기 실장 기판은, 다른쪽의 면에 형성된 복수의 기판 단자와 배선층을 갖고,
    상기 반도체 디바이스는 상기 실장 기판의 배선층에 접속되는 복수의 디바이스 단자를 갖고,
    상기 복수의 반도체 디바이스로서, 클럭 신호에 동기 동작되는 복수개의 반도체 메모리 디바이스와, 상기 복수개의 반도체 메모리 디바이스를 액세스 제어하는 반도체 데이터 처리 디바이스를 갖고,
    상기 반도체 메모리 디바이스는, 상기 디바이스 단자로서 데이터 입출력 단자, 데이터 스트로브 단자, 어드레스 입력 단자 및 클럭 입력 단자를 갖고,
    상기 실장 기판 상에서 상기 반도체 메모리 디바이스는, 상기 데이터 입출력 단자 및 상기 데이터 스트로브 단자 쪽이 상기 어드레스 입력 단자보다도 상기 반도체 데이터 처리 디바이스 근처로 되도록 배치되고,
    상기 기판 단자로서, 상기 반도체 데이터 처리 디바이스에 코어 회로용 전원을 공급하는 코어용 전원 단자와, 상기 반도체 데이터 처리 디바이스에 외부 인터페이스용 전원을 공급하는 인터페이스용 전원 단자와, 상기 반도체 데이터 처리 디바이스 및 상기 반도체 메모리 디바이스에 메모리 전원을 공급하는 메모리 전원 단자와, 접지 단자를 갖고,
    상기 코어용 전원 단자는 상기 메모리 전원 단자보다도 상기 반도체 데이터 처리 디바이스 근처에 배치되고,
    상기 메모리 전원 단자는 상기 코어용 전원 단자보다도 상기 반도체 메모리 디바이스 근처에 배치되고,
    상기 인터페이스용 전원 단자는 신호 단자 및 접지 단자와 함께 실장 기판의 주위에 분산되고,
    상기 기판 단자로서, 상기 반도체 메모리 디바이스에 참조 전위를 공급하기 위한 제1 참조 전위 단자와, 상기 반도체 데이터 처리 디바이스에 참조 전위를 공급하기 위한 제2 참조 전위 단자를 갖고,
    상기 실장 기판은 상기 메모리 전원 단자에 접속하는 메모리 전원 플레인을 갖고,
    상기 제1 참조 전위 단자 및 제2 참조 전위 단자는, 상기 메모리 전원 플레인에 실장 기판의 표리 방향에서 중첩되는 배치를 갖고,
    상기 제1 참조 전위 단자 및 제2 참조 전위 단자는 메모리 전원 단자 및 접지 단자에 인접 배치되고,
    상기 기판 단자는 복수열을 동심 형상으로 주회시킨 배치를 갖고,
    상기 제1 참조 전위 단자 및 제2 참조 전위 단자는 주회 배치된 기판 단자 배열의 최내주에 위치되는 반도체 장치.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제17항에 있어서,
    상기 실장 기판은 전원용 기판 단자와 접지용 기판 단자를 갖고, 상기 전원용 기판 단자와 상기 접지용 기판 단자는 상호 인접되어 있는 반도체 장치.
  22. 제1항에 있어서,
    상기 기판 단자는, 복수열을 동심 형상으로 주회시킨 주회 단자군과, 상기 주회 단자군에 둘러싸인 중앙 단자군을 갖고,
    상기 중앙 단자군의 일부와 상기 주회 단자군의 내주부측 단자의 일부에는, 상기 반도체 메모리 디바이스의 디바이스 단자에 접속하는 테스트 전용 단자가 할당되어 있는 반도체 장치.
  23. 제22항에 있어서,
    상기 반도체 메모리 디바이스의 디바이스 단자로서, 상기 클럭 입력 단자에 입력되는 신호의 유효성을 나타내기 위한 클럭 인에이블 신호의 입력 단자를 갖고,
    상기 반도체 데이터 처리 디바이스의 디바이스 단자로서, 상기 클럭 인에이블 신호를 출력하기 위한 출력 단자를 갖고,
    상기 기판 단자로서, 상기 클럭 인에이블 신호의 입력 단자에 접속하는 단자와 상기 클럭 인에이블 신호의 출력 단자에 접속하는 단자를 각각 갖는 반도체 장치.
  24. 제23항에 있어서,
    상기 클럭 인에이블 신호의 입력 단자에 접속하는 기판 단자와 상기 클럭 인에이블 신호의 출력 단자에 접속하는 기판 단자가 인접 배치되어 있는 반도체 장치.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 상면, 및 상기 상면과는 반대측의 하면을 갖는 실장 기판과,
    복수의 제1 디바이스 단자를 갖고, 또한 클럭 신호에 동기 동작되고, 또한 상기 실장 기판의 상기 상면에 탑재된 제1 반도체 메모리 디바이스와,
    복수의 제2 디바이스 단자를 갖고, 또한 상기 클럭 신호에 동기 동작되고, 또한 상기 실장 기판의 상기 상면에서 상기 제1 반도체 메모리 디바이스의 옆에 탑재된 제2 반도체 메모리 디바이스와,
    복수의 인터페이스용 단자를 갖고, 또한 상기 제1 및 제2 반도체 메모리 디바이스를 액세스 제어하고, 또한 상기 실장 기판의 상기 상면에서 상기 제1 및 제2 반도체 메모리 디바이스의 옆에 탑재된 반도체 데이터 처리 디바이스를 포함하고,
    상기 복수의 제1 디바이스 단자는, 제1 데이터 입출력 단자와, 제1 데이터 스트로브 단자와, 제1 어드레스 단자와, 제1 클럭 단자를 갖고,
    상기 복수의 제2 디바이스 단자는, 제2 데이터 입출력 단자와, 제2 데이터 스트로브 단자와, 제2 어드레스 단자와, 제2 클럭 단자를 갖고,
    상기 복수의 인터페이스용 단자는, 복수의 제3 데이터 입출력 단자와, 복수의 제3 데이터 스트로브 단자와, 제3 어드레스 단자와, 제3 클럭 단자를 갖고,
    상기 복수의 제3 데이터 입출력 단자는, 복수의 데이터 신호 배선을 통하여 상기 제1 및 제2 데이터 입출력 단자와 각각 전기적으로 접속되어 있고,
    상기 복수의 제3 데이터 스트로브 단자는, 복수의 데이터 스트로브 신호 배선을 통하여 상기 제1 및 제2 데이터 스트로브 단자와 각각 전기적으로 접속되어 있고,
    상기 제1 반도체 메모리 디바이스의 평면 형상은, 제1 변과, 상기 제1 변과 대향하는 제2 변을 갖는 사변형으로 이루어지고,
    상기 제1 데이터 입출력 단자 및 상기 제1 데이터 스트로브 단자는, 상기 제1 어드레스 단자보다도 상기 제1 반도체 메모리 디바이스의 상기 제1 변 근처에 배치되고,
    상기 제2 반도체 메모리 디바이스의 평면 형상은, 제3 변과, 상기 제3 변과 대향하는 제4 변을 갖는 사변형으로 이루어지고,
    상기 제2 데이터 입출력 단자 및 상기 제2 데이터 스트로브 단자는, 상기 제2 어드레스 단자보다도 상기 제2 반도체 메모리 디바이스의 상기 제3 변 근처에 배치되고,
    상기 반도체 데이터 처리 디바이스의 평면 형상은, 제5 변과, 상기 제5 변과 대향하는 제6 변을 갖는 사변형으로 이루어지고,
    상기 복수의 제3 데이터 입출력 단자 및 상기 복수의 제3 데이터 스트로브 단자는, 상기 반도체 데이터 처리 디바이스의 상기 제6 변보다도 상기 제5 변 근처에 위치하는 제1 영역에 배치되고,
    상기 반도체 데이터 처리 디바이스는, 상기 반도체 데이터 처리 디바이스의 상기 제5 변이 상기 제1 및 제2 반도체 메모리 디바이스의 상기 제1 변 및 제3 변의 각각과 대향하도록, 상기 실장 기판의 상기 상면에 탑재되어 있는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서,
    상기 실장 기판은, 복수의 배선층을 갖는 다층 배선 기판이고,
    상기 복수의 배선층 중 최상의 배선층은, 상기 복수의 데이터 신호 배선과, 상기 복수의 데이터 스트로브 신호 배선과, 클럭 신호 배선을 갖고,
    상기 제3 클럭 단자는, 상기 클럭 신호 배선을 통하여 상기 제1 및 제2 클럭 단자와 각각 전기적으로 접속되어 있고,
    상기 반도체 데이터 처리 디바이스는, 상기 제5 변과 직교하는 제7 변을 더 갖고,
    상기 제3 클럭 단자는, 상기 제6 변보다도 상기 제7 변 근처의 제2 영역에 배치되고,
    상기 클럭 신호 배선은, 상기 복수의 배선층 중 내부의 배선층을 경유하여 평면에서 볼 때의 상기 제1 및 제2 반도체 메모리 디바이스 사이에 당겨 둘러쳐지고(引回),
    상기 클럭 배선은, 상기 제1 및 제2 반도체 메모리 디바이스 사이에서, 상기 제1 클럭 단자와 연결되는 제1 부분과, 상기 제2 클럭 단자와 연결되는 제2 부분으로 분기되어 있는 것을 특징으로 하는 반도체 장치.
  30. 제29항에 있어서,
    상기 제3 어드레스 단자는, 상기 제2 영역에 배치되고,
    상기 제3 어드레스 단자는, 어드레스 배선을 통하여 상기 제1 및 제2 어드레스 단자와 각각 전기적으로 접속되고,
    상기 어드레스 배선은, 평면에서 볼 때, 상기 제1 및 제2 반도체 메모리 디바이스 중 한쪽의 반도체 메모리 디바이스의 방향으로 우회하고 나서 쌍방의 반도체 메모리 디바이스를 횡단하도록 당겨 둘러쳐져 있는 것을 특징으로 하는 반도체 장치.
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