CN109887529A - 一种共享电阻器的多芯片计算机存储设备 - Google Patents

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濮必得
殷和国
赵修金
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Abstract

本发明提供了一种共享电阻器的多芯片计算机存储设备，包括：一个以上的同步动态随机存取存储器芯片，以及用于安装存储器芯片的封装，所述存储器芯片具有用于向存储器芯片和从存储器芯片传导电信号的互联端子，所述封装具有至少一个ZQ外部连接器和至少一个JEDEC定义的外部CS信号；其中，至少两个同步动态随机存取存储器芯片同时处于激活状态，并且其中至少两个同时处于激活状态的存储器芯片共享相互的CS信号以及相互的ZQ信号；所述ZQ信号连接到外部精密电阻器RP。本发明解决了在多个芯片同时激活时，共享电阻器阻值过大导致速度以及信号完整性受影响的问题，实现多存储器芯片设计方案下的电阻器阻值优化，提高信号完整性以及信号传输速度。

Description

一种共享电阻器的多芯片计算机存储设备
技术领域
本发明涉及计算机存储器技术领域，特别是一种共享电阻器的多芯片计算机存储设备。
背景技术
DRAM和闪存技术技术已经有多年的历史，随着时间变化，基础工艺基本保持不变，例如快速页面模式(FPM)、扩展数据输出(EDO)、同步DRAM(SDRAM)、双数据速率1-4(DDR1、DDR2、DDR3、DDR4)等。
图1中显示了DRAM的基本架构，对外部提供的行地址进行解码并导致激活字线WL，例如连接到8192个单个存储单元的门，并开始传感过程，用于放大存储在传感放大器SA中的8192个单个存储单元的弱信号。在行地址之后，列地址将通过相同的外部地址线被按顺序提供。所述列地址通过列地址解码器提供，所述列地址解码器为字线WL的子集，例如8192个所选位的子集。在示例中，1：128解码选择8192个感测位中的64个，以转发给次级传感放大器。在当今最先进的DRAM技术通常执行所谓的预取，即内部访问的数据比转发到外部引脚的数据多。在显示的示例中，64位由定序器预取并顺序转发到外部I/O驱动器。
由于信号以越来越高的速度执行，在DDR3一代，I/O驱动器强度的校准由计算机主板执行，通过ZQ引脚和240欧姆的外部高精度电阻器根据JEDEC标准来实现。图2显示了ZQ校准的基本原理。240欧姆的高精度外部电阻器连接到ZQ引脚，同时，输出驱动器连接到ZQ和内部校准系统。在上拉期间，如果内部驱动电阻是240欧姆，则ZQ处的检测电压将是VDD/2，即两个电阻形成分压器。校准电路在ZQ检测电压电势，并通过与上拉驱动器并行打开或关闭附加晶体管来调整驱动器强度，直至达到240欧姆的内部电阻。这样，输出电阻可以独立于温度或电压连续校准。
在多个芯片配置中出现问题时，两个芯片同时激活，即单个CS和单个ZQ信号可用，图3中显示了一个标准的FBGA 78组件，其中上方两个DRAM芯片连接在一个衬底材料上，通过引线缝合，并通过基板底部的信号线连接到外部封装球。
另外，其他配置也是可能的，例如两个芯片都对着基板，或者多个芯片并排或彼此上方放置。四个或八个存储器芯片可能在这样的封装中以实现更高的存储密度组件。如果这样的设备充当单模模具，那这几个芯片将同时被激活，对同时激活的模具使用单个CS和ZQ信号，在这种情况下，两个或两个以上同时工作的有源模具必须共用一个外部240欧姆电阻器，并且校准将不再按预期工作。
现在，两个或更多个输出驱动器同时工作，即输出有效的并行工作，减少其相互输出电阻。上述检测电路不能再检测VDD/2，并且认为相关联的输出驱动器太强，有效地试图将输出驱动器电阻增加到480欧姆或者通过设计可能达到的最大可微调值，而这将导致输出驱动器影响速度以及信号完整性。
发明内容
本发明的目的是提供一种共享电阻器的多芯片计算机存储设备，旨在解决现有技术中在多个芯片同时激活时，共享电阻器阻值过大导致速度以及信号完整性受影响的问题，实现多存储器芯片设计方案下的电阻器阻值优化，提高信号完整性以及信号传输速度。
为达到上述技术目的，本发明提供了一种共享电阻器的多芯片计算机存储设备，所述存储设备包括：
一个以上的同步动态随机存取存储器芯片，以及用于安装存储器芯片的封装，所述存储器芯片具有用于向存储器芯片和从存储器芯片传导电信号的互联端子，所述封装具有至少一个ZQ外部连接器和至少一个JEDEC定义的外部CS信号；
其中，至少两个同步动态随机存取存储器芯片同时处于激活状态，并且其中至少两个同时处于激活状态的存储器芯片共享相互的CS信号以及相互的ZQ信号；所述ZQ信号连接到外部精密电阻器RP。
优选地，所述外部精密电阻器RP的值至少低于JEDEC标准240欧姆所需的值的10％。
优选地，所述外部精密电阻器RP的值是JEDEC标准240欧姆+/-20％所需值的一半。
优选地，至少两个同步动态随机存取存储器芯片同时处于激活状态，并且其中至少两个同时处于激活状态的存储器芯片共享一个相互的DQS信号，所述DQS信号连接到外部精密电阻器RP。
优选地，所述外部精密电阻器RP的值为JEDEC标准240欧姆+/-20％所需的值的3/4。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
与现有技术相比，本发明通过设置外部电阻器的阻值小于240欧姆，将一个以上的同步动态随机存取存储器芯片进行封装，并设置至少一个ZQ外部连接器，在至少两个同步动态随机存取存储器芯片同时处于激活状态，处于激活状态的存储器芯片共享相互的ZQ信号，ZQ信号连接到外部电阻器，从而解决了在多个芯片同时激活时，共享电阻器阻值过大导致速度以及信号完整性受影响的问题，实现多存储器芯片设计方案下的电阻器阻值优化，提高信号完整性以及信号传输速度。
附图说明
图1为本发明实施例中所提供的一种DRAM基本框架示意图；
图2为本发明实施例中所提供的一种ZQ校准基本原理示意图；
图3为本发明实施例中所提供的一种标准FBGA 78组件结构示意图。
具体实施方式
为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
下面结合附图对本发明实施例所提供的一种共享电阻器的多芯片计算机存储设备进行详细说明。
本发明实施例公开了一种共享电阻器的多芯片计算机存储设备，所述存储设备包括：
一个以上的同步动态随机存取存储器芯片，以及用于安装存储器芯片的封装，所述存储器芯片具有用于向存储器芯片和从存储器芯片传导电信号的互联端子，所述封装具有至少一个ZQ外部连接器和至少一个JEDEC定义的外部CS信号。
其中，至少两个同步动态随机存取存储器芯片同时处于激活状态，并且其中至少两个同时处于激活状态的存储器芯片共享相互的CS信号以及相互的ZQ信号；所述ZQ信号连接到外部精密电阻器RP。
在本发明实施例中，与常规技术不同，采用违反JEDEC标准，并通过提供JEDEC标准不允许的，小于240欧姆的外部DQ校准电阻器来改善现有技术中的存储设备。
如果采用120欧姆，这样的技术方案不能完全解决所存在的问题，因为芯片不能再单独校准，如果同时使用一个ZQ电阻器，这是行不通的，然而其会将受影响的芯片校准到互不匹配的中间水平，相比于240欧姆可以提高信号完整性。
然而，上述技术方案还有一个问题，如果实现X8设备，这是通过同时激活两个X4芯片来实现，即两个DQS信号必须一起缩短，因为一组8DQ信号总是在芯片上具有相互的DQS，因此，DQS是过度驱动的，在DQS太强和DQ太弱之间取折衷方案，因此优选使用180欧姆电阻器。
设置一个以上的同步动态随机存取存储器芯片，以及用于安装存储器芯片的封装，所述存储器芯片具有用于向存储器芯片和从存储器芯片传导电信号的互联端子，所述封装具有至少一个ZQ外部连接器和至少一个JEDEC定义的外部CS信号。
其中，至少两个同步动态随机存取存储器芯片同时处于激活状态，并且其中至少两个同时处于激活状态的存储器芯片共享相互的CS信号以及相互的ZQ信号；所述ZQ信号连接到外部精密电阻器RP。
所述外部精密电阻器RP的值至少低于JEDEC标准(DDR-3 240欧姆)所需的值的10％。
或者所述外部精密电阻器RP的值是JEDEC标准+/-20％所需值的一半。
其中，至少两个同步动态随机存取存储器芯片同时处于激活状态，并且其中至少两个同时处于激活状态的存储器芯片共享一个相互的DQS信号。所述DQS信号连接到外部精密电阻器RP。
所述外部精密电阻器RP的值为JEDEC标准+/-20％所需的值的3/4。
本发明实施例通过设置外部电阻器的阻值小于240欧姆，将一个以上的同步动态随机存取存储器芯片进行封装，并设置至少一个ZQ外部连接器，在至少两个同步动态随机存取存储器芯片同时处于激活状态，处于激活状态的存储器芯片共享相互的ZQ信号，ZQ信号连接到外部电阻器，从而解决了在多个芯片同时激活时，共享电阻器阻值过大导致速度以及信号完整性受影响的问题，实现多存储器芯片设计方案下的电阻器阻值优化，提高信号完整性以及信号传输速度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种共享电阻器的多芯片计算机存储设备，其特征在于，所述存储设备包括：
一个以上的同步动态随机存取存储器芯片，以及用于安装存储器芯片的封装，所述存储器芯片具有用于向存储器芯片和从存储器芯片传导电信号的互联端子，所述封装具有至少一个ZQ外部连接器和至少一个JEDEC定义的外部CS信号；
其中，至少两个同步动态随机存取存储器芯片同时处于激活状态，并且其中至少两个同时处于激活状态的存储器芯片共享相互的CS信号以及相互的ZQ信号；所述ZQ信号连接到外部精密电阻器RP。
2.根据权利要求1所述的一种共享电阻器的多芯片计算机存储设备，其特征在于，所述外部精密电阻器RP的值至少低于JEDEC标准240欧姆所需的值的10％。
3.根据权利要求1所述的一种共享电阻器的多芯片计算机存储设备，其特征在于，所述外部精密电阻器RP的值是JEDEC标准240欧姆+/-20％所需值的一半。
4.根据权利要求1所述的一种共享电阻器的多芯片计算机存储设备，其特征在于，至少两个同步动态随机存取存储器芯片同时处于激活状态，并且其中至少两个同时处于激活状态的存储器芯片共享一个相互的DQS信号，所述DQS信号连接到外部精密电阻器RP。
5.根据权利要求4所述的一种共享电阻器的多芯片计算机存储设备，其特征在于，所述外部精密电阻器RP的值为JEDEC标准240欧姆+/-20％所需的值的3/4。
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Citations (6)

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RJ01 Rejection of invention patent application after publication
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