CN110033813A - 一种翻译器设备 - Google Patents

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殷和国
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Abstract

本发明提供一种翻译器设备，通过将翻译器芯片插入到存储器组件和外部应用程序之间，将翻译器芯片添加到已完成的DRAM或其他存储器组件中，同时将无源器件添加到翻译器设备的附加衬底上，提高了整体存储器组件的性能，减少了存储器元件的整体系统的引脚数。另外，翻译器设备通过检测有故障的行或列地址线，并用良好的冗余行或列线替代或通过翻译器芯片上提供寄存器来存储替代数据来执行修复，以实现冗余计算或纠错。

Description

一种翻译器设备
技术领域
本发明涉及半导体集成领域，特别是一种翻译器设备。
背景技术
动态随机存取存储器DRAM和闪存Flash存储器技术已发展多年，DRAM和Flash的基本技术基本上保持不变，只是接口随时间变化不断更新，例如快速页面模式(FPM)，扩展数据输出(EDO)，同步DRAM(SDRAM)，双倍数据速率1-4(DDR1，DDR2，DDR3，DDR4)等。
图1显示了DRAM的基本架构。外部提供的行地址被解码并导致字线WL的激活，例如，连接到8192个单独的存储单元的门。这将会开始一个感测过程，放大那些微弱的信号，如8192个单独的存储单元，并将它们保存在读出放大器SA中。
之后，将通过相同的外部地址线在行地址之后顺序提供列地址。该列地址通过选择WL的子集的列解码器提供，即，例如8192个选定的位的子集。在我们的例子中，1：128解码选择8192个感测位中的64个被转发到次级读出放大器。当今最先进的DRAM技术通常执行所谓的预取，即在内部访问更多的数据，而不是转发到外部引脚。在我们的例子中，我们预取了64位，然后通过一个序列发生器顺序地将其转发到外部I/O驱动器(例如4个16位依次被16个I/O驱动器驱动)。
图2显示了典型DRAM架构实现的具体例子。为了最低功耗和最低成本，这种DRAM通常以低成本和低性能的CMOS或类似技术完成。实际的存储单元被分成几个，例如，4个独立的内存块。通过用于外部连接的焊盘行访问DRAM。在大多数标准设计中，如图所示采用中央焊盘排列设计，但也有分布在芯片四周的设计。用于从内部存储器单元到外部焊盘的信号处理的逻辑电路部分位于深内存阵列芯片之外。不幸的是，由于在同一芯片上，这个信号处理电路必须以相同的差的CMOS技术来实现，以折中性能参数，如速度和功耗。
图3显示了一个标准FBGA(Fine Ball Grid Array，细间距球栅阵列封装)78(管脚)元件，其中DRAM芯片301面朝下地连接在衬底302材料上。通过线303键合，它通过衬底底部的信号线连接到外部封装球上。其他配置也可能是芯片正面朝上或多个芯片彼此并排或堆叠放置(参见例如图4)。
基板实现一个，两个或多个布线层级以将引线键合或以其他方式连接的芯片信号连接到外部封装连接器(通常为焊球)。图5作为例子示出了单层基板的布线。此外，还可以通过在芯片之上提供一个或多个导电布线层的技术在芯片上连接信号。其中一种最先进的技术就是RDL--再分配层技术。图6示出了在芯片上应用单层RDL技术以将芯片焊盘布线和连接到芯片上的不同位置的示例。为了完整起见，我们在图7中列出了JEDEC标准定义的DRAM操作的最重要的信号，这些名称在一些权利要求和其他相关专利中被引用。
发明内容
本发明的目的是提供一种存储装置，旨在解决提供一种翻译器设备，旨在提高存储器组件的整体性能，减少使用存储器元件的整个系统的引脚数，同时，翻译器设备还执行冗余计算或纠错操作，用于修复有缺陷的存储器芯片位置的冗余计算电路。
为了达到上述目的，本发明提供一种翻译器设备，其特征在于，所述翻译器设备包括：
采用第一技术的翻译器芯片；
该翻译器芯片将在其上组装并电连接的衬底；
所述翻译器芯片被组装在衬底的任一侧上；
所述衬底具有能够连接到存储器组件的第一侧；
所述衬底具有能够连接到印刷电路板或另一衬底的第二面。
优选地，还包括无源器件，所述无源器件连接到衬底的任一侧，所述无源器件为电容器或电阻器。
本发明还提供了一种存储器组件，包括：
具有标准的JEDEC存储器接口；
具有根据上述的翻译器设备，其中所述翻译器芯片的至少一个引脚电连接到所述存储器接口。
本发明还提供了一种存储器组件，包括：
根据上述的翻译器设备；
至少一个采用第二技术的存储器芯片。
优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个所述地址信号连接到翻译器设备；
所述地址信号也连接到存储器芯片。
优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个所述地址信号连接到翻译器设备；
所述地址信号没有连接到存储器芯片。
优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个数据信号连接到翻译器设备；
还具有也连接到存储器芯片的相同数据信号。
优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个数据信号连接到翻译器设备；
另外具有未连接到存储器芯片的相同数据信号。
优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，以及至少一个来自外部应用的所述时钟信号连接到翻译器设备；
另外还有与存储器芯片连接的相同时钟信号。
优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，以及至少一个来自外部应用的所述时钟信号连接到翻译器设备；
另外有相同的时钟信号没有连接到存储器芯片。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本发明提供一种翻译器设备，通过将翻译器芯片插入到存储器组件和外部应用程序之间，将翻译器芯片添加到已完成的DRAM或其他存储器组件中，同时将无源器件添加到翻译器设备的附加衬底上，提高了整体存储器组件的性能，减少了存储器元件的整体系统的引脚数。另外，翻译器设备通过检测有故障的行或列地址线，并用良好的冗余行或列线替代或通过翻译器芯片上提供寄存器来存储替代数据来执行修复，以实现冗余计算或纠错。
附图说明
图1为DRAM的基本架构；
图2为典型的DRAM架构实现的具体例子；
图3为标准的FBGA 78元件；
图4为两个管芯的多芯片封装结构图；
图5为单层基板的布线图；
图6为单层RDL布线图；
图7为JEDEC标准定义的DRAM操作的最重要的信号；
图8为本发明翻译器芯片结构示意图；
图9为本发明冗余计算电路示意图。
具体实施方式
为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
下面结合附图对本发明实施例所提供的一种翻译器设备进行详细说明。
在本发明中，我们建议将翻译器芯片添加到现有的并完成的DRAM或其他存储器组件以提高其能力。下面我们以使用DRAM设备为例来描述本发明。对于半导体领域的任何技术人员而言，很明显将相同或相似的技术应用于其他存储器产品，例如NAND-Flash，NOR-Flash，CBRAM，FERRO-RAM，MRAM等。
图3显示了标准窗口BGA封装内具有单个DRAM芯片的标准DRAM组件。市场上有类似的封装，包含多个DRAM芯片，特别是2或4个相同的DRAM芯片。标准组件例如可能是DDR-4DRAM组件。
制造完成后，组件将提交一套严格的测试，称为老化测试，核心内存测试和速度测试。由于装配过程和许多其他原因，被测试设备的一个子集将失效，并将以低得多的价格丢弃或出售给二级市场。典型的产量损失在2-10％的范围内。在我们的发明中，我们建议将一个所谓的翻译器芯片添加到这个组件中以恢复它们。翻译器芯片的目的是将故障组件转换为通过组件。翻译器芯片还可以有利地用于提供在原始部件设计中不可用的附加产品特征，例如，纠错能力或故障检测和报告功能。
记忆体市场的另一个特点是短时间内价格波动很大。它可能例如在4G DDR-4组件的价格为2.5US$的同一时间是可能的，而同样的内存密度4G DDR-3组件的价格为4US$。我们建议的翻译器芯片可以有利地用于转换存储器组件接口，例如，将更便宜的DDR-4组件转换成更昂贵的DDR-3组件。
图8示出了本发明的优选实施例。图3的标准存储器组件附加在承载红色翻译器芯片的附加衬底上。这样翻译器芯片可以插入到存储器组件和外部应用程序之间。可以选择许多不同的封装和连接技术，但为了低成本，我们在此图中展示了标准的球栅阵列解决方案。翻译器芯片也可以连接成多种连接技术，我们展示了一种标准的晶圆BGA技术。其他可用的如引线键合，TSV(反向硅通孔)，RDL(再分配层)等。
无源元件可能会被添加到翻译器芯片的附加基板上，以提高性能或减少使用存储器元件的整个系统的引脚数。
翻译器设备还可以执行智能任务，如冗余计算或纠错。图9示出了用于修复有缺陷的存储器芯片位置的冗余计算电路的优选实施例。通常通过检测有故障的行或列地址线并用良好的冗余行或列线替代或通过在翻译器芯片上提供寄存器来存储替代数据来执行修复。在图9中，可能的地址检测电路被放置在透传机芯片上以检测预定义的外部故障地址。地址线1和2通过存储在激光熔丝，快闪寄存器或由S指示的其他方法中的预定值10进行比较。该电路必须以非常高的速度执行，为什么线L由晶体管T预充电至值1。预充电后，晶体管T将被关闭。当外部地址Addr 1和Addr 2应用于此电路时，将执行快速比较。在地址不匹配的情况下，数据线L将被放电。但是，如果数据10正好在Addr 1和Addr 2上，则L将保持高电平状态。这些数据现在可用于向存储器芯片发出替代地址，或者将一些翻译器设备内部寄存器连接到外部数据线以规避存储器芯片中的有故障的存储器单元。
本发明提供一种翻译器设备，通过将翻译器芯片插入到存储器组件和外部应用程序之间，将翻译器芯片添加到已完成的DRAM或其他存储器组件中，同时将无源器件添加到翻译器设备的附加衬底上，提高了整体存储器组件的性能，减少了存储器元件的整体系统的引脚数。另外，翻译器设备通过检测有故障的行或列地址线，并用良好的冗余行或列线替代或通过翻译器芯片上提供寄存器来存储替代数据来执行修复，以实现冗余计算或纠错。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种翻译器设备，其特征在于，所述翻译器设备包括：
采用第一技术的翻译器芯片；
该翻译器芯片将在其上组装并电连接的衬底；
所述翻译器芯片被组装在衬底的任一侧上；
所述衬底具有能够连接到存储器组件的第一侧；
所述衬底具有能够连接到印刷电路板或另一衬底的第二面。
2.如权利要求1所述的一种翻译器设备，其特征在于，还包括无源器件，所述无源器件连接到衬底的任一侧，所述无源器件为电容器或电阻器。
3.一种存储器组件，其特征在于，包括：
具有标准的JEDEC存储器接口；
具有根据权利要求1所述的翻译器设备，其中所述翻译器芯片的至少一个引脚电连接到所述存储器接口。
4.一种存储器组件，其特征在于，包括：
根据权利要求1所述的翻译器设备；
至少一个采用第二技术的存储器芯片。
5.如权利要求4所述的存储器组件，其特征在于，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个所述地址信号连接到翻译器设备；
所述地址信号也连接到存储器芯片。
6.如权利要求4所述的存储器组件，其特征在于，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个所述地址信号连接到翻译器设备；
所述地址信号没有连接到存储器芯片。
7.如权利要求4所述的存储器组件，其特征在于，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个数据信号连接到翻译器设备；
还具有也连接到存储器芯片的相同数据信号。
8.如权利要求4所述的存储器组件，其特征在于，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个数据信号连接到翻译器设备；
另外具有未连接到存储器芯片的相同数据信号。
9.如权利要求4所述的存储器组件，其特征在于，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，以及至少一个来自外部应用的所述时钟信号连接到翻译器设备；
另外还有与存储器芯片连接的相同时钟信号。
10.如权利要求4所述的存储器组件，其特征在于，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，以及至少一个来自外部应用的所述时钟信号连接到翻译器设备；
另外有相同的时钟信号没有连接到存储器芯片。
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