CN110473870A - 半导体存储器装置和操作半导体存储器装置的方法 - Google Patents

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Abstract

本公开提供了一种半导体存储器装置以及一种操作半导体存储器装置的方法。所述半导体存储器装置包括存储器单元阵列和地址解码器。存储器单元阵列包括多个存储器块，所述多个存储器块中的每一个包括结合至字线和位线的多个动态存储器单元，所述多个存储器块中的每一个通过行地址的行块等同比特被划分为多个行块，并且行块中的每一个包括在第一方向上排列的多个子阵列块。地址解码器基于通过写命令或读命令接收的列地址改变存储或输出数据的存储器单元的物理行地址。

Description

半导体存储器装置和操作半导体存储器装置的方法
相关申请的交叉引用
本申请要求于2018年5月10日在韩国知识产权局提交的韩国专利申请No.10-2018-0053515的优先权的利益，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及存储器装置，并且更具体地说，涉及半导体存储器装置和操作半导体存储器装置的方法。
背景技术
半导体芯片经由半导体制造工艺制造，然后由测试装置在晶圆、芯片或封装状态下测试。通过测试识别出有缺陷芯片的缺陷部分，如果某些存储器单元有缺陷，则进行维修以挽救半导体芯片。目前，已通过精细加工持续减小了诸如动态随机存取存储器(DRAM)的半导体芯片的尺寸，因此，制造过程中出现错误的可能性也增加了。此外，如果在初始测试过程中没有检测到缺陷，则在芯片操作过程中可出现错误。
发明内容
示例性实施例可提供一种能够增大列修复操作的灵活性的半导体存储器装置。
示例性实施例可提供一种能够增大列修复操作的灵活性的操作半导体存储器装置的方法。
根据示例性实施例，本公开涉及一种半导体存储器装置，包括：存储器单元阵列，其包括多个存储器块，所述多个存储器块中的每一个包括结合至字线和位线的多个动态存储器单元，其中，所述多个存储器块中的每一个通过对应于行地址的一部分比特的至少一个行块等同比特划分为多个行块，并且所述多个行块中的每一个包括在第一方向上排列的多个子阵列块；行解码器，其被构造为：响应于行地址激活所述多个行块中的第一行块中的第一字线；当第一行块包括至少一个有缺陷的单元时，激活所述多个行块中的第二行块中的第二字线，第二行块与第一行块不同；并且输出指示第二字线是否被激活的行块信息信号，其中，第一行块与多个区段中的第一区段关联，第二行块与所述多个区段中的第二区段关联，第二区段与第一区段不同，并且所述多个存储器块在与第一方向交叉的第二方向上被划分为所述多个区段；以及列解码器，其被构造为响应于列地址和行块信息信号利用第一区段中的第一备用位线和第二区段中的第二备用位线之一修复结合至所述至少一个有缺陷的单元的第一位线。
根据示例性实施例，本公开涉及一种半导体存储器装置，包括：存储器单元阵列，其包括多个存储器块，所述多个存储器块中的每一个包括结合至字线和位线的多个动态存储器单元，其中，所述多个存储器块中的每一个通过对应于行地址的一部分比特的行块等同比特被划分为多个行块，并且所述多个行块中的每一个包括在第一方向上排列的多个子阵列块；以及地址解码器，其被构造为基于通过写命令或读命令接收的列地址改变存储或输出数据的存储器单元的物理行地址。
根据示例性实施例，本公开涉及一种操作半导体存储器装置的方法，其中，所述半导体存储器装置包括存储器单元阵列，其包括多个存储器块，所述多个存储器块中的每一个包括结合至字线和位线的多个动态存储器单元，其中，所述多个存储器块中的每一个通过对应于行地址的一部分比特的行块等同比特被划分为多个行块，并且所述多个行块中的每一个包括在第一方向上排列的多个子阵列块，所述方法包括：响应于行地址，通过行解码器激活所述多个行块中的第一行块中的第一字线；当第一行块包括至少一个有缺陷的单元时，激活所述多个行块中的与第一行块不同的第二行块中的第二字线；以及响应于列地址和行块信息信号，通过列解码器利用多个区段中的第一区段中的第一备用位线和所述多个区段中的第二区段中的第二备用位线之一修复结合至所述至少一个有缺陷的单元的第一位线，其中，行块信息信号指示第一行块包括所述至少一个有缺陷的单元。
附图说明
下面，将参照附图更详细地描述示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
图2示出了根据示例实施例的执行列修复操作的半导体存储器装置。
图3是示出根据示例实施例的图1中的半导体存储器装置的示例的框图。
图4示出了图3的示例半导体存储器装置中的第一存储器块的示例。
图5示出了图3的示例半导体存储器装置中所示的列选择线与位线之间的关系。
图6示出了图3的示例半导体存储器装置中的存储器单元阵列、行解码器和列解码器。
图7A是示出根据示例实施例的图6中的行块熔丝电路的第一行熔丝电路的框图。
图7B示出了图7A的第一行块熔丝电路中的行块信息存储表的示例。
图8示出了图7A中的行地址的示例。
图9是示出根据示例实施例的图6中的修复电路的第一修复电路的框图。
图10是示出根据示例实施例的图6中的子列解码器的第一子列解码器的框图。
图11示出了图6的示例半导体存储器装置中的第一使能信号和第二使能信号的转移。
图12示出了根据示例性实施例的图6中的一部分存储器单元阵列；
图13是示出根据示例性实施例的图12中的位线读出放大器的电路图。
图14示出了图12中的局部读出放大器电路
图15示出了图12中的位线读出放大器区的另一示例。
图16是示出根据示例性实施例的图1中的半导体存储器装置的另一示例的框图。
图17是示出根据示例实施例的操作半导体存储器装置的方法的流程图。
图18A和图18B示出了根据示例实施例的操作半导体存储器装置的方法。
图18C示出了图18A和图18B中的存储器单元的存取。
图19是示出根据示例性实施例的半导体存储器装置的框图。
图20是采用根据示例性实施例的图19的半导体存储器装置的3D芯片结构的剖视图。
具体实施方式
下文中将参照示出了示例性实施例的附图更完全地描述各种示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
参照图1，存储器系统20可包括存储器控制器100和半导体存储器装置200。
存储器控制器100可控制存储器系统20的整体操作。存储器控制器100可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可响应于来自外部主机的请求将数据写入半导体存储器装置200中，或者从半导体存储器装置200中读数据。另外，存储器控制器100可向半导体存储器装置200发出操作命令，以控制半导体存储器装置200。
在一些实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置，所述动态存储器单元诸如动态随机存取存储器(DRAM)、双数据率4(DDR4)同步DRAM(SDRAM)、低功率DDR4(LPDDR4)SDRAM或LPDDR5SDRAM。
存储器控制器100将时钟信号CLK、命令CMD和地址(信号)ADDR发送至半导体存储器装置200，并且与半导体存储器装置200交换数据DQ。
半导体存储器装置200包括存储从存储器控制器100接收到的数据DQ的存储器单元阵列(MCA)300和地址解码器ADEC。地址解码器ADEC可包括行解码器(RD)261和列解码器(CD)271。
存储器单元阵列300可包括多个存储器块，并且存储器块中的每一个可通过对应于包括在地址ADDR中的行地址的一部分比特的行块等同比特被划分为多个行块。行解码器261可响应于行地址激活第一行块中的第一字线，当第一行块包括至少一个有缺陷的单元时可激活与第一行块不同的第二行块中的第二字线，并且可为列解码器271提供指示第二字线被激活的行块信息信号。在示例实施例中，第一行块和第二行块可在同一存储器分块中。
第一行块可与多个区段中的第一区段关联，第二行块可与所述多个区段中的第二区段关联，第二区段与第一区段不同，并且所述多个存储器块可在与第一方向交叉的第二方向上被划分为所述多个区段。
列解码器271可响应于地址ADDR中的列地址和行块信息信号利用第一区段中的第一备用位线和第二区段中的第二备用位线之一修复结合至所述至少一个有缺陷的单元的第一位线。例如，地址解码器ADEC可基于列地址改变存储或输出数据的存储器单元的物理行地址。在该实施例中，半导体存储器装置200可增大列修复操作的灵活性。
图2示出了根据示例实施例的执行列修复操作的半导体存储器装置。
图2示出了地址解码器ADEC对包括在图1中的存储器单元阵列300中的存储器块MB执行列修复操作。
参照图2，存储器块MB划分为多个区段SEG1至SEG8。当区段SEG4中的字线WLi结合至有缺陷的单元时，利用结合至区段SEG5中的字线WLj的备用单元修复区段SEG4中的有缺陷的单元，而不是利用结合至区段SEG4中的字线WLi的备用单元修复区段SEG4中的有缺陷的单元。当区段SEG4中的备用单元不能修复区段SEG4中的有缺陷的单元时，可通过借用另一区段中的备用单元执行修复操作。在所述实施例中，半导体存储器装置200可增加列修复操作的灵活性和产率。
在图2中，可通过列选择线CSL选择结合至位线的存储器单元，并且通过备用列选择线SCSL选择结合至备用位线的备用正常单元。在图2的示例中，结合至字线WLi并且通过列选择线CSL选择的区段SEG4中的有缺陷的存储器单元是通过结合至字线WLj并且通过备用列选择线SCSL选择的区段SEG5中的备用正常存储器单元修复(REP)的。
图3是示出根据示例实施例的图1中的半导体存储器装置的示例的框图。
参照图3，半导体存储器装置200a包括存储器单元阵列300a、行解码器261、列解码器271和外围电路201。
存储器单元阵列300a可包括多个存储器块MB1至MBk(其中k是大于1的整数)，并且存储器块MB1至MBk中的每一个包括结合至字线WL和位线BL的存储器单元以及结合至字线WL和至少一条备用位线SBL的备用存储器单元。存储器块MB1至MBk共享字线WL而不共享位线BL和备用位线SBL。例如，字线WL中的每一条可连接至所有存储器块MB1至MBk，而位线BL和备用位线SBL可仅连接至存储器块MB1至MBk的一个对应的存储器块MB。与存储器块MB1至MBk中的每一个关联的数据可通过存储器单元阵列300a的对应的输入/输出焊盘(未示出)输入/输出。
半导体存储器装置200a可在从外部装置(例如，存储器控制器或测试设备)接收写命令或读命令之前接收激活命令。可基于激活命令选择连接至由激活命令识别的半导体存储器装置200a的字线WL的所有存储器单元。接着，如果半导体存储器装置200a接收写命令或读命令，则可选择多条位线BL。在实施例中，可通过写命令或读命令选择存储器块MB1至MBk所示的一条或多条位线BL。可对结合至选择的位线BL的存储器单元执行数据输入/输出。
用于存储在存储器块MB1至MBk中的至少一个中的数据的错误校正的奇偶校验数据可存储在一些存储器块MB1至MBk中。
列解码器271可通过列选择线CSL和备用列选择线SCSL连接至存储器单元阵列300a。列解码器271可基于写命令或读命令选择列选择线CSL或备用列选择线SCSL。如果列解码器271选择列选择线CSL，则对应的位线BL被选择。当列解码器271选择备用列选择线SCSL时，对应的备用位线SBL被选择。
外围电路201可包括命令/地址焊盘(CMD/ADDR)203，输入/输出数据(DQ)焊盘205和错误校正码(ECC)引擎280。在一些实施例中，ECC引擎280可不包括在外围电路201中。外围电路201可从外部装置(例如，存储器控制器100)接收命令CMD和地址ADDR，并且可与外部装置(例如，存储器控制器100)交换数据DQ。
外围电路201可根据从外部装置(例如，存储器控制器100)接收到的命令CMD将列地址CADDR提供至列解码器271，并且可将行地址RADDR提供至行解码器261。外围电路201可响应于写命令将输入数据DQ提供至列解码器271，或者可响应于读命令从列解码器271接收输出数据DQ。输入数据可通过输入/输出数据(DQ)焊盘205输入至外围电路201。输出数据可通过输入/输出数据(DQ)焊盘205输出至存储器控制器100。
ECC引擎280可对输入数据执行ECC编码，以产生奇偶校验数据。ECC引擎280可将输入数据和奇偶校验数据存储在存储器块MB1至MBk中。ECC引擎280可对从存储器块MB1至MBk读取的数据执行ECC解码，以校正读数据中的至少一个错误。ECC引擎280可通过输入/输出数据(DQ)焊盘205将校正的数据发送至存储器控制器100。
行解码器261可响应于行地址RADDR激活通过行地址RADDR指示的第一行块中的第一字线WL，当第一行块包括至少一个有缺陷的单元时可激活与第一行块不同的第二行块中的第二字线WL，并且可输出指示第二字线WL被激活的行块信息信号RBIN。行解码器261可包括行块信息电路400，并且行块信息电路400可存储存储器块MB1至MBk的各个行块的行块信息，并且可基于第二字线WL的激活将行块信息信号RBIN输出至列解码器271。
图4示出了图3的半导体存储器装置中的第一存储器块的示例。
参照图4，第一存储器块MB1包括正常单元区NCR和备用单元区SCR。正常单元区NCR包括多条字线WL1至WLm(m是大于二的自然数)、多条位线BL1至BLn(n是大于二的自然数)和布置在字线WL1至WLm与位线BL1至BLn之间的交叉位置处的多个存储器单元MC。备用单元区SCR包括多条备用位线SBL1至SBLy(y是大于二的自然数)、字线WL1至WLm和布置在字线WL1至WLm与备用位线SBL1至SBLy之间的交叉位置处的多个备用存储器单元SMC。
字线WL1至WLm在第一方向D1上横向延伸，并且位线BL1至BLn和备用位线SBL1至SBLy可在与第一方向D1交叉的第二方向D2上纵向延伸。第一存储器块MB1可在第二方向D2上通过行地址的区段等同比特分为多个区段。例如，第一存储器块MB1的字线WL1至WLm可组成通过行地址的区段等同比特识别的区段。
在示例性实施例中，存储器块MB2至MBk的其它存储器块MB可仅包括正常单元区NCR，并且可不包括备用单元区SCR。
图5示出了图3所示的列选择线CSL与位线BL之间的关系。
在图5中，为了便于示出，仅详细示出了第一存储器块MB1。存储器块MB2至MBk中的每一个可与第一存储器块MB1相同地构造和/或实施。另外，为了便于示出，图5中仅示出了一条字线WL，并且未示出图3中的外围电路201和行解码器261。
列解码器271可基于写命令或读命令选择存储器块MB1至MBk中的每一个的列选择线CSL。列选择线CSL中的每一个可通过开关SW1与多个位线BL连接。列解码器271可基于写命令或读命令而不是列选择线CSL选择性地选择存储器块MB1至MBk中的每一个的备用列选择线SCSL。备用列选择线SCSL可通过开关SW2与备用位线SBL连接。
图6示出了图3的半导体存储器装置中的存储器单元阵列、行解码器和列解码器。
参照图6，在存储器单元阵列300a中，I个子阵列块SCB可在第一方向D1上布置在列1至I中，并且J个子阵列块SCB可在第二方向D2上布置在行1至J中，第二方向基本垂直于第一方向D1。例如，存储器单元阵列300a可包括子阵列块SCB1,1至SCBI,J。1至J行中的任一行中的在第一方向D1上布置的子阵列块SCB可被称作行块。例如，1行中的子阵列块SCB可为第1行块，2行中的子阵列块SCB可为第2行块，3行中的子阵列块SCB可为第3行块等。多条位线、多条字线和多个存储器单元可布置在子阵列块SCB中的每一个中。
在图6中，在第二方向D2上的一个子阵列块SCB可对应于存储器区段，在第一方向D1上的所有子阵列块SCB可对应于行块。
虽然未示出，但是存储器单元阵列300a可在第一方向D1上分为多个存储器块，在第一方向D1上的存储器块中的每一个包括一个或多个子阵列块，并且存储器块中的每一个可在第二方向D2上分为多个区段，在第二方向D2上的每个存储器块可由一个或多个子阵列块构成。在一些实施例中，多个区段中的每一个可包括至少一个子阵列块SCB。
可将I+1个子字线驱动器区SWB在第一方向D1上布置在子阵列块SCB之间。第一方向D1上的每个子阵列块SCB可对应于存储器块中的每一个的区段。子字线驱动器可布置在子字线驱动器区SWB中。可将J+1个位线读出放大器区BLSAB在例如第二方向D2上布置在子阵列块SCB之间。用于感测存储在存储器单元中的数据的位线读出放大器可布置在位线读出放大器区BLSAB中。
可将多个联结区CONJ布置为邻近于子字线驱动器区SWB和位线读出放大器区BLSAB。在一些实施例中，多个联结区CONJ可邻近于存储器单元阵列300a的第一行的子字线驱动器区SWB和位线读出放大器区BLSAB。电压产生器布置在联结区CONJ中的每一个中。
行解码器261包括行块信息电路400，行块信息电路400可包括对应于第二方向D2上的行块的多个行块熔丝电路(RBFC)40_1至40_J。行块熔丝电路(RBFC)40_1至40_J可响应于行地址RADDR的行块等同比特将行块信息信号RBIN输出至列解码器271。
列解码器271可包括多个子列解码器(SCD)55_1至55_I和多个修复电路50_1至50_I。子列解码器55_1至55_I中的每一个可连接至存储器子阵列块SCB中的对应的一个，并且多个修复电路50_1至50_I中的每一个可对应于一个多个子列解码器55_1至55_I中的一个。修复电路50_1至50_I中的每一个可响应于列地址CADDR和行块信息信号RBIN选择性地激活第一修复信号CREN1和第二修复信号CREN2，以将第一修复信号CREN1和第二修复信号CREN2提供至子列解码器55_1至55_I中的对应的一个。响应于第一修复信号CREN1和第二修复信号CREN2，子列解码器55_1至55_I中的每一个可选择列选择线CSL或备用列选择线SCSL，并且可单独激活第二使能信号OENY_1至OENY_I。当第一修复信号CREN1和第二修复信号CREN2通过修复电路50_1至50_I被去激活时，子列解码器55_1至55_I中的每一个可选择列选择线CSL，而不激活第二使能信号OENY_1至OENY_I。
当激活第一修复信号CREN1时，第二修复信号CREN2被去激活，并且第二使能信号OENY_1至OENY_I中的每一个被去激活，子列解码器55_1至55_I中的每一个可选择备用列选择线SCSL，以通过结合至备用列选择线SCSL的备用位线SBL输入/输出数据，该备用列选择线SCSL位于与包括通过行地址RADDR指示的存储器单元的区段相同的区段中。当第一修复信号CREN1被去激活时，第二修复信号CREN2被激活，并且第二使能信号OENY_1至OENY_I中的每一个被激活，子列解码器55_1至55_I中的每一个可选择备用列选择线SCSL，以通过结合至备用列选择线SCSL的备用位线SBL输入/输出数据，该备用列选择线SCSL位于与包括通过行地址RADDR指示的存储器单元的区段不同的区段中。
图7A是示出根据示例实施例的图6中的行块熔丝电路的第一行熔丝电路40_1的框图。
行块熔丝电路40_2至40_J的每一个构造可与第一行块熔丝电路40_1的构造基本相同。
参照图7A，第一行块熔丝电路40_1可包括预解码器405、行块信息存储表410、行块地址比较器425和信号产生器430。
预解码器405解码行地址RADDR以将解码的行地址DRA提供至布置在子字线驱动器区SWB中的对应的子字线驱动器。响应于通过预解码器405提供的解码的行地址DRA，对应的子字线驱动器可激活对应于解码的行地址DRA的字线。
行块信息存储表410可存储与有缺陷的行块(有缺陷的行块包括至少一个有缺陷的单元)关联的有缺陷的行块地址FBRB、对应的行块的行块地址信息、确定是否激活第二字线的替代行块信息RRBI和指示对应的行块是否能够被用作替代行块的主熔丝比特MF。
行块信息存储表410可将有缺陷的行块地址FBRB提供至行块地址比较器425，并且行块比较器425可将从预解码器405接收到的行块等同比特BRB与有缺陷的行块地址FBRB进行比较，以为行块信息表410和信号产生器430提供指示行块等同比特BRB与有缺陷的行块地址FBRB的比较结果的行块匹配信号RBMTH。行块等同比特BRB可包括行地址RADDR的一些上部比特。例如，如结合图8的讨论，当行地址RADDR包括m比特时，行地址RADDR的上部r比特可对应于行块等同比特BRB。
行块信息存储表410可响应于行块匹配信号RBMTH为信号产生器430提供包括第二字线的行块的替代行块信息RRBI和主熔丝比特MF。
信号产生器430可响应于行块匹配信号RBMTH和替代行块信息RRBI输出行块信息信号RBIN_1和第一使能信号OENX_1。行块信息信号RBIN_1可指示第二行块中的第二字线被激活以及对应的第一行块包括有缺陷的单元。第一使能信号OENX_1可确定与包括第二行块的第二区段关联的局部读出放大器电路的激活。信号产生器430可将行块信息信号RBIN_1提供至列解码器271，并且可将第一使能信号OENX_1提供至对应的位线读出放大器区。
图7B示出了图7A的第一行块熔丝电路中的行块信息存储表410的示例。
参照图7B，行块信息存储表410包括反熔丝阵列411、控制单元412、感测单元413和寄存器单元414。
反熔丝阵列411包括分别连接至p行与q列的交叉位置的p*q个反熔丝(AF)。反熔丝阵列411包括用于访问布置在p行的反熔丝(AF)的p条字线AWL1至AWLp，和布置为对应于q列的q条位线ABL1至ABLq，以递送从反熔丝(AF)读取的信息。
控制单元412为反熔丝阵列411中的有缺陷的行块地址FBRB、替代行块信息RRBI和主熔丝比特MF编程，或者控制单元412从反熔丝阵列411中读取有缺陷的行块地址FBRB、替代行块信息RRBI和主熔丝比特MF。感测单元413可感测和放大从反熔丝阵列411接收到的有缺陷的行块地址FBRB、替代行块信息RRBI和主熔丝比特MF，并且输出放大结果。寄存器单元414可临时存储从感测单元413接收到的有缺陷的行块地址FBRB、替代行块信息RRBI和主熔丝比特MF。寄存器单元414将有缺陷的行块地址FBRB输出至行块地址比较器425，并且将替代行块信息RRBI和/或主熔丝比特MF输出至信号产生器430。
图8示出了图7A中的行地址的示例。
在图8中，假设行地址RADDR包括16比特A0至A15。
参照图8，可将行地址RADDR的上部3比特A15至A13指示为行块等同比特BRB。在这种情况下，行块等同比特BRB包括3比特，存储器块MB1至MBk可分为在第一方向D1上布置的八个行块。
图9是示出根据示例实施例的图6中的修复电路的第一修复电路50_1的框图。
修复电路50_2至50_J的每一个构造可与第一修复电路50_1的构造基本相同。
参照图9，第一修复电路50_1包括失效地址存储表510、列地址比较器515、熔丝电路520、信号产生器530和修复信号产生器540。
失效地址存储表510可存储与对应的存储器块的有缺陷的单元的列地址信息关联的失效列地址信息FCAI，并且可将失效列地址信息FCAI发送至列地址比较器515。列地址比较器515可将列地址CADDR与从失效地址存储表510接收到的失效列地址信息FCAI进行比较，以将列匹配信号CMTH输出至熔丝电路520和修复信号产生器540。列匹配信号CMTH可指示列地址CADDR是否匹配失效列地址信息FCAI。失效地址存储表510可与图7B的行块信息存储表410具有相似构造。
熔丝电路520包括多个熔丝组521、522和523。熔丝组521、522和523可对应于构成对应的存储器块的区段。多个熔丝组521、522和523中的每一个可包括第一区521a和第二区521b。第一区521a可存储备用位线的备用位线信息SBI，以修复对应的存储器块中的区段中的每一个中的有缺陷的单元，第二区521b可存储与对应的区段的备用位线的可用性(即，不同区段中的备用位线的可用性)关联的主熔丝比特MFB。响应于列匹配信号CMTH，熔丝电路520可将备用位线信息SBI和主熔丝比特MFB提供至信号产生器530，并且可将主熔丝比特MFB提供至修复信号产生器540。
信号产生器530可基于行块信息RBIN、备用位线信息SBI和主熔丝比特MFB产生与第二字线的激活关联的内部使能信号IOENY_1。信号产生器530可基于行块信息RBIN、备用位线信息SBI和主熔丝比特MFB产生局部使能信号LEN。
修复信号产生器540可基于列匹配信号CMTH和主熔丝比特MFB选择性地激活第一修复信号CREN1和第二修复信号CREN2中的每一个。例如，当列匹配信号CMTH指示列地址CADDR不匹配失效列地址信息FCAI时，修复信号产生器540通过施加低电平电压信号将第一修复信号CREN1和第二修复信号CREN2二者去激活。当第一修复信号CREN1和第二修复信号CREN2二者均被去激活时，图6中的第一子列解码器55_1可激活列选择线CSL。
例如，当列匹配信号CMTH指示列地址CADDR匹配失效列地址信息FCAI，并且主熔丝比特MFB具有指示对应的区段中的备用位线可用的低电平时，修复信号产生器540通过应用高电平电压信号激活第一修复信号CREN1并通过应用低电平电压信号将第二修复信号CREN2去激活。在这种情况下，图6中的第一子列解码器55_1选择备用列选择线SCSL，并且选择的备用列选择线SCSL继而选择第一区段中的备用位线。
例如，当列匹配信号CMTH指示列地址CADDR匹配失效列地址信息FCAI，并且主熔丝比特MFB具有指示对应的区段中的备用位线不可用的高电平电压时，修复信号产生器540通过应用低电平电压信号去激活第一修复信号CREN1并通过应用高电平电压信号激活第二修复信号CREN2，并且信号产生器530激活内部使能信号IOENY_1。在这种情况下，图6中的第一子列解码器55_1选择备用列选择线SCSL，并且可通过备用列选择线SCSL和内部使能信号IOENY_1选择第二区段中的备用位线。
图10是示出根据示例实施例的图6中的子列解码器的第一子列解码器55_1的框图。
子列解码器55_2至55_J的每一个构造可与第一子列解码器55_1的构造基本相同。
参照图10，第一子列解码器55_1可包括列选择线(CSL)驱动器560和备用列选择线(SCSL)驱动器565。
列选择线驱动器560可响应于列地址CADDR和列匹配信号CMTH选择列选择线CSL之一。当列匹配信号CMTH为高电平CMTH时，列选择线驱动器560不选择列选择线CSL。这样，列选择线驱动器560可在选择任一条列选择线CSL之前首先接收列匹配信号CMTH。
备用列选择线驱动器565可响应于列匹配信号CMTH、第一修复信号CREN1、第二修复信号CREN2和内部使能信号IOENY_1选择备用列选择线SCSL，并且备用列选择线驱动器565可选择性地激活指示对应的区段中的备用位线是否可用的第二使能信号OENY_1。
图11示出了第一使能信号OENX_1至OENX_J和第二使能信号OENY_1至OENY_I在图6的半导体存储器装置中转移。
参照图11，行解码器261相对于存储器单元阵列300a在第一方向D1上转移第一使能信号OENX_1至OENX_J，并且列解码器271基于从行解码器261接收到的行块信息RBIN相对于存储器单元阵列300a在第二方向D2上转移第二使能信号OENY_1至OENY_I。第一使能信号OENX_1至OENX_J和第二使能信号OENY_1至OENY_I转移至对应的区段(例如，存储器子阵列块SCB)中的位线读出放大器区BLSAB，并且可确定与对应的区段关联的局部读出放大器电路的激活。在示例实施例中，列解码器271可将局部使能信号LEN转移至对应的区段(例如，存储器子阵列块SCB)中的位线读出放大器区BLSAB，而不是转移第二使能信号OENY_1至OENY_I。
图12示出了根据示例性实施例的图6中的一部分存储器单元阵列。
参照图6和图12，在存储器单元阵列300a的一部分390(图6)中，布置有子阵列块SCB、位线读出放大器区BLSAB、子字线驱动器区SWB和联结区CONJ。
子阵列块SCB包括在行向(第一方向D1)上延伸的多条字线WL1至WL4和在列向(第二方向D2)上延伸的多条位线对BL1至BL2和BLB1至BLB2。子阵列块SCB包括布置在字线WL1至WL4与位线对BL1至BL2和BLB1至BLB2之间的交叉位置处的多个存储器单元MC。
继续参照图12，子字线驱动器区SWB包括分别驱动字线WL1至WL4的多个子字线驱动器(SWD)571、572、573和574。子字线驱动器(SWD)571、572、573和574可相对于子阵列块SCB布置在不同区中。例如，子字线驱动器571和572可布置在相对于子阵列块SCB左侧(该示例中)的子字线驱动器区SWB中。另外，子字线驱动器573和574可布置在相对于子阵列块SCB右侧(该示例中)的子字线驱动器区SWB中。
位线读出放大器区BLSAB包括结合至位线对BL1至BL2和BLB1至BLB2的位线读出放大器BLSA 650和650a、局部读出放大器电路700和700a以及逻辑门750。例如，位线读出放大器BLSA 650结合至位线BL1和BLB1以及局部读出放大器电路700，并且位线读出放大器BLSA650a结合至位线BL2和BLB2以及局部读出放大器电路700a。位线读出放大器650和650a可感测和放大对应的位线对BL和BLB(例如，位线BL1与BLB1之间或者位线BL2与BLB2之间)之间的电压差，以将放大的电压差提供至对应的局部I/O线对LIO和LIOB。例如，就位线BL1和BLB1而言，可将放大的电压差提供至LIO1和LIOB1，并且就位线BL2和BLB2而言，可将放大的电压差提供至LIO2和LIOB2。
局部读出放大器电路700响应于局部使能信号LEN1和局部控制信号LCTL控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIO1B之间的连接，并且局部读出放大器电路700a响应于对应的局部使能信号(图12中未示出)和对应的局部控制信号(图12中未示出)控制局部I/O线对LIO2和LIOB2与全局I/O线对GIO2和GIOB2之间的连接。局部读出放大器电路700a可被构造为与局部读出放大器电路700相似地操作。在一些实施例中，局部使能信号LEN1和局部控制信号LCTL对于局部读出放大器电路700和局部读出放大器电路700a二者可为相同的。在其它实施例中，提供至局部读出放大器电路700的局部使能信号LEN1和局部控制信号LCTL可与提供至局部读出放大器电路700a的局部使能信号和局部控制信号不同。
逻辑门750可接收对应于第一使能信号OENX_1至OENX_J之一的第一使能信号OENX_u和对应于第二使能信号OENY_1至OENY_I之一的第二使能信号OENY_v。逻辑门750对第一使能信号OENX_u和第二使能信号OENY_v执行逻辑操作，并且基于对第一使能信号OENX_u和第二使能信号OENY_v执行的逻辑操作将局部使能信号LEN1提供至局部读出放大器电路700。逻辑门750可包括异或(XOR)门，并且逻辑操作可对应于异或(XOR)操作。例如，当利用第二区段中的备用位线修复第一区段中的位线时，可将与第一区段关联的局部读出放大器电路去激活，并且可将与第二区段关联的局部读出放大器电路激活。
如图12所示，位线读出放大器650和650a可交替地布置在子阵列块SCB的上部和下部。联结区CONJ布置为邻近于位线读出放大器区BLSAB、子字线驱动器区SWB和子阵列块SCB。多个电压产生器610、620、630和640可布置在联结区CONJ中。
在图12中，示出了结合至字线WL1至WL4以及位线对BL1至BL2和BLB1至BLB2的存储器单元MC。虽然未示出，但是子阵列块SCB可包括结合至字线WL1至WL4和至少一条备用位线的备用单元。
图13是示出根据示例性实施例的图12中的位线读出放大器的电路图。
参照图13，位线读出放大器(BLSA)650结合至存储器单元阵列300中的存储器单元660和670中的每一个的位线BL1和BLB1。存储器单元660可对应于位于位线BL1与字线WL1的交叉位置的子阵列块SCB的存储器单元MC，并且存储器单元670可对应于位于位线BLB1与字线WL2的交叉位置的子阵列块SCB的存储器单元MC。图12所示的线读出放大器650包括N型读出放大器651、P型读出放大器652、预充电电路653、列选择开关654a和654b、N型读出放大器(NSA)驱动器655和P型读出放大器(PSA)驱动器656。
N型读出放大器651在感测操作中将位线(或，位线对)BL1和BLB1的低电平位线放电至低电平。N型读出放大器651包括两个n沟道金属氧化物半导体(NMOS)晶体管NM1和NM2。NMOS晶体管NM1的栅极连接至位线(第二位线)BLB1，并且NMOS晶体管NM1的漏极连接至位线(第一位线)BL1，并且NMOS晶体管NM1的源极连接至感测使能线LAB。NMOS晶体管NM2的栅极连接至位线BL1、漏极连接至感测使能线LAB，并且源极连接至位线BLB1。N型读出放大器651将低电平位线连接至感测使能线LAB。感测使能线LAB连接至地电压VSS。
P型读出放大器652在感测操作为位线BL1和BLB1的高电压位线充电源电压VDD电平。P型读出放大器652包括两个p沟道金属氧化物半导体(PMOS)晶体管PM1和PM2。PMOS晶体管PM1的栅极连接至位线BLB1、源极连接至位线BL1并且漏极连接至感测使能线LA。PMOS晶体管PM2的栅极连接至位线BL1、源极连连接至感测使能线LA并且漏极连接至位线BLB1。
P型读出放大器652利用提供至感测使能线LA的电源电压VDD为位线BL1和BLB1的高电压位线充电。
PSA驱动器656将充电电压VDD提供至感测使能线LA。因此，晶体管PM2截止，因为晶体管PM2的栅极在电压通过电荷分配增大的情况下结合至位线BL1。
预充电电路653在感测操作中响应于控制信号PEQ利用半电压VDD/2为位线BL1和BLB1预充电。当激活控制信号PEQ时，预充电电路653将位线预充电电压VBL供应至位线BL1和BLB1。位线预充电电压VBL可为半电压VDD/2。位线BL1和BLB1连接以使得它们的电压均衡。如果位线BL1和BLB1被位线预充电电压VBL充电，则控制信号PEQ未被激活。预充电电路653包括NMOS晶体管N3、N4和N5。
列选择开关654a和654b响应于列选择信号CSL将通过N型读出放大器651和P型读出放大器652感测到的数据提供至输入/输出线LIO1和LIOB1。列选择开关654a和654b接通，以使得感测到的数据转移至输入/输出线LIO1和LIOB1。例如，在当N型读出放大器651和P型读出放大器652的感测电平稳定时的读操作中，列选择信号CSL被激活。然后，列选择开关654a和654b接通，以使得感测到的数据转移至局部I/O线对LIO1和LIOB1。当位线BL1和BLB1的电荷与输入/输出线LIO1和LIOB1共享时，位线BL1和BLB1的电压变化。列选择开关654a和654b分别包括NMOS晶体管N6和N7。
NSA驱动器655将驱动信号提供至N型读出放大器651的感测使能线LAB。NSA驱动器655从位线控制信号产生器520(图9)接收控制信号LANG。基于控制信号LANG，NSA驱动器655将感测使能线LAB接地。NSA驱动器655包括接地晶体管N1，以控制感测使能线LAB的电压。PSA驱动器656将充电电压VDD提供至P型读出放大器652的感测使能线LA。PSA驱动器656被来自位线控制信号产生器520的控制信号LAPG控制。控制信号LAPG和LANG彼此互补。
图14示出了图12中的局部读出放大器电路。
参照图14，局部读出放大器电路700包括局部读出放大器710、局部I/O线控制器720和激活控制电路730。
激活控制电路730对第一局部感测使能信号PLSAEN1、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2中的每一个和局部使能信号LEN1执行XOR操作，并且分别输出第二局部感测使能信号PLSAEN2、第三连接控制信号PMUXON3和第四连接控制信号PMUXON4。因此，第二局部感测使能信号PLSAEN2、第三连接控制信号PMUXON3和第四连接控制信号PMUXON4的每个逻辑电平根据局部使能信号LEN1的逻辑电平与第一局部感测使能信号PLSAEN1、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2的每个逻辑电平可以相同或相反。激活控制电路730包括第一至第三栅极731、732和733。
局部读出放大器710响应于第二局部感测使能信号PLSAEN2放大局部I/O线对LIO1和LIOB1之间的电压差，以将放大的电压差提供至全局I/O线对GIO1和GIOB1。局部I/O线控制器720包括第一至第四NMOS晶体管721、722、723和724，并且响应于第三连接控制信号PMUXON3和第四连接控制信号PMUXON4控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
例如，当第一局部感测使能信号PLSAEN1、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2中的每一个是高电平并且局部使能信号LEN1是高电平时，第二局部感测使能信号PLSAEN2、第三连接控制信号PMUXON3和第四连接控制信号PMUXON4中的每一个变为低电平。因此，局部读出放大器710被禁用，并且局部I/O线控制器720切断了局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
例如，当第一局部感测使能信号PLSAEN1、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2中的每一个是高电平并且局部使能信号LEN1是低电平时，第二局部感测使能信号PLSAEN2、第三连接控制信号PMUXON3和第四连接控制信号PMUXON4中的每一个变为高电平。因此，局部读出放大器710被启用，并且局部I/O线控制器720提供局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
图15示出了图12中的位线读出放大器区的另一示例。
在图15中，图9中的信号产生器530将局部使能信号LEN21直接应用于布置在位线读出放大器区BLSAB_1中的局部读出放大器电路700。在这种情况下，列解码器271提供局部使能信号LEN21，并且行解码器261不提供第一使能信号。
图16是示出根据示例性实施例的图1中的半导体存储器装置的另一示例的框图。
参照图16，半导体存储器装置200b包括控制逻辑电路210、地址寄存器220、分块控制逻辑230、刷新计数器245、行地址多路复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300b、读出放大器单元285、输入/输出(I/O)门控电路290、ECC引擎280和数据I/O缓冲器295。
存储器单元阵列300b包括第一分块阵列310至第八分块阵列380。行解码器260包括分别结合至第一分块阵列310至第八分块阵列380的第一分块行解码器260a至第八分块行解码器260h，列解码器270包括分别结合至第一分块阵列310至第八分块阵列380的第一分块列解码器270a至第八分块列解码器270h，并且读出放大器单元285包括分别结合至第一分块阵列310至第八分块阵列380的第一分块读出放大器285a至第八分块读出放大器285h。第一分块阵列310至第八分块阵列380、第一分块行解码器260a至第八分块行解码器260h、第一分块列解码器270a至第八分块列解码器270h和第一分块读出放大器285a至第八分块读出放大器285h可形成第一分块至第八分块。第一分块阵列310至第八分块阵列380中的每一个包括形成在多条字线WL与多条位线BL的交叉位置处的多个存储器单元MC。
地址寄存器220从存储器控制器100接收地址ADDR，其包括分块地址BANK_ADDR、行地址RADDR和列地址CADDR。地址寄存器220将接收到的分块地址BANK_ADDR提供至分块控制逻辑230，将接收到的行地址RADDR提供至行地址多路复用器240，并且将接收到的列地址CADDR提供至列地址锁存器250。
分块控制逻辑230响应于分块地址BANK_ADDR产生分块控制信号。响应于分块控制信号激活对应于分块地址BANK_ADDR的第一分块行解码器260a至第八分块行解码器260h之一，并且响应于分块控制信号激活对应于分块地址BANK_ADDR的第一分块列解码器270a至第八分块列解码器270h之一。
行地址多路复用器240从地址寄存器220接收行地址RADDR，并且从刷新计数器245接收刷新行地址REF_ADDR。行地址多路复用器240选择性地输出行地址RADDR或刷新行地址REF_ADDR作为行地址RA。将从行地址多路复用器240输出的行地址RA应用于第一分块行解码器260a至第八分块行解码器260h。
第一分块行解码器260a至第八分块行解码器260h中的被分块控制逻辑230激活的被激活的一个分块行解码器对从行地址多路复用器240输出的行地址RA进行解码，并且激活对应于行地址RA的字线。例如，激活的分块行解码器将字线驱动电压施加至对应于行地址RA的字线。另外，激活的分块行解码器在激活对应于行地址RA的字线的同时激活对应于从激活的分块行解码器的行块信息电路400输出的备用行地址SRA的备用字线。
列地址锁存器250从地址寄存器220接收列地址CADDR，并且暂时存储接收到的列地址CADDR。例如，列地址锁存器250可将接收到的列地址CADDR暂时存储在列地址锁存器250的内部存储器中。在一些实施例中，在突发模式下，列地址锁存器250产生相对于接收到的列地址CADDR增加的列地址。列地址锁存器250将暂时存储的或产生的列地址CADDR应用于第一分块列解码器270a至第八分块列解码器270h。
第一分块列解码器270a至第八分块列解码器270h中的激活的一个分块列解码器通过I/O门控电路290激活对应于分块地址BANK_ADDR和列地址CADDR的读出放大器。I/O门控电路290包括用于门控输入/输出数据的电路，并且还包括用于存储从第一分块阵列310至第八分块阵列380输出的数据的读数据锁存器和用于将数据写至第一分块阵列310至第八分块阵列380的写驱动器。
通过结合至第一分块阵列310至第八分块阵列380中的从中读取数据的一个分块阵列的读出放大器感测到从所述一个分块阵列读取的码字CW，并且其存储在I/O门控电路290的读数据锁存器中。在通过ECC引擎280对码字CW执行ECC解码之后，可将存储在读数据锁存器中的码字CW经数据I/O缓冲器295提供至存储器控制器100。在通过ECC引擎280对数据DQ执行ECC编码之后，通过I/O门控电路290的写驱动器在一个分块阵列中写入从存储器控制器100提供至数据I/O缓冲器295的将写在第一分块阵列310至第八分块阵列380中的一个分块阵列中的数据DQ。
数据I/O缓冲器295可基于时钟信号CLK在半导体存储器装置200b的写操作中将数据DQ从存储器控制器100提供至ECC引擎280，并且可在半导体存储器装置200b的读操作中将数据DQ从ECC引擎280提供至存储器控制器100。
在写操作中，ECC引擎280可基于来自数据I/O缓冲器295的数据DQ产生奇偶校验位，并且可为I/O门控电路290提供包括数据DQ和奇偶校验位的码字CW。I/O门控电路290可将码字CW写入一个分块阵列中。
在读操作中，ECC引擎280可从I/O门控电路290接收从一个分块阵列读取的码字CW。ECC引擎280可基于码字CW中的奇偶校验位对数据DQ执行ECC解码，可校正数据DQ中的至少一个错误比特，并且可将校正的数据提供至数据I/O缓冲器295。
控制逻辑电路210可控制半导体存储器装置200b的操作。例如，控制逻辑电路210可产生用于半导体存储器装置200b的控制信号，以执行写操作或读操作。控制逻辑电路210包括对从存储器控制器100接收到的命令CMD的命令进行解码的解码器211和对半导体存储器装置200b的操作模式进行设置的模式寄存器212。
第一分块阵列310至第八分块阵列380中的每一个可包括多个存储器块，并且基于行地址RADDR的行块等同比特将存储器块划分为多个行块。第一分块行解码器260a至第八分块行解码器260h中的每一个可采用图6中的行解码器261，并且可将行块信息信号提供至第一分块列解码器270a至第八分块列解码器270h中对应的一个。第一分块列解码器270a至第八分块列解码器270h中的每一个可采用图6中的列解码器271，并且可基于列地址CADDR和行块信息信号利用第二区段中的备用位线修复结合至第一区段中的有缺陷的单元的位线。在示例实施例中，第一区段和第二区段可位于相同的存储器块中。
图17是示出根据示例实施例的操作半导体存储器装置的方法的流程图。
参照图2至图17，在操作半导体存储器装置200的方法中，半导体存储器装置200包括具有多个存储器块的存储器单元阵列，多个存储器块中的每一个包括结合至字线和位线的多个动态存储器单元，多个存储器块中的每一个通过对应于行地址的一部分比特的行块等同比特被划分为多个行块，并且行块中的每一个包括在第一方向上排列的多个子阵列块，行解码器261响应于行地址RADDR激活第一行块中的第一字线，并且当第一行块包括至少一个有缺陷的单元时，激活与第一行块不同的第二行块中的第二字线(S110)。
列解码器271响应于列地址CADDR和指示第一行块包括至少一个有缺陷的单元的行块信息信号RBIN利用第一区段中的第一备用位线和第二区段中的第二备用位线之一修复结合至至少一个有缺陷的单元的第一位线(S120)。
图18A和图18B示出了根据示例实施例的操作半导体存储器装置的方法。
参照图2至图16、图18A和图18B，半导体存储器装置200接收激活命令和指示包括在第一行块中的字线的第一行地址(S210)。行解码器261中的行块信息电路400确定是否激活包括在第二行块中的第二字线(S220)。当未激活字线时(S220中的否)，行解码器261激活第一字线(S240)，并且列解码器271通过写命令或读命令接收列地址(S260)。
当第一行块包括至少一个有缺陷的单元并且字线待激活时(S220中的是)，行解码器261激活第一字线和第二字线(S230)并且列解码器271通过写命令或读命令接收列地址(S250)。列解码器271中的对应的修复电路(例如，修复电路50_1至50_I之一)确定列地址CADDR是否匹配结合至至少一个有缺陷的单元的位线的有缺陷的列地址(S270)。
当列地址CADDR匹配有缺陷的列地址时(S270中的是)，列解码器271中的对应的修复电路通过参照熔丝电路520确定使用第二区段中的备用位线。当将要使用第二区段中的备用位线时(S280中的是)，列解码器271中的对应的修复电路激活第二修复信号CREN2并且激活对应的第二使能信号OENY，并且对应的子列解码器(例如，子列解码器55_1至55_I之一)选择备用列选择线SCSL并且通过利用结合至第二字线和备用位线的备用单元执行列冗余操作(S310)。例如，对应的子列解码器选择备用列选择线SCSL，以通过第二区段中的备用位线输入/输出数据。当不使用第二区段中的备用位线时(S280中的否)，列解码器271中的对应的修复电路激活第一修复信号CREN1，并且对应的子列解码器选择备用列选择线SCSL，并且通过利用结合至第一字线和备用位线的备用单元执行列冗余操作(S320)。
当列地址CADDR不匹配有缺陷的列地址时(S270中的否)，有缺陷的单元不结合至第一字线。因此，列解码器271访问通过行地址RADDR和列地址CADDR指示的存储器单元(S330)。
图18C示出了在图18A和图18B中访问存储器单元。
在图18C中，假设第一存储器块MB1被划分为多个区段SEG1至SEG8。
参照图18C，由于对应于第一区段SEG4中的列选择线CSL1的存储器单元是正常单元，通过列选择线CSL1选择结合至字线WLa的存储器单元。由于对应于第一区段SEG4中的列选择线CSL2的存储器单元是有缺陷的单元，因此利用结合至字线WLa并且通过备用列选择线SCSL1选择的备用存储器单元修复结合至字线WLa的有缺陷的单元，如标号581指示的。由于对应于第一区段SEG4中的列选择线CSL3的存储器单元是有缺陷的单元，因此利用结合至第二区段SEG5中的字线WLb并且通过备用列选择线SCSL2选择的备用存储器单元修复结合至字线WLa的有缺陷的单元，如标号582指示的。
因此，根据示例实施例，当包括区段的行块包括至少一个有缺陷的单元，并且同一区段中的备用位线不可用时，列解码器可利用不同区段中的备用位线修复结合至有缺陷的存储器单元的位线。列解码器选择备用位线，以通过不同区段中的备用位线输入/输出数据。因此，半导体存储器装置200可增大列修复操作的灵活性和产率。
图19是示出根据示例性实施例的半导体存储器装置的框图。
参照图19，半导体存储器装置800可包括在堆叠的芯片结构中提供软错误分析和校正功能的第一组芯片810和第二组芯片820。
第一组芯片810可包括至少一个缓冲器芯片。第二组芯片820可包括堆叠在第一组芯片810上的多个存储器芯片820-1至820-s，并且通过从存储器芯片820-s延伸穿过中间存储器芯片820-s-1至820-1到达第一组芯片810的多个硅通孔(TSV)线传递数据。
存储器芯片820-1至820-s中的至少一个可包括基于将被发送至第一组芯片810的传输数据产生传输奇偶校验位的第一类型错误校正码(ECC)引擎822。第一类型ECC引擎822可被称作“单元核ECC引擎”。
缓冲器芯片810可包括第二类型ECC引擎812，当从通过TSV线接收到的传输数据检测到传输错误时，第二类型ECC引擎812利用传输奇偶校验位校正传输错误，并且产生错误校正的数据。第二类型ECC引擎812可被称作“过孔ECC引擎”。缓冲器芯片810可包括地址解码器814，并且地址解码器814可采用图6中的行解码器261和列解码器271。
半导体存储器装置800可为堆叠芯片类型存储器装置或者通过TSV线传递数据和控制信号的堆叠的存储器装置。TSV线也可被称作“穿通电极”。
第一类型ECC引擎822可在发送传输数据之前对从存储器芯片820-s输出的数据执行错误校正。
通过以上描述，形成在一个存储器芯片820-r的TSV线组832可包括多条TSV线L1至Ls，并且奇偶校验TSV线组834可包括多条TSV线L10至Lt。数据TSV线组832的TSV线L1至Ls和奇偶校验TSV线组834的奇偶校验TSV线L10至Lt可连接至对应地形成在存储器芯片820-1至820-s中的微凸块MCB。
存储器芯片820-1至820-s中的至少一个可包括DRAM单元，它们各自包括至少一个访问晶体管和一个存储电容器。
半导体存储器装置800可具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与存储器控制器通信。缓冲器芯片810可通过数据总线B10与存储器控制器连接。
表示为单元核ECC引擎的第一类型ECC引擎822可分别通过奇偶校验TSV线组834和数据TSV线组832输出传输奇偶校验位以及传输数据。输出的传输数据可为通过第一类型ECC引擎822校正错误的数据。
表示为过孔ECC引擎的第二类型ECC引擎812可基于通过奇偶校验TSV线组834接收到的传输奇偶校验位确定在通过数据TSV线组832接收到的传输数据是否出现传输错误。当检测到传输错误时，第二类型的ECC引擎812可利用传输奇偶校验位校正传输数据的传输错误。当传输错误不可校正时，第二类型ECC引擎812可输出指示出现不可校正数据错误的信息。
图20是采用根据示例性实施例的图19的半导体存储器装置的3D芯片结构的剖视图。
图20示出了主机和高带宽存储器(HBM)不用中间层直接连接的3D芯片结构900。
参照图20，诸如系统芯片(SoC)、中央处理单元(CPU)或图形处理单元(GPU)的主机芯片920可利用倒装芯片凸块FB布置在印刷电路板(PCB)910上。存储器芯片D11至D14可堆叠在主机芯片920上，以实施诸如图19中的第二组芯片820的HBM结构。在图20中，省略了图19的缓冲器芯片810或逻辑芯片。然而，缓冲器芯片810或逻辑芯片可布置在存储器芯片D11与主机芯片910之间。为了实施HBM(820)结构，TSV线可形成在存储器芯片D11至D14。例如，TSV线可形成为从存储器芯片D14延伸至存储器芯片D13、D12和D11。TSV线可与置于各存储器芯片之间的微凸块MCB电连接。
本发明构思的方面可应用于利用半导体存储器装置的系统。
以上示出了示例性实施例并且不理解为其限制。虽然描述了一些示例性实施例，但是本领域技术人员应该容易理解，在不本质脱离本发明构思的新颖性教导和优点的情况下，在示例性实施例中许多修改都是可以的。因此，所有这些修改旨在被包括在权利要求限定的本发明构思的范围内。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列，其包括多个存储器块，所述多个存储器块中的每一个包括结合至字线和位线的多个动态存储器单元，其中，所述多个存储器块中的每一个通过对应于行地址的一部分比特的至少一个行块等同比特被划分为多个行块，并且所述多个行块中的每一个包括在第一方向上排列的多个子阵列块；
行解码器，其被构造为：
响应于所述行地址激活所述多个行块中的第一行块中的第一字线；
当所述第一行块包括至少一个有缺陷的单元时，激活所述多个行块中的第二行块中的第二字线，所述第二行块与所述第一行块不同；并且
输出指示所述第二字线是否被激活的行块信息信号，
其中，所述第一行块与多个区段中的第一区段关联，所述第二行块与所述多个区段中的第二区段关联，所述第二区段与所述第一区段不同，并且所述多个存储器块在与所述第一方向交叉的第二方向上被划分为所述多个区段；以及
列解码器，其被构造为响应于列地址和所述行块信息信号、利用所述第一区段中的第一备用位线和所述第二区段中的第二备用位线之一，修复结合至所述至少一个有缺陷的单元的第一位线。
2.根据权利要求1所述的半导体存储器装置，
其中，所述多个区段中的每一个包括多条位线和至少一条备用位线，
其中，通过激活命令接收所述行地址，并且
其中，通过写命令或读命令接收所述列地址。
3.根据权利要求1所述的半导体存储器装置，
其中，所述行解码器包括多个行块熔丝电路，每个行块熔丝电路对应于所述多个行块之一，并且
其中，所述多个行块熔丝电路中的每一个包括：
行块信息存储表，其被构造为存储：与有缺陷的行块关联的有缺陷的行块地址，所述有缺陷的行块包括所述至少一个有缺陷的单元；对应的行块的行块地址信息；确定是否激活所述第二字线和主熔丝比特的替代行块信息，所述主熔丝比特指示所述对应的行块是否能够被用作替代行块；
行块比较器，其被构造为将所述至少一个行块等同比特与所述有缺陷的行块地址进行比较，以输出行块匹配信号；以及
信号产生器，其被构造为为所述列解码器提供与所述行块匹配信号关联的行块信息信号，并且被构造为基于所述行块匹配信号和所述替代行块信息输出与所述第二字线的激活关联的第一激活信号，
其中，所述行块信息存储表被构造为响应于所述行块匹配信号将所述替代行块信息提供至所述信号产生器。
4.根据权利要求1所述的半导体存储器装置，其中，所述列解码器包括：
多个子列解码器，其对应于所述多个存储器块；以及
多个修复电路，其对应于所述多个子列解码器，并且
其中，所述多个修复电路中的每一个被构造为将第一修复信号、第二修复信号和内部使能信号施加至所述多个子列解码器的对应的子列解码器，所述内部使能信号与所述第二字线的激活关联。
5.根据权利要求4所述的半导体存储器装置，其中，所述多个修复电路中的对应于所述多个存储器块中的第一存储器块的修复电路被构造为通过激活所述第一修复信号用所述第一备用位线修复所述第一位线，并且被构造为通过激活所述第二修复信号用所述第二备用位线修复所述第一位线。
6.根据权利要求4所述的半导体存储器装置，其中，所述多个修复电路中的每一个包括：
失效地址存储表，其被构造为存储与所述多个存储器块的对应的存储器块的有缺陷的单元的列地址信息关联的失效列地址信息；
列地址比较器，其被构造为将所述列地址与所述失效列地址信息进行比较，以输出指示所述列地址是否匹配所述失效列地址信息的列匹配信号；
熔丝电路，其包括多个熔丝组，其中，所述多个熔丝组中的每一个存储：关于对应的存储器块中的各区段中的每一个的备用位线的备用位线信息；以及与对应的区段的备用位线的可用性关联的主熔丝比特；
信号产生器，其被构造为基于所述行块信息信号、所述备用位线信息和所述主熔丝比特产生与所述第二字线的激活关联的所述内部使能信号；以及
修复信号产生器，其被构造为基于所述列匹配信号和所述主熔丝比特选择性地激活所述第一修复信号和所述第二修复信号。
7.根据权利要求4所述的半导体存储器装置，其中，所述多个子列解码器中的每一个包括：
列选择线驱动器，其被构造为响应于所述列地址和通过所述多个修复电路的对应的修复电路输出的所述列匹配信号选择列选择线，以选择所述第一区段中的所述第一位线；以及
备用列选择线驱动器，其被构造为选择性地激活与所述第二区段关联的第二使能信号，并且被构造为响应于所述列匹配信号、所述第一修复信号、所述第二修复信号和所述内部使能信号选择备用列选择线，以通过所述第一区段中的所述第一备用位线或所述第二区段中的所述第二备用位线输入和输出数据。
8.根据权利要求7所述的半导体存储器装置，其中，所述列选择线驱动器被构造为当所述列匹配信号指示所述列地址不匹配失效列地址信息时，选择对应于所述列地址的列选择线。
9.根据权利要求7所述的半导体存储器装置，其中，所述备用列选择线驱动器被构造为将所述第二使能信号去激活，并且被构造为当所述列匹配信号指示所述列地址匹配失效列地址信息并且所述第一修复信号被激活时，选择所述备用列选择线，以通过所述第一区段中的所述第一备用位线输入和输出数据。
10.根据权利要求7所述的半导体存储器装置，其中，所述备用列选择线驱动器被构造为将所述第二使能信号去激活，并且被构造为当所述列匹配信号指示所述列地址匹配失效列地址信息并且所述第二修复信号被激活时，选择所述备用列选择线，以通过所述第二区段中的所述第二备用位线输入和输出数据。
11.根据权利要求4所述的半导体存储器装置，
其中，所述多个区段在衬底的所述第一方向和所述第二方向上布置，并且
其中，所述存储器单元阵列还包括：
多个子字线驱动器区，其在第一方向上布置在所述多个区段之间；
多个位线读出放大器区，其在第二方向上布置在所述多个区段之间；以及
多个局部读出放大器电路，其布置在所述多个位线读出放大器区中。
12.根据权利要求11所述的半导体存储器装置，其中，所述存储器单元阵列还包括：
逻辑门，其被构造为对与所述第二区段的激活关联的第一使能信号和第二使能信号执行逻辑操作，以将局部使能信号提供至所述多个局部读出放大器电路中的对应的局部读出放大器电路。
13.根据权利要求12所述的半导体存储器装置，其中，对应于所述第二区段的所述对应的局部读出放大器电路被激活，并且通过所述第二区段中的所述第二备用位线输入和输出数据。
14.根据权利要求1所述的半导体存储器装置，还包括：
外围电路，其被构造为响应于从外部装置接收的命令和地址控制所述行解码器和所述列解码器，
其中，所述外围电路包括错误校正码引擎，所述错误校正码引擎被构造为对将被存储在所述存储器单元阵列中的数据执行错误校正码编码，并且被构造为对从所述存储器单元阵列读取的数据执行错误校正码解码。
15.根据权利要求14所述的半导体存储器装置，其中，所述外围电路被构造为基于所述错误校正码引擎的错误校正能力控制通过所述第一备用位线和所述第二备用位线之一对第一位线的修复。
16.根据权利要求1所述的半导体存储器装置，包括：
第一组芯片，其包括至少一个缓冲器芯片；以及
第二组芯片，其包括多个存储器芯片，其中，所述多个存储器芯片堆叠在所述第一组芯片上，并且被构造为通过多个硅通孔线传递数据，
其中，所述多个存储器芯片中的每一个包括多个动态存储器单元，并且
其中，所述至少一个缓冲器芯片包括所述行解码器和所述列解码器。
17.一种半导体存储器装置，包括：
存储器单元阵列，其包括多个存储器块，所述多个存储器块中的每一个包括结合至字线和位线的多个动态存储器单元，其中，所述多个存储器块中的每一个通过对应于行地址的一部分比特的行块等同比特被划分为多个行块，并且所述多个行块中的每一个包括在第一方向上排列的多个子阵列块；以及
地址解码器，其被构造为基于通过写命令或读命令接收的列地址改变存储或输出数据的存储器单元的物理行地址。
18.根据权利要求17所述的半导体存储器装置，
其中，通过激活命令接收所述行地址，并且
其中，所述地址解码器包括：
行解码器，其被构造为：
响应于所述行地址激活所述多个行块中的第一行块中的第一字线；
当所述第一行块包括至少一个有缺陷的单元时，激活所述多个行块中的与所述第一行块不同的第二行块中的第二字线，并且
输出指示所述第二字线是否被激活的行块信息信号，
其中，所述第一行块与多个区段中的第一区段关联，所述第二行块与所述多个区段中的与所述第一区段不同的第二区段关联，并且所述多个存储器块在与所述第一方向交叉的第二方向上被划分为所述多个区段；以及
列解码器，其被构造为响应于列地址和所述行块信息信号、利用所述第一区段中的第一备用位线和所述第二区段中的第二备用位线之一，修复结合至所述至少一个有缺陷的单元的第一位线。
19.一种操作半导体存储器装置的方法，其中，半导体存储器装置包括存储器单元阵列，其包括多个存储器块，所述多个存储器块中的每一个包括结合至字线和位线的多个动态存储器单元，其中，所述多个存储器块中的每一个通过对应于行地址的一部分比特的行块等同比特而被划分为多个行块，并且所述多个行块中的每一个包括在第一方向上排列的多个子阵列块，所述方法包括：
响应于所述行地址，通过行解码器激活所述多个行块中的第一行块中的第一字线；
当所述第一行块包括至少一个有缺陷的单元时，激活所述多个行块中的与所述第一行块不同的第二行块中的第二字线；以及
响应于列地址和行块信息信号，通过列解码器利用多个区段中的第一区段中的第一备用位线和所述多个区段中的第二区段中的第二备用位线之一，修复结合至所述至少一个有缺陷的单元的第一位线，
其中，所述行块信息信号指示所述第一行块包括所述至少一个有缺陷的单元。
20.根据权利要求19所述的方法，
其中，所述第一行块与所述多个区段中的所述第一区段关联，所述第二行块与所述多个区段中的与所述第一区段不同的所述第二区段关联，并且所述多个存储器块在与所述第一方向交叉的第二方向上被划分为所述多个区段，
其中，所述多个区段中的每一个包括多条位线和至少一条备用位线，
其中，通过激活命令接收所述行地址，并且
其中，通过写命令或读命令接收所述列地址。
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