CN1700356B - 半导体存储器 - Google Patents

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Abstract

本发明提供了一种半导体存储器，涉及用于确定地检测半导体存储器的存储单元的故障的技术。连接到第一伪信号线的第一伪存储单元具有与真存储单元相同的形状和特性。第一伪存储单元被排列为与最外面的真存储单元相邻。在测试模式期间，电压设置电路将第一伪信号线的电压从第一电压改变到第二电压，以便将测试数据写入第一伪存储单元。通过利用操作控制电路将与测试数据具有相反逻辑的数据写入与第一伪存储单元相邻的真存储单元，可以检测出在彼此相邻的真存储单元和第一伪存储单元之间可能发生的泄露故障。

Description

半导体存储器
技术领域
本发明涉及用于确定地检测半导体存储器的存储单元的故障的技术。
背景技术
半导体存储器的存储单元阵列包括以矩阵形式排列的多个存储单元以及用于将所述存储单元连接到字译码器、读出放大器等的接线(字线和位线)。与存储单元阵列附近的电路相比，在存储单元阵列中，元件和接线排列得比较密。换句话说，存储单元阵列内部的元件和接线布局密度与存储单元阵列外部是不同的。因此，因为制造过程中的光晕(halation)等因素，存储单元阵列内部区域中的元件和接线的形状可能不同于外围区域中的元件和接线的形状。这种形状差别可能导致短路故障和断路故障，因此降低了成品率。
根据传统的技术，为了使存储单元阵列内部区域中的元件和接线的形状与外围区域的相同，以提高成品率，就在存储单元阵列的外围区域形成伪存储单元和伪接线(例如伪字线)。例如，如日本未审查专利申请No.2000-207899和2001-351399所述，没有数据必须被写入到伪存储单元中(即，该伪单元不被访问)。因此，与被写入给定数据的存储单元(即，真存储单元)相比，伪存储单元被形成为具有更简单的结构。
发明内容
本发明的一个目的是确定地找出排列在存储单元阵列外围区域中的存储单元的故障。
本发明的另一个目的是在加速测试中向所有存储单元施加足够的应力。
在根据本发明一个方面的半导体存储器中，真信号线被分别连接到多个真存储单元行，所述真存储单元行中的每一行由在一个方向上排列的真存储单元形成。第一伪信号线在其中排列有真存储单元的区域外沿着真信号线布线。第一伪存储单元被连接到第一伪信号线，使得在测试模式期间预定逻辑电平可被写入第一伪存储单元。第一伪存储单元具有与真存储单元相同的形状和特性，并且被排列为与所述真存储单元相邻。在正常操作模式期间，电压设置电路将第一伪信号线设置到第一电压，以便将第一伪存储单元保持在非写入状态中。此外，在测试模式期间，电压设置电路将第一伪信号线设置到第二电压，以便将测试数据写入第一伪存储单元。通过利用操作控制电路将与测试数据的逻辑相反的数据写入与第一伪存储单元相邻的真存储单元，可以检测出在彼此相邻的真存储单元和第一伪存储单元之间可能发生的泄露故障。换句话说，这可以检测出最外面的真存储单元的故障，传统技术是不能检测出这种故障的。因此，在由多个测试形成的测试过程的上半时，可以将具有前述泄露故障的半导体存储器作为缺陷产品剔除，就没有必要在测试过程的下半时测试该缺陷产品，从而减少了测试开销。此外，这也可以防止将具有泄露故障的半导体存储器向市场发货。
在根据本发明一个方面的半导体储存器的优选实施例中，真存储单元和第一伪存储单元都是动态存储单元，其中每一个都包括以电荷形式保持数据的电容器以及导通以对所述电容器充电/放电的传输晶体管(transfertransistor)。动态存储单元通过存储在电容器中的电荷来保持数据。在真存储单元与第一伪存储单元之间存在泄露故障的情况下，保持在真存储单元中的数据丢失。然而，前述泄露故障检测可以可靠地检测出彼此相邻的真存储单元和第一伪存储单元的电容器之间的泄露故障。换句话说，可以可靠地检测出有关最外面的真存储单元的电容器特性的故障。电容器被形成为在小区域中具有大面积的相反电极，以便改善数据保持特性。因此，所述电容器通常具有复杂的三维形状。稍稍改变制造条件，就可能导致在相邻电容器之间发生泄露故障；因此，泄露故障检测非常重要。
在根据本发明一个方面的半导体储存器的优选实施例中，测试接头在测试模式期间接收预定电压。电压设置电路根据测试接头所接收到的预定电压，将第二电压输出到第一伪信号线。因此，通过将测试接头连接到LSI测试仪等测试装置，可以轻易的实现前述泄露故障检测。
在根据本发明一个方面的半导体储存器的优选实施例中，命令译码器对命令信号进行译码。操作控制电路在经由命令译码器接收到访问命令时访问真存储单元。当经由命令译码器接收到测试命令时，操作控制电路将半导体存储器从正常操作模式转换到测试模式，并且将从电压设置电路输出的电压从第一电压改变到第二电压。由于可以使用该测试命令检测前述泄露故障，所以不需要专用测试接头。只使用在正常操作模式中使用的接头就可以检测泄露故障。因此，这可以防止增加半导体存储器的芯片尺寸。
在根据本发明一个方面的半导体储存器的优选实施例中，测试模式是老化(burn-in)测试模式，其中在高温、高电压下运行半导体存储器，以便剔除初期故障产品。泄露故障是边缘故障。在半导体存储器具有泄露故障的情况中，当其连续运行(即，给以应力)时，泄露数量可能增加。通过老化测试，将包括缺陷真存储单元的半导体存储器作为缺陷产品剔除，从而可以防止在其被售出后才发现泄露缺陷。
在根据本发明一个方面的半导体储存器的优选实施例中，第二伪信号线被排列在第一伪信号线的外面，并且被固定到第三电压。第二伪存储单元被连接到第二伪信号线。通过将与被写入真存储单元的数据相反的数据只写入与这个真存储单元相邻的第一伪存储单元，可以实现泄露故障的检测。不与该真存储单元相邻的第二伪存储单元处于何种状态是不相关的。由于没有必要将第二伪信号线的电压从第一电压改变到第二电压，所以电压设置电路的驱动能力可以被最小化。因此，可以将电压设置电路的电路规模做得更小，并且可以减小半导体存储器的芯片尺寸。
在根据本发明一个方面的半导体储存器的优选实施例中，真存储单元和第一伪存储单元的每一个都包括存储元件和连接到存储元件的传输开关(transfer switch)。真信号线是与真存储单元的传输开关的控制接头相连的真字线。第一伪信号线是与第一伪存储单元的传输开关的控制接头相连的伪字线。第一电压用于关断第一伪存储单元的传输开关，而第二电压用于导通第一伪存储单元的传输开关。因此，在测试模式期间，通过将伪字线设置到第二电压，导通第一伪存储单元的传输开关以将测试数据写入第一伪存储单元，以及使用操作控制电路将与测试数据具有相反逻辑的数据写入与第一伪存储单元相邻的真存储单元，可以检测出前述泄露故障。在正常操作期间，伪字线被设置为关断传输开关的电压。因此，没有数据被写入第一伪存储单元。这可以防止强应力被施加到彼此相邻的真存储单元和伪存储单元之间。
在根据本发明一个方面的半导体储存器的优选实施例中，真存储单元和第一伪存储单元的每一个都包括存储元件和连接到存储元件的传输开关。真信号线是与真存储单元的传输开关相连的真位线。第一伪信号线是与第一伪存储单元的传输开关相连的伪位线。第一电压是预充电电压，其是用于真位线和伪位线的复位电压。第二电压用于将高逻辑电平写入真存储单元和第一伪存储单元。因此，在测试模式期间，通过将伪位线设置到第二电压，将测试数据写入第一伪存储单元，并且利用操作控制电路将与测试数据具有相反逻辑的数据写入与第一伪存储单元相邻的真存储单元，可以检测出前述泄露故障。在正常操作期间，伪位线被设置到预充电电压。因此，可以防止强应力被施加到彼此相邻的真存储单元和伪存储单元之间。
附图说明
结合附图阅读下面的详细描述，本发明的性质、原理和用途将变得更加清楚，在附图中，相同的部分用相同的标号指示，其中：
图1是根据本发明第一实施方式的半导体存储器的方框图；
图2是示出了图1所示存储单元阵列的主要部分的细节的电路图；
图3示出了第一实施方式中的老化测试；
图4示出了本发明之前的老化测试；
图5是根据本发明第二实施方式的半导体存储器的方框图；
图6示出了第二实施方式中的老化测试；
图7是根据本发明第三实施方式的半导体存储器的方框图；
图8示出了第三实施方式中的老化测试；
图9示出了本发明之前的老化测试；以及
图10是根据本发明第四实施方式的半导体存储器的方框图；
具体实施方式
本发明用于解决以下问题。
通常，在半导体存储器测试过程中，采用将具有相反逻辑的数据写到相邻存储单元上的测试，来剔除具有由相邻存储单元之间的数据泄露所导致的故障的芯片。此外，为了防止售出后发生前述故障(即，为了提前剔除在其中将要发生前述故障的半导体存储器)，要采用加速测试(例如，老化测试)。在加速测试中，通过使用在正常读操作和写操作中不会使用的电压，将具有相反逻辑的数据写到相邻的存储单元上。
然而，在存储单元阵列的外围区域中的存储单元外，布置有伪存储单元。因此，对于在存储单元阵列的外围区域中的存储单元而言，与内部区域中的存储单元不同，存储单元间的数据泄露是不能被充分检测出来的。因此，在由多个测试形成的测试过程中，可能在下半时发现由存储单元间的异常泄露导致的故障。在这种情形中，发现故障之前所执行的测试找不到任何问题，因此增加了测试开销。尤其是在包括用于修复故障的冗余电路在内的半导体存储器中，如果在故障被修复之后执行的测试中又发现了泄露故障，那么切断熔丝等操作得不到任何效果。这大大影响了测试开销。此外，在加速测试不能检测出前述泄露故障的情形中，该故障可能在芯片被售出后发生。
现在参考附图描述本发明的优选实施方式。在附图中，双圆圈表示外部接头。图中用粗线表示的信号线由多条线路形成。粗线连接的方框部分由多个电路形成。经由外部接头所提供的信号用与该外部接头相同的符号标注。传输信号的信号线用与所述信号相同的标号来标注。
图1示出了本发明第一实施方式的半导体存储器。通过使用CMOS工艺，这种半导体存储器在硅衬底上被形成为DRAM。该DRAM包括命令译码器10、操作控制电路12、数据控制电路14、预译码器16、列译码器18、行译码器20、读出放大器22和存储单元阵列24。
命令译码器10接收经由命令接头提供的命令信号CMD(例如，行地址选通信号/RAS、列地址选通信号/CAS和片选信号/CS)，对由所接收到的命令信号CMD所指示的命令(例如，访问命令(读命令和写命令)和刷新命令)进行译码，然后将与译码结果相对应的内部命令信号输出到操作控制电路12。
操作控制电路12根据来自命令译码器10的内部命令，生成多个用于操作存储单元阵列24的操作控制信号，然后将这些操作控制信号输出到数据控制电路14、列译码器18、行译码器20、读出放大器22和存储单元阵列24。
数据控制电路14包括未示出的输出缓冲器和输入缓冲器。输出缓冲器在读操作期间接收从存储单元MC读取的数据，并且将所接收到的数据输出到数据接头DQ。输入缓冲器在写操作期间，经由数据接头DQ接收将要被写入的数据，并且经由列开关(没有示出)将所接收到的数据输出到位线对BL和/BL。
预译码器16对经由地址接头提供的地址信号ADD进行预译码，然后输出预译码后的信号，即列地址信号CAD和行地址信号RAD。列译码器18与操作控制信号同步运行，以便选择位线对BL和/BL，并且导通由列地址信号CAD所指示的列开关(没有示出)。行译码器20与操作控制信号同步运行，并且选择由行地址信号RAD所指示的字线WL。
读出放大器22与操作控制信号(读出放大器激活信号)同步运行，从而放大位线BL或/BL上的数据信号的幅度。在读操作期间，被读出放大器22放大的数据经由列开关被传输到数据控制电路14，而在写操作期间，则经由位线BL或/BL被写入到存储单元MC。
存储单元阵列24包括以矩阵方式排列的多个易失性动态存储单元MC(真存储单元)，以及被连接到所述存储单元MC的多条字线WL(真信号线)和多条位线BL和/BL(互补位线对)。连接到每一字线WL的真存储单元MC形成一个真存储单元行。
在图1中存储单元阵列24的左侧和右侧(在其中排列有存储单元MC的区域的外面)，与字线WL并列地分别排列有伪字线DWL1(第一伪信号线)。图1中粗圆圈所示的伪存储单元DMC1(第一伪存储单元)被连接到伪字线DWL。伪存储单元具有与存储单元MC相同的形状(布局)和电气特性。伪存储单元被排列为与下述存储单元相邻，所述存储单元是被连接到最左字线WL的存储单元或者被连接到最右字线WL的存储单元。伪存储单元DMC1也被连接到伪存储单元DMC1和存储单元MC共享的位线BL(或/BL)。在测试模式期间，可以将高逻辑电平数据或低逻辑电平数据写到伪存储单元DMC1。本实施方式中的测试模式是老化测试，其中为了剔除初期故障产品，在高温、高电压处运行DRAM。
在本实施例中，在正常操作模式期间，根据命令信号CMD和地址信号ADD来选择字线WL之一，然后访问被连接到位线BL和/BL之一的存储单元MC。换句话说，通过选择一条字线WL，实现了读操作、写操作和刷新操作之一。
伪字线DWL1分别经由反相器(电压设置电路)26和28被连接到测试接头/TEST1。测试接头/TEST1被形成为一个测试焊盘，例如LSI测试仪的探头与其相接触。在测试模式期间，当电平L(低逻辑电平)被提供给测试接头/TEST1时，每条伪字线DWL1被设置为电平H(高逻辑电平；第二电压)。在测试模式期间，当电平H被提供给测试接头/TEST1时，每条伪字线DWL1被设置为电平L(第一电压)。就是说，在测试模式期间，每条伪字线DWL1被设置为电平H(第二电压)或电平L(第一电压)。
此外，在正常操作模式期间，测试接头/TEST1被置于悬浮状态(floating state)中。因此，伪字线DWL1被与反相器26和28的输入端相连的上拉电阻器设置到电平L。换句话说，在正常操作模式期间，反相器26和28将伪字线DWL1的电平固定到电平L(地电压；第一电压)。以这种方式，图2所示的伪存储单元DMC1的传输晶体管被关断，使得伪存储单元DMC1被置于并保持在非写入状态中。
图2示出了图1中所示的存储单元阵列24的左上部分。在图2中，粗虚线所围的伪存储单元DMC1以下述方式排列，即伪存储单元将与最左字线WL相连的存储单元MC夹在它们之间，并且与那些存储单元MC相邻。伪存储单元DMC1被排列在与从左端起第二条字线WL相连的存储单元MC的左侧，从而与那些存储单元MC相邻。
存储单元MC和伪存储单元DMC1的每一个包括用于以电荷形式保持数据的电容器和传输晶体管(传输开关)，所述传输晶体管设置在电容器与位线BL(或/BL)之间，用于对该电容器充电或者放电。传输晶体管的栅极被连接到字线WL或伪字线DWL1。电容器的一端被连接到内部电压线VPR，其具有值为例如内部电源电压VII一半的电压(预充电电压)。电容器的另一端经由传输晶体管被连接到位线BL或/BL。利用内部电压生成电路来降低外部电源电压，就可以生成内部电源电压VII。
在DRAM中使用的动态存储单元MC将数据存储为电荷。例如，电容器中存储有电荷的状态是状态H，而没有电荷被存储在电容器中的状态是状态L。存储在存储单元MC中的电荷会逐渐失去。因此，随着时间的流逝，存储单元MC的状态H改变到状态L。所以，为了保持住状态H，DRAM就需要刷新操作(重写数据操作)。
为了使存储单元MC的数据保持时间(状态H的保持时间)更长，优选地增加电容器的电容。当电容器的电极面积增大，以便增加电容时，电容器的形状就变成三维的，并且变得复杂了。因此，相邻存储单元MC之间的距离变小了，这使得由存储单元之间的异常泄露所导致的故障容易发生。换句话说，与其他类型的半导体存储器相比，在诸如DRAM的包括动态存储单元的半导体存储器中，存储单元之间的泄露故障可能更加容易发生。
图3总地示出了本发明第一实施方式中的老化测试。通过使用诸如在其上连接有多个DRAM的晶片，实现所述老化测试。首先，由LSI测试仪等将图1所示的测试接头/TEST1固定到电平L，然后将DRAM从正常工作模式变换到测试模式(老化测试模式)。在老化测试模式中，提供给DRAM的外部电源电压被设置为比在正常模式中使用的电压(例如，3V)更高的电压(例如，6V)。在该测试模式中，内部电源电压VII与外部电源电压成比例地变高。通过将电平L提供给测试接头/TEST1，反相器26(或28)将向伪字线DWL1输出的电压从电平L(第一电压＝地电压)切换到电平H(第二电压＝外部电源电压VDD)。在测试模式期间，伪字线DWL1被保持在电平H。
接着，电平H被写入与位线BL相连的存储单元MC，并且电平L被写入与位线/BL相连的存储单元MC。同时，伪字线DWL1被固定在电平H上。因此，电平H(测试数据)经由位线BL也被写入伪存储单元DWC1。即，通过改变位线/BL的电压，给定的测试数据可以被写入伪存储单元DMC1。将数据写入存储单元MC的操作使用了比通常提供的内部电源电压(例如，2V)更高的电压(例如，5V)，并且按照预定时间间隔循环执行。然后，读出数据，并且检查写入的数据是否被保持住。
在图3中，电平H被写入用阴影示出的存储单元MC和伪存储单元DMC1(即，它们被置于状态H中)，并且电平L被写入没有阴影的存储单元MC和伪存储单元DMC1(即，它们被置于状态L中)。如图3所示，被称作棋盘图样的数据被写入存储单元阵列24中。通过写入棋盘图样的数据，与所选中的存储单元MC相邻的存储单元MC(即，所选中的存储单元MC的上、下、左、右存储单元MC)保持与所述被选中的存储单元MC相反的电平。因此，由于在存储单元MC之间生成电压差，所以应力被施加到存储单元MC之间，使得预想发生在存储单元MC中的泄露故障显现出来。就是说，执行了加速测试。通过将数据写入存储单元MC，然后在预定时间后再读出该数据，就可以容易地检测出其中发生了泄露故障的存储单元MC，作为加速测试的结果。
这里，假设排列在伪存储单元DMC1之间的真存储单元是存储单元A，从左端连接到第二条字线的存储单元MC是存储单元B。当电平L被写入存储单元A时，电平H被写入排列在围绕存储单元A的位置处的存储单元MC和伪存储单元DMC1(即，右存储单元MC和上、下伪存储单元DMC1)。类似地，当电平L被写入存储单元B时，电平H被写入排列在存储单元B周围的所有存储单元MC和伪存储单元DMC1(即，左伪存储单元DMC1和上、下、右存储单元MC)。因此，施加到排列在存储单元阵列24左右两端的真存储单元MC的应力与施加到存储单元阵列24内部区域中存储单元MC的应力相等。就是说，应力被确定地施加到存储单元A和B，使得加速测试被执行。
图4总地示出了在本发明之前所执行的老化测试。在本发明之前，伪字线DWL1被连接到地线。因此，没有数据可被写入伪存储单元DMC 1，伪存储单元DMC1一直处于状态L。在这种情形中，施加到存储单元阵列24内部区域中的存储单元MC的应力与施加到排列在存储单元阵列24两端的存储单元A和B的应力是不可能相等的。因此，就不可能使存储单元A和B中预想有故障的那一个单元显现出来。结果，如果在测试过程的下半时，在这种存储单元中发生了故障，则增加了测试开销。作为无故障产品发货的DRAM可能售出后成为有故障的。
如上所述，本实施方式中，伪存储单元DMC1具有与真存储单元MC相同的形状及特性，并且用于将伪存储单元DMC1置于状态H中的伪字线DWL1被排列在存储单元阵列24的两侧。因此，可以检测出存储单元阵列24中最外面的真存储单元MC中的泄露故障。通过在由多个测试形成的测试过程的上半时，将具有泄露故障的DRAM作为缺陷产品剔除出去，就没有必要在测试过程的下半时测试该缺陷产品，因此减少了测试开销。此外，也可能防止将具有泄露故障的DRAM发货。
当本发明被应用到DRAM时，可以确定地检测出相邻真存储单元MC和伪存储单元DMC1的电容器之间的泄露故障。稍稍改变制造条件，就可能轻易地改变电容器的形状，并且在相邻电容器之间可以轻易地发生泄露。因此，泄露故障检测是重要的。
老化测试是通过将电压直接施加到测试接头/TEST1执行的。因此，通过将测试接头/TSET1连接到LSI测试仪等，就可以容易地执行前述泄露故障的加速测试，从而可以轻易地检测出泄露故障。
通过执行使用本发明的老化测试，将包括其中会发生故障的真存储单元MC在内的DRAM作为缺陷产品剔除出去，就可以防止其售出后发生泄露故障。
在测试模式期间，伪字线DWL1被设置到电平H，传输晶体管被导通，然后电平H被写入伪存储单元DMC1。因此，应力可以被施加到彼此相邻的真存储单元MC和伪存储单元DMC1的电容器之间，从而可以检测出泄露故障。此外，在正常工作模式期间，伪字线DWL1被设置到电平L，并且传输晶体管被关断。因此，没有数据被写入伪存储单元DMC1。因此，就可以防止强应力被施加在真存储单元MC和相邻的伪存储单元DMC1之间。
图5根据本发明第二实施方式示出了一种半导体存储器。与第一实施方式相同的组件标有相同的标号，并且省略了它们的详细描述。这种半导体存储器通过使用CMOS工艺，在半导体衬底上形成为DRAM。在本实施方式中，第一实施方式的命令译码器10、操作控制电路12和存储单元阵列24被命令译码器10A、操作控制电路12A和存储单元阵列24A分别替换。此外，因为从操作控制电路12A输出测试信号/TEST1，所以没有将测试接头/TEST1包括在内。
命令译码器10A除了具有第一实施方式的命令译码器10的功能外，还具有译码多条测试命令的功能。通过与在正常操作中不使用的命令信号
(非法命令)的组合，测试命令被识别出来。当测试命令被识别出时，DRAM(操作控制电路12A)从正常操作状态转换到测试模式。当从命令译码器10A接收测试命令时，响应于该测试命令，操作控制电路12A将测试信号/TEST1从电平H改变到电平L。就是说，不用形成专门的测试接头，就能够设置测试信号/TEST1的电压。操作控制电路12A和反相器26和28也用作在测试模式期间将伪字线DWL1的电平从电平L(第一电压)切换到电平H(第二电压)的电压设置电路。
存储单元阵列24A还包括在第一实施方式的每条伪字线DWL1(第一伪信号线)外的伪字线DWL2(第二伪信号线)。伪信号线DWL2被连接到地线。伪存储单元DWC2(第二伪存储单元)被连接到伪字线DWL2。伪存储单元DMC1和DMC2具有与真存储单元MC相同的形状(布局)和电气特性。
图6总地示出了本发明第二实施方式中的老化测试。图6详细地示出了图5中所示的存储单元阵列24A的左上部分。在本示例中，如同第一实施方式，被称作棋盘图样的数据也被写入真存储单元MC和伪存储单元DMC1。然而，没有数据被写入与伪字线DWL2相连的伪存储单元DMC2。因此，伪存储单元DMC2处于状态L中。
在本实施方式中，为了将电平H的数据写入存储单元DMC1，这是向真存储单元MC施加应力所要求的，测试信号/TEST1被提供给与伪存储单元DMC1相对应的伪字线DWL1，并且与不写入任何数据的伪存储单元DMC2相连的伪字线DWL2被连接到接地线。由于伪字线DWL2不被驱动，所以可以将反相器26和28的驱动能力做得很小，因此可以减小DRAM的芯片尺寸。
在本实施方式中，也可以实现与第一实施方式中所述相同的效果。此外，在本实施方式中，当经由命令译码器10接收测试命令时，DRAM被从正常操作模式转换到测试模式，使得将伪字线DWL1的电压从地电压改变到内部电源电压VII(其比正常操作模式期间电压高)。因此，不用形成专用测试接头，也可以实现老化测试。就是说，只使用在正常操作模式中使用的接头，就可以实现老化测试，从而检测出泄露故障。因此，可以预防DRAM芯片尺寸的增大。
在测试模式期间，反相器26和28只驱动伪字线DWL1，而不驱动伪字线DWL2，其中所述伪字线DWL1被连接到与真存储单元MC相邻的伪存储单元DMC1。因此，反相器26和28的驱动能力可以被最小化。所以，可以减小DRAM的芯片尺寸。
图7根据本发明第三实施方式示出了一种半导体存储器。与第一实施方式相同的组件标有相同的标号，并且省略了它们的详细描述。这种半导体存储器通过使用CMOS工艺，在半导体衬底上形成为DRAM。在本实施方式中，第一实施方式的存储单元阵列24被存储单元阵列24B替换。此外，DRAM包括CMOS反相器，用于反转测试信号/TEST的逻辑电平，并且将反转后的电平提供给伪位线DBL1(第一伪信号线)。
存储单元阵列24B不包括伪字线DWL1。相反，在图7的上侧和下侧(即，在排列真存储单元MC的区域外)，与位线BL和/BL(真信号线)并列地排列有伪位线DBL1。由连接到每一位线BL或/BL的存储单元MC形成存储单元行。图7中的粗圆圈所表示的伪存储单元DMC1(第一伪存储单元)被连接到伪位线DBL1。伪存储单元DMC1具有与存储单元MC相同的形状(布局)和电气特性。伪存储单元DMC1被排列为与连接到最上位线BL或最下位线/BL的存储单元相邻。伪存储单元DMC 1被连接到与相邻存储单元MC共享的字线WL。
伪位线DBL1分别经由CMOS反相器30和32(电压设置电路)，被连接到测试接头/TEST。测试接头/TEST被形成为一个测试焊盘，例如LSI测试仪的探头与其相接触。当电平L被提供给测试接头/TEST时，每条伪位线DBL1被设置为电平H(内部电源电压VII；第二电压)。
当电平H被提供给测试接头/TEST时，每条伪位线DBL1被设置为其值等于内部电源电压VII一半的内部电压VPR(预充电电压；第一电压)。当测试接头/TEST处于悬浮状态中时，伪位线DBL1通过与CMOS反相器30和32相连的上拉电阻器被设置为内部电压VPR。
图8总地示出了本发明第三实施方式中的老化测试。图8详细地示出了图7中所示的存储单元阵列24B的左上部分。在本实施例中，如同第一实施方式，被称作棋盘图样的数据也被写入真存储单元MC。然而，电平H数据被写入与伪位线DBL1相连的所有伪存储单元DMC1。
假设连接到最上位线BL的存储单元MC之一被选中。如图8所示，当将电平L数据写入被选中的存储单元MC时，所有上侧的伪存储单元DMC1和下、左、右侧的存储单元MC都保持与被选中的存储单元MC相反电平的数据。因此，应力被施加到存储单元MC之间(尤其是在存储单元的电容器之间)。应力的施加使得其中将要发生故障的存储单元MC显露出来。就是说，执行了加速测试。
图9总地示出了在本发明之前所执行的老化测试。在本发明之前，伪位线DBL1被连接到预充电电压线VPR。因此，没有数据可被写入伪存储单元DMC1，伪存储单元DMC1一直被保持在状态L中。在这种情形中，不可能施加足够的应力到与最上位线BL相连的存储单元MC之一(所选中的存储单元)，所述位线BL具有电平L数据。结果，与第一实施方式中(图4)一样，不能使其中将要发生故障的存储单元显现出来。
在本实施方式中，也可以实现与第一实施方式中所述相同的效果。此外，在本实施方式中，在测试模式期间，伪位线DBL1被设置为内部电源电压VII，并且电平H数据被写入伪存储单元DMC1。因此，应力可以被施加到真存储单元MC和相邻的伪存储单元DMC1的电容器之间，从而可以检测出泄露故障。此外，在正常工作模式期间，伪位线DBL1被设置为预充电电压VPR。因此，没有数据被写入伪存储单元DMC1。因此，就可以防止强应力被施加到真存储单元MC和相邻的伪存储单元DMC1之间。
图10根据本发明第四实施方式示出了一种半导体存储器。与第一实施方式和第三实施方式中的相同的组件标有相同的标号，并且省略了对它们的详细描述。这种半导体存储器通过使用CMOS工艺，在半导体衬底上形成为DRAM。在本实施方式中，第一实施方式的命令译码器10、操作控制电路12和存储单元阵列24被命令译码器10C、操作控制电路12C和存储单元阵列24C分别替换。
命令译码器10C具有第一实施方式的命令译码器10的功能，还具有译码多条测试命令的功能。通过与在正常操作中不使用的命令信号(非法命令)的组合，测试命令被识别出来。当测试命令被识别出时，DRAM从正常操作状态被转换到测试模式。当从命令译码器10C接收到测试命令时，操作控制电路12C将测试信号/TEST从电平H改变到电平L。如同第三实施方式一样，测试信号/TEST被提供给CMOS反相器30和32的输入端。操作控制电路12C和反相器30和32也用作将伪位线DBL1的电平从预充电电压VPR(第一电压)切换到内部电源电压VII(第二电压)的电压设置电路。
存储单元阵列24C还包括在第三实施方式的每条伪位线DBL1(第一伪信号线)外的伪位线DBL2(第二伪信号线)。外部伪信号线DWL2被连接到预充电电压线VPR。伪存储单元DWC2(第二伪存储单元)被连接到伪位线DBL2。伪存储单元DMC1和DMC2具有与真存储单元MC相同的形状(布局)和电气特性。
在本实施方式中，如同第二实施方式，为了将电平H的数据写入存储单元DMC1，这是向真存储单元MC施加应力所要求的，内部电源电压VII(电平H)被提供给伪位线DBL1。另一方面，与不写入电平H数据的伪存储单元DMC2相连的伪位线DBL2被连接到预充电电压线VPR。由于伪位线DBL2不被驱动，所以可以将反相器30和32的驱动能力做得很小，因此可以减小DRAM的芯片尺寸。
在本实施方式中，也可以实现与第一、第二和第三实施方式中所述相同的效果。
在前述实施方式中，其中所述的实施例是将本发明应用到DRAM。然而，本发明并不限于此。例如，本发明可以被应用到其他半导体存储器，例如伪SRAM和SRAM。
在前述实施方式中，其中所述的实施例是将本发明应用到老化测试。然而，本发明并不限于此。例如，本发明可被应用到检测存储单元故障(泄露故障)的写/读测试。这种测试允许容易地检测出最外面的存储单元MC的故障。
在第一实施方式中，描述了一个其中存储单元阵列24只包括伪字线DWL1的实施例。然而，本发明并不限于此。例如，包括伪字线DWL1和DWL2在内的第二实施方式的存储单元阵列24A可以被应用到第一实施方式。
在第三实施方式中，描述了一个其中存储单元阵列24B只包括伪位线DBL1的实施例。然而，本发明并不限于此。例如，包括伪位线DBL1和DBL2在内的第四实施方式的存储单元阵列24C可以被应用到第三实施方式。
在第三和第四实施方式中描述了以下实施例，其中在测试模式期间，内部电源电压VII被提供给伪位线DBL1，以便将电平H数据写入伪存储单元DMC1。然而，本发明并不限于此。例如，在测试模式期间，为了将电平H数据或电平L数据写入伪存储单元DMC1，根据测试命令，内部电源电压VII或地电压可能被提供给伪位线DBL1。在这种情形中，伪存储单元DMC1可被强制性地置于状态L中。因此，可以提高测试效率。
本发明不限于上述实施方式，并且可以对其做出各种改变，而不背离本发明的精神和范围。在部分或者所有组件中，可以做出任何改进。

Claims (9)

1.一种半导体存储器，包括：
以矩阵方式排列的多个真存储单元；
分别连接到多个真存储单元行上的多条真信号线，所述真存储单元行中的每一行由在一个方向上排列的真存储单元形成；
在其中排列有所述真存储单元的区域外沿所述真信号线布线的第一伪信号线；
连接到所述第一伪信号线的第一伪存储单元，所述第一伪存储单元具有与所述真存储单元相同的形状和特性，与所述真存储单元相邻，并且在测试模式期间，预定逻辑电平可写入所述第一伪存储单元；
电压设置电路，所述电压设置电路在正常操作模式期间，将所述第一伪信号线设置到第一电压，以将所述第一伪存储单元保持在非写入状态中，并且在测试模式期间，将所述第一伪信号线设置到第二电压，以将测试数据写入所述第一伪存储单元；和
控制对所述真存储单元的访问的操作控制电路。
2.根据权利要求1所述的半导体存储器，其中
所述真存储单元和所述第一伪存储单元是动态存储单元，其中每一个包括用于以电荷形式保持数据的电容器和导通以对所述电容器充电/放电的传输晶体管。
3.根据权利要求1所述的半导体存储器，还包括在测试模式期间接收预定电压的测试接头，其中
所述电压设置电路根据由所述测试接头接收到的预定电压，将第二电压输出到所述第一伪信号线。
4.根据权利要求3所述的半导体存储器，其中
所述测试模式是老化测试模式，其中在高温和高电压下运行所述半导体存储器，以便剔除初期故障产品。
5.根据权利要求1所述的半导体存储器，还包括对命令信号译码的命令译码器，其中
所述操作控制电路当经由所述命令译码器接收访问命令时，访问所述真存储单元，并且当经由所述命令译码器接收测试命令时，将所述半导体存储器从正常操作模式转换到测试模式，以将从所述电压设置电路输出的电压从第一电压转变到第二电压。
6.根据权利要求5所述的半导体存储器，其中
所述测试模式是老化测试模式，其中在高温和高电压下运行所述半导体存储器，以便剔除初期故障产品。
7.根据权利要求1所述的半导体存储器，还包括
至少一条第二伪信号线，所述第二伪信号线被布线在所述第一伪信号线的外部，并且被固定到第三电压；和
连接到所述第二伪信号线的第二伪存储单元。
8.根据权利要求1所述的半导体存储器，其中
所述真存储单元和所述第一伪存储单元的每一个包括存储元件和连接到所述存储元件的传输开关；
所述真信号线是与所述真存储单元的传输开关的控制接头相连的真字线；
所述第一伪信号线是与所述第一伪存储单元的传输开关的控制接头相连的伪字线；
所述第一电压是用于关断所述第一伪存储单元的传输开关的电压；以及
所述第二电压是用于导通所述第一伪存储单元的传输开关的电压。
9.根据权利要求1所述的半导体存储器，其中
所述真存储单元和所述第一伪存储单元的每一个包括存储元件和连接到所述存储元件的传输开关；
所述真信号线是与所述真存储单元的传输开关相连的真位线；
所述第一伪信号线是与所述第一伪存储单元的传输开关相连的伪位线；
所述第一电压是预充电电压，所述预充电电压是用于所述真位线和所述伪位线的复位电压；以及
所述第二电压是用于将高逻辑电平写入所述真存储单元和所述第一伪存储单元的电压。
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