KR101970314B1 - 불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치 - Google Patents

불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치 Download PDF

Info

Publication number
KR101970314B1
KR101970314B1 KR1020120037466A KR20120037466A KR101970314B1 KR 101970314 B1 KR101970314 B1 KR 101970314B1 KR 1020120037466 A KR1020120037466 A KR 1020120037466A KR 20120037466 A KR20120037466 A KR 20120037466A KR 101970314 B1 KR101970314 B1 KR 101970314B1
Authority
KR
South Korea
Prior art keywords
pulse
nonvolatile memory
reset
reset pulse
generating
Prior art date
Application number
KR1020120037466A
Other languages
English (en)
Other versions
KR20130114979A (ko
Inventor
권용진
이광진
김혜진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120037466A priority Critical patent/KR101970314B1/ko
Priority to US13/710,504 priority patent/US8787100B2/en
Priority to CN2013101224325A priority patent/CN103366806A/zh
Publication of KR20130114979A publication Critical patent/KR20130114979A/ko
Application granted granted Critical
Publication of KR101970314B1 publication Critical patent/KR101970314B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0088—Write with the simultaneous writing of a plurality of cells

Abstract

불휘발성 메모리 장치는 셋 펄스를 생성하는 셋 펄스 생성기와, 상기 셋 펄스에 기초하여 리셋 펄스를 생성하는 리셋 펄스 생성기와, 상기 셋 펄스를 이용하여 제1데이터를 제1불휘발성 메모리에 라이트하는 동안, 상기 리셋 펄스를 이용하여 제2데이터를 제2불휘발성 메모리에 라이트하는 라이트 드라이버 블록을 포함한다.

Description

불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치{NON-VOLATILE MEMORY DEVICE, OPERATING METHOD THEREOF, AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 반도체 회로에 관한 것으로, 특히 셋 데이터/리셋 데이터 동시 프로그램 동작 동안 셋 펄스를 이용하여 리셋 펄스를 생성할 수 있는 불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치에 관한 것이다.
칼코게나이드(chalcogenide) 합금이 PRAM(Phase-change RAM)의 상 변화 물질로써 사용된다. 상기 상 변화 물질은 상기 상 변화 물질로 공급되는 전류나 전압에 의해 발생하는 주울 열(Joule heating)에 의하여 결정 상태(낮은 전기 저항)와 비정질 상태(높은 전기 저항) 사이의 가역적인 상 변화를 일으킨다.
따라서, 상기 PRAM은 상기 상 변화에 의한 상 변화 물질의 저항 차이를 이용하여 데이터를 저장한다.
종래의 PRAM은 셋 데이터와 리셋 데이터를 서로 다른 메모리 셀에 동시에 프로그램하는 동작을 지원하지 않았다.
또한, 종래의 PRAM에서 라이트 동작 도중에 리드 동작, 즉 RWW(read-while-wrte) 동작이 수행될 때, 라이트 경로 상의 신호에 의해 리드 경로 상에서 노이즈가 발생하면, 상기 노이즈에 의해 리드 데이터가 손상되어 에러가 발생할 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 라이트 경로의 비트 라인과 리드 경로의 비트 라인 사이의 커플링(coupling)에 따라 발생하는 RWW 노이즈(read-while write noise)를 감소시킬 수 있는 불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 셋 펄스를 생성하는 단계와, 프로그램된 지연 후에 상기 셋 펄스에 기초하여 리셋 펄스를 생성하는 단계를 포함한다.
실시 예에 따라, 상기 프로그램된 지연은 프로그램가능한 메모리에 설정된 정보에 기초하여 결정될 수 있다.
다른 실시 예에 따라, 상기 프로그램된 지연은 퓨즈들 각각의 접속 여부에 따라 결정될 수 있다.
실시 예에 따라 상기 리셋 펄스를 생성하는 단계는 상기 셋 펄스의 활성화 시점에서 상기 리셋 펄스를 생성할 수 있다.
다른 실시 예에 따라, 상기 리셋 펄스를 생성하는 단계는 상기 셋 펄스의 비활성화 시점에서 상기 리셋 펄스를 생성할 수 있다.
또 다른 실시 예에 따라 상기 리셋 펄스를 생성하는 단계는 상기 셋 펄스의 비활성화 시점에서 상기 리셋 펄스가 비활성화 되도록 상기 리셋 펄스를 생성할 수 있다.
또 다른 실시 예에 따라 상기 리셋 펄스를 생성하는 단계는 상기 셋 펄스의 구간 내에 상기 리셋 펄스의 구간이 존재하도록 상기 리셋 펄스를 생성할 수 있다.
상기 셋 펄스가 서로 오버랩 구간을 갖는 펄스들을 포함할 때, 상기 리셋 펄스를 생성하는 단계는 상기 펄스들 중의 어느 하나에 기초하여 상기 리셋 펄스를 생성한다.
상기 동작 방법은 상기 프로그램된 지연에 대응되는 선택 신호들에 응답하여 상기 펄스들 중의 상기 어느 하나를 선택적으로 출력하는 단계를 더 포함한다.
상기 동작 방법은 상기 셋 펄스를 이용하여 제1데이터를 제1불휘발성 메모리에 라이트하는 동안, 상기 리셋 펄스를 이용하여 제2데이터를 제2불휘발성 메모리에 라이트하는 단계를 더 포함한다.
상기 동작 방법은 스위치 신호에 응답하여 동작하는 제1스위치 회로를 이용하여 상기 셋 펄스에 대응되는 제1데이터를 제1불휘발성 메모리에 라이트하는 동안, 상기 스위치 신호에 응답하여 동작하는 제2스위치 회로를 이용하여 상기 리셋 펄스에 대응되는 제2데이터를 제2불휘발성 메모리에 라이트하는 단계와, 상기 스위치 신호는 상기 셋 펄스와 상기 리셋 펄스 중의 어느 하나의 비활성화에 응답하여 비활성화된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 셋 펄스를 생성하는 셋 펄스 생성기와, 상기 셋 펄스에 기초하여 리셋 펄스를 생성하는 리셋 펄스 생성기와, 상기 셋 펄스를 이용하여 제1데이터를 제1불휘발성 메모리에 라이트하는 동안, 상기 리셋 펄스를 이용하여 제2데이터를 제2불휘발성 메모리에 라이트하는 라이트 드라이버 블록을 포함한다.
상기 셋 펄스 생성기가 상기 셋 펄스를 구성하는 펄스들을 순차적으로 생성할 때, 상기 리셋 펄스 생성기는 상기 펄스들 중에서 어느 하나에 응답하여 상기 리셋 펄스를 생성한다.
상기 불휘발성 메모리 장치는 선택 신호들에 응답하여 상기 펄스들 중에서 상기 어느 하나를 선택적으로 출력하는 선택기를 더 포함한다.
상기 불휘발성 메모리 장치는 상기 선택 신호에 대한 정보를 저장하는 메모리를 더 포함한다. 상기 메모리는 모드 레지스터 세트 또는 OTP(one time programmable) 메모리일 수 있다.
상기 불휘발성 메모리 장치는 상기 셋 펄스의 지연을 조절하기 위한 지연 조절 회로를 더 포함하며, 상기 리셋 펄스 생성기는 지연 조절된 셋 펄스에 기초하여 상기 리셋 펄스를 생성한다.
상기 불휘발성 메모리 장치는 상기 셋 펄스와 상기 리셋 펄스 중의 어느 하나의 비활성화에 응답하여, 상기 제1불휘발성 메모리와 상기 라이트 드라이버의 접속, 및 상기 제2불휘발성 메모리와 상기 라이트 드라이버의 접속을 동시에 차단하는 스위치 회로를 더 포함한다.
본 발명의 실시 예에 따른 전자 장치는 불휘발성 메모리 장치와, 상기 불휘발성 메모리의 동작을 제어하는 컨트롤러를 포함한다.
상기 불휘발성 메모리 장치는 셋 펄스를 생성하는 셋 펄스 생성기와, 상기 셋 펄스에 기초하여 리셋 펄스를 생성하는 리셋 펄스 생성기와, 상기 셋 펄스에 응답하여 제1데이터를 제1불휘발성 메모리에 라이트하는 동안, 상기 리셋 펄스에 응답하여 제2데이터를 제2불휘발성 메모리에 라이트하는 라이트 드라이버 블록을 포함한다.
상기 불휘발성 메모리 장치는 상기 셋 펄스의 지연을 조절하기 위한 지연 조절 회로를 더 포함하며, 상기 리셋 펄스 생성기는 지연 조절된 셋 펄스에 기초하여 상기 리셋 펄스를 생성한다.
상기 지연은 상기 컨트롤러에 의해 설정될 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 셋 펄스에 따라 생성된 셋 신호를 제1불휘발성 메모리 셀로 공급하는 동안, 상기 셋 펄스에 기초하여 생성된 리셋 펄스에 따라 생성된 리셋 신호를 제2불휘발성 메모리 셀로 공급하는 단계와, 상기 셋 펄스와 상기 리셋 펄스 중의 어느 하나의 비활성화에 응답하여, 상기 제1불휘발성 메모리 셀로 공급되는 상기 셋 신호와 상기 제2불휘발성 메모리 셀로 공급되는 상기 리셋 신호를 동시에 차단하는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 셋 데이터/리셋 데이터 동시 프로그램 동작 동안, 셋 펄스를 생성한 후 프로그램된 지연 후에 상기 셋 펄스를 이용하여 리셋 펄스를 생성할 수 있는 효과가 있다.
또한, 상기 불휘발성 메모리 장치는 셋 데이터를 프로그램하기 위한 경로와 리셋 데이터를 프로그램하기 위한 경로를 셋 펄스와 리셋 펄스 중의 어느 하나의 비활성화에 응답하여 동시에 차단할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치에 지연을 프로그램하는 방법을 설명하기 위한 시스템을 나타낸다.
도 2는 도 1에 도시된 불휘발성 메모리 장치의 블록도를 나타낸다.
도 3은 도 2에 도시된 불휘발성 메모리 장치의 셋 데이터/리셋 데이터 동시 프로그램 동작을 설명하기 위한 개략적인 블록도를 나타낸다.
도 4는 도 3에 도시된 불휘발성 메모리 장치의 동작을 설명하기 위한 제어 신호들의 타이밍 도와 스위칭 신호의 발생 스킴을 나타낸다.
도 5는 도 4의 스위칭 신호를 생성할 수 있는 스위치 회로의 실시 예를 나타낸다.
도 6은 도 3에 도시된 라이트 드라이버의 블록도를 나타낸다.
도 7은 도 2에 도시된 펄스 생성기의 블록도를 나타낸다.
도 8은 도 7에 도시된 셋 펄스 생성기의 일 실시 예를 나타내는 블록도이다.
도 9는 도 7에 도시된 셋 펄스 생성기에 포함된 인에이블 신호 생성기와 동작 파형들을 나타낸다.
도 10은 도 7의 셋 펄스 생성기의 출력 신호들의 파형도를 나타낸다.
도 11은 도 7에 도시된 셋 펄스 생성기의 다른 실시 예를 나타내는 블록도를 나타낸다.
도 12는 도 7에 도시된 리셋 펄스 생성기의 블록도를 나타낸다.
도 13은 본 발명의 실시 예에 따른 셋 데이터/리셋 데이터 동시 프로그램 동작 시의 전류 프로파일의 일 실시 예를 나타낸다.
도 14는 본 발명의 실시 예에 따른 셋 데이터/리셋 데이터 동시 프로그램 동작 시의 전류 프로파일의 다른 실시 예를 나타낸다.
도 15는 본 발명의 실시 예에 따른 셋 펄스와 리셋 펄스의 타이밍을 나타낸다.
도 16은 본 발명의 다른 실시 예에 따른 셋 펄스와 리셋 펄스의 타이밍을 나타낸다.
도 17은 도 1에 도시된 불휘발성 메모리 장치의 동작을 설명하기 위한 플로우차트이다.
도 18은 도 1에 도시된 불휘발성 메모리 장치와 메모리 컨트롤러를 포함하는 시스템의 일 실시 예를 나타낸다.
도 19는 도 1에 도시된 불휘발성 메모리 장치를 포함하는 컴퓨터 플랫폼을 나타낸다.
도 20은 본 발명의 실시 예에 따른 3차원 불휘발성 메모리 장치의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치에 지연을 프로그램하는 방법을 설명하기 위한 시스템을 나타낸다.
본 명세서에서 "프로그램된 지연(programmed delay)"은 셋 펄스 또는 상기 셋 펄스를 구성하는 펄스들 중의 어느 하나에 기초하여 생성되는 리셋 펄스의 생성 타이밍을 조절할 수 있는 지연량, 지연 시간, 또는 지연 정보를 의미한다.
도 1을 참조하면, 시스템(10)은 테스터(20)와 불휘발성 메모리 장치(30)를 포함한다.
테스터(20)는 불휘발성 메모리 장치(30)의 성능을 테스트할 수 있는 장치를 의미한다.
테스터(20)의 관점에서 불휘발성 메모리 장치(30)는 DUT(device under test)를 의미하고, 상기 DUT는 웨이퍼(15)에 포함된 칩들(chips) 중에서 어느 하나의 칩을 의미할 수 있다. 이때, 불휘발성 메모리 장치(30)는 저항성(resistive) 메모리 장치의 일 예인 PRAM(phase change random access memory)을 의미할 수 있다.
테스터(20)는 셋 데이터와 리셋 데이터를 동시에 불휘발성 메모리 장치(30)에 프로그램하기 위한 명령(CMD)을 불휘발성 메모리 장치(30)로 출력할 수 있다.
본 명세서에서 "동시"라 함은 도 4, 도 13, 도 15, 또는 도 16에 도시된 바와 같이, 셋 펄스(PSET)에 따라 제1데이터가 어느 하나의 메모리 셀에 라이트(또는 프로그램) 되는 동안, 리셋 펄스(PRST)에 따라 제2데이터가 다른 하나의 메모리 셀에 라이트(또는 프로그램) 되는 것, 또는 도 14에 도시된 바와 같이 셋 펄스(PSET)에 따라 제1데이터가 어느 하나의 메모리 셀에 라이트(또는 프로그램) 된 직후에 리셋 펄스(PRST)에 따라 제2데이터가 다른 하나의 메모리 셀에 라이트(또는 프로그램) 되는 것을 의미한다.
따라서 불휘발성 메모리 장치(30)는 명령(CMD)에 따라 셋 데이터(예컨대, 데이터 "1"과 데이터 "0" 중에서 어느 하나(본 명세서에서는 데이터 "1"))와 리셋 데이터(예컨대, 데이터 "1"과 데이터 "0" 중에서 다른 하나(본 명세서에서는 데이터 "0"))를 동시에 불휘발성 메모리 장치(30)에 프로그램하는 동작(이하, "셋 데이터/리셋 데이터 동시 프로그램 동작"이라 한다.)을 수행할 수 있다. 상기 셋 데이터/리셋 데이터 동시 프로그램 동작은 오버라이트(overwrite) 동작이라고도 불릴 수 있다.
실시 예에 따라, 테스터(20)는 명령(CMD) 이외에, 도 7을 참조하여 설명될 선택 신호들(SEL)을 불휘발성 메모리 장치(30)로 더 출력할 수 있다. 이때, 선택 신호들(SEL)은 복수의 비트들을 포함하는 디지털 신호들일 수 있다. 예컨대, 상기 디지털 신호들은 MRS(mode register set)를 특정한 값들로 설정하기 위한 MRS 코드일 수 있다.
테스터(20)로부터 출력되는 선택 신호들(SEL)이 순차적으로 변경될 때, 불휘발성 메모리 장치(30)는 순차적으로 변경되는 선택 신호들(SEL)에 응답하여, 서로 다른 타이밍에서 생성된 리셋 펄스(PRST)를 생성할 수 있다.
테스터(20)는 불휘발성 메모리 장치(30)로부터 출력되는 셋 펄스(PSET)와 리셋 펄스(PRST) 각각의 파형을 모니터링 할 수 있다. 즉, 셋 펄스(PSET)와 리셋 펄스(PRST) 각각의 활성화(activation) 시점과 비활성화(deactivation) 시점은 테스터(20)에 의해 분석될 수 있다.
여기서, 활성화는 특정 신호의 레벨이 로우 레벨 (low level)로부터 하이 레벨(high level)로 변하는 것을 의미하고, 비활성화는 상기 특정 신호의 레벨이 하이 레벨로부터 로우 레벨로 변하는 것을 의미한다.
또한, 테스터(20)는 불휘발성 메모리 장치(30)로부터 출력되는 셋 전류 (ISET)와 리셋 전류(IRST)를 모니터링 할 수 있다. 이때, 셋 전류(ISET)는 셋 펄스 (PSET)에 종족적이고, 리셋 전류(IRST)는 리셋 펄스(PRST)에 종족적이다.
본 명세서에서 셋 전류(ISET)는 셋 펄스(PSET)에 연관된 신호, 예컨대 전압 또는 전류를 의미하고, 리셋 전류(IRST)는 리셋 펄스(IRST)에 연관된 신호, 예컨대 전압 또는 전류를 의미한다.
따라서, 테스터(20)는 셋 전류(ISET)와 리셋 전류(IRST)의 합에 대응되는 총 전류의 프로파일(profile)을 분석할 수 있다.
테스터(20)는, 펄스들(PSET와 PRST) 및/또는 전류들(ISET와 IRST)에 기초하여, 셋 데이터/리셋 데이터 동시 프로그램 동작 시에 필요한 불휘발성 메모리 장치 (30)의 최적 성능을 분석할 수 있다.
예컨대, 테스터(20)는 불휘발성 메모리 장치(30)의 동작 속도, 피크(peak) 전류, 및/또는 RWW(read-while-write) 노이즈를 분석할 수 있다. 이러한 분석 결과에 따라, 리셋 펄스(PRST)의 활성화 시점(또는 활성화 타이밍)을 선택할 수 있는 선택 신호들(SEL)에 대한 정보가 결정될 수 있다. 상기 정보에 따라 셋 펄스(PSET)에 연관된 리셋 펄스(PRST)의 생성 타이밍이 프로그램될 수 있다.
도 7을 참조하여 설명될 선택 신호들(SEL)을 생성하는 메모리(65-2)가 프로그램가능한 메모리, 예컨대 MRS로 구현될 때, 테스터(20)는 MRS 코드를 상기 MRS에 설정 또는 프로그램할 수 있다.
상기 MRS 코드는 불휘발성 메모리 장치(30)가 칩 상태일 때에 설정될 수도 있고, 불휘발성 메모리 장치(30)가 패키지(package)로 패키징된 후에도 설정될 수 있다.
또한, 도 7을 참조하여 설명될 선택 신호들(SEL)을 생성하는 메모리(65-2)가 프로그램가능한 메모리, 예컨대 퓨즈들(fuses)을 포함하는 퓨징(fusing) 회로로 구현될 때, 선택 신호들(SEL)을 설정하기 위해 상기 퓨즈들 각각은 설정자에 의해 컷팅(cutting) 또는 언-컷팅(un-cutting)될 수 있다.
상기 퓨즈들 각각의 특성에 따라, 컷팅(또는 언-퓨징(un-fusing))은 데이터 1과 데이터 0 중에서 어느 하나를 나타내고, 언-컷팅(또는 퓨징(fusing))은 상기 데이터 1과 상기 데이터 0 중에서 다른 하나를 나타낼 수 있다. 따라서, 상기 퓨즈들 각각은 퓨즈, 안티-퓨즈(anti-fuse), 또는 e-퓨즈로 구현될 수 있다.
또한, 메모리(65-2)는 OTP(one-time programmable) 메모리로 구현될 수 있다.
상술한 바와 같이, 리셋 펄스(PRST)의 활성화 시점을 선택할 수 있는 선택 신호들(SEL)에 대한 정보는 테스터(20) 또는 설정자에 의해 메모리(65-2)에 설정될 수 있다.
도 2는 도 1에 도시된 불휘발성 메모리 장치의 블록도를 나타낸다.
불휘발성 메모리 장치, 예컨대 PRAM(30)은 메모리 셀 어레이(40), 로우 디코더 및 워드 라인 드라이버(50), 컬럼 디코더(55), 컬럼 선택 회로(60), 펄스 생성기(65), 라이트 드라이버 및 감지 증폭기 블록(70), 및 컨트롤 로직 회로(80)를 포함한다.
PRAM(30)은 셋 데이터/리셋 데이터 동시 프로그램 동작을 지시하는 명령 (CMD), 셋 데이터 프로그램 동작을 지시하는 명령(CMD), 리셋 데이터 프로그램 동작을 지시하는 명령(CMD), 또는 RWW 동작을 지시하는 명령(CMD)에 따라 동작할 수 있다.
메모리 셀 어레이(40)는 워드 라인들(WL1~WLn; n은 자연수), 비트 라인들 (Y1~Ym; m은 자연수), 및 각각이 워드 라인들(WL1~WLn) 각각과 비트 라인들(Y1~Ym) 각각에 접속된 PRAM 셀들을 포함한다. 이때, 메모리 셀 어레이(40)는 도 2에 도시된 바와 같이 2차원으로 구현될 수 있고, 도 20에 도시된 바와 같이 3차원으로 구현될 수 있다.
로우 디코더 및 워드 라인 드라이버(50)는, 컨트롤 로직 회로(80)로부터 출력된 로우 어드레스(XADD)에 기초하여, 워드 라인들(WL1~WLn) 중에서 어느 하나를 선택하는 동작과 선택된 워드 라인을 필요한 동작 전압으로 구동하는 동작을 수행할 수 있다.
컬럼 디코더(55)는 컨트롤 로직 회로(80)로부터 출력된 컬럼 어드레스 (YADD)에 기초하여 컬럼 선택 신호들(LYm)을 생성할 수 있다.
컬럼 선택 회로(60)는 컬럼 선택 신호들(LYm)에 응답하여 비트 라인들 (Y1~Ym) 각각과 라이트 드라이버 및 감지 증폭기 블록(70) 사이의 접속을 제어할 수 있다.
컬럼 디코더(55)에 포함된 스위치 회로의 구조와 동작은 도 5를 참조하여 설명될 것이다.
펄스 생성기(65)는 제어 신호들(PSET_start, PSET_done, 및 PRST_done)과 클락 신호(ICLK)에 기초하여 셋 펄스(PSET)와 리셋 펄스(PRST)를 생성할 수 있다. 이때, 셋 펄스(PSET)의 생성 타이밍과 리셋 펄스(PRST)의 생성 타이밍 사이에는 프로그램된 지연이 존재할 수 있다.
예컨대, 테스트 단계에서, 펄스 생성기(65)는 제어 신호들(PSET_start, PSET_done, 및 PRST_done), 클락 신호(ICLK), 및 테스터(20)로부터 출력된 선택 신호들(SEL)에 기초하여 셋 펄스(PSET)와 리셋 펄스(PRST)를 생성할 수 있다.
정상 동작 단계에서, 펄스 생성기(65)는 제어 신호들(PSET_start, PSET_done, 및 PRST_done), 클락 신호(ICLK), 및 메모리(도 6의 65-2)로부터 출력된 선택 신호들(SEL)에 기초하여 셋 펄스(PSET)와 리셋 펄스(PRST)를 생성할 수 있다.
상기 테스트 단계와 상기 정상 동작 단계에서, 리셋 펄스(PRST)의 활성화 시점은 선택 신호들(SEL)에 따라 결정될 수 있다.
라이트 드라이버 및 감지 증폭기 블록(70)은 바이어스 신호들(PWD_SET와 PWD_RST), 셋 펄스(PSET), 및 리셋 펄스(PRST)에 기초하여 셋 전류 및/또는 리셋 전류를 생성할 수 있다.
컨트롤 로직 회로(80)는 적어도 하나의 구성 요소(50, 55, 65, 및 70)의 동작을 제어할 수 있다.
컨트롤 로직 회로(80)의 펄스 제어 신호 생성기(81)는 메모리 컨트롤러(도 18의 310) 또는 테스터(20)로부터 출력된 명령(CMD)에 기초하여 제어 신호들 (PSET_start, PSET_done, 및 PRST_done)을 생성할 수 있다.
또한, 컨트롤 로직 회로(80)는 명령(CMD)에 기초하여 바이어스 신호들 (PWD_SET와 PWD_RST)을 생성할 수 있는 전압 발생기(82)를 더 포함할 수 있다.
도 3은 도 2에 도시된 불휘발성 메모리 장치의 셋 데이터/리셋 데이터 동시 프로그램 동작을 설명하기 위한 개략적인 블록도를 나타내고, 도 4는 도 3에 도시된 불휘발성 메모리 장치의 동작을 설명하기 위한 제어 신호들의 타이밍 도와 스위칭 신호의 발생 스킴을 나타내고, 도 5는 도 4의 스위칭 신호를 생성할 수 있는 스위치 회로의 실시 예를 나타내고, 도 6은 도 3에 도시된 라이트 드라이버의 블록도를 나타낸다.
셋 데이터, 예컨대 데이터 "1"이 제1PRAM 셀(MC1)에 프로그램되는 동안에 리셋 데이터, 예컨대 데이터 "0"이 제2PRAM 셀(MC2)에 프로그램되는 동작은 도 2부터 도 6을 참조하여 상세히 설명된다.
이때, 제1라이트 드라이버(70-1)의 구조와 제2라이트 드라이버(70-2)의 구조는 실질적으로 동일하다. 따라서, 셋 펄스(PSET)와 활성화된 셋 바이어스 신호 (PWD_SET)는 제1라이트 드라이버(70-1)로 공급되고, 리셋 펄스(PRST)와 활성화된 리셋 바이어스 신호(PWD_RST)는 제2라이트 드라이버(70-2)로 공급된다고 가정한다.
따라서, 각 스위치가 각 스위치 신호(LX와 LY1)에 따라 턴-온 되고 제1전송 게이트(TG1)가 턴-온 된 동안, 제1라이트 드라이버(70-1)는 셋 전류(ISET)를 제1전송 게이트(TG1)와 제1라이트 비트 라인(Y1-1)을 통하여 제1PRAM 셀(MC1)로 공급한다. 이와 동시에, 각 스위치가 각 스위치 신호(LX와 LY1)에 따라 턴-온 되고 제2전송 게이트(TG2)가 턴-온 된 동안, 제2라이트 드라이버(70-2)는 리셋 전류(IRST)를 전송 게이트(TG2)와 제2라이트 비트 라인(Y1-2)을 통하여 제2PRAM 셀(MC2)로 공급한다.
즉, 셋 전류(ISET)에 따라 데이터 "1"이 제1PRAM 셀(MC1)에 프로그램되는 동안 리셋 전류(IRST)에 따라 데이터 "0"이 제2PRAM 셀(MC2)에 프로그램된다.
실시 예에 따라, 각 감지 증폭기(72-1과 72-2)는 각 PRAM 셀(MC3과 MC4)에 저장된 데이터를 감지하고 증폭할 수도 있다.
각 PRAM 셀(MC1과 MC2)을 포함하는 메모리 영역은 이레이즈 동작 또는 라이트 동작이 수행되는 영역(또는 뱅크(bank))일 수 있고, 각 PRAM 셀(MC3과 MC4)을 포함하는 메모리 영역은 리드 동작이 수행되는 영역(또는 뱅크)일 수 있다.
상술한 바와 같이, 불휘발성 메모리 장치(30)는 셋 데이터/리셋 데이터 동시 프로그램 동작 및/또는 RWW 동작을 수행할 수 있다.
제1셋 펄스 제어 신호(PSET_start)는 셋 펄스(PSET)의 활성화를 제어하는 신호이고, 제2셋 펄스 제어 신호(PSET_done)는 셋 펄스(PSET)의 비활성화를 제어하는 신호이다. 각 제어 신호(PSET_start와 PSET_done)와 셋 펄스(PSET)와의 관계는 도 9를 참조하여 상세히 설명될 것이다.
리셋 펄스 제어 신호(PRST_done)는 리셋 펄스(PRST)의 비활성화를 제어하는 신호이다.
도 4에 도시된 바와 같이, 리셋 펄스(PRST)의 활성화는 셋 펄스(PSET)의 활성화에 따라 결정되고 리셋 펄스(PRST)의 비활성화는 리셋 펄스 제어 신호(PRST_done)에 따라 결정된다.
스위치 신호(LX)는 로우 디코더 및 워드 라인 드라이버(50)에 의해 제어된다.
도 4에는 설명의 편의를 위해, 스위치 신호(LY1)가 제어 신호(CTRY)와 리셋 펄스 제어 신호(PRST_done)에 따라 결정되는 것으로 도시되어 있다. 그러나, 도 5에 도시된 바와 같이, 스위치 신호(LY1)의 비활성화는 제2셋 펄스 제어 신호 (PSET_done)와 리셋 펄스 제어 신호(PRST_done) 중의 어느 하나에 따라 결정될 수 있다.
도 2와 도 5를 참조하면, 컬럼 디코더(55)는 스위치 신호(LY1)를 생성하는 스위치 회로를 포함한다. 도 5에서는 설명의 편의를 위해, 하나의 스위치 회로가 도시되어 있다.
상기 스위치 회로는 선택 회로(55-1)와 SR 래치(55-2)를 포함한다.
선택 회로(55-1)는 컨트롤 로직 회로(80)로부터 출력된 선택 신호(SELR)에 기초하여 제2셋 펄스 제어 신호(PSET_done) 또는 리셋 펄스 제어 신호(PRST_done)를 선택적으로 출력할 수 있다.
예컨대, 멀티플렉서로 구현된 선택 회로(55-1)는 로우 레벨을 갖는 선택 신호(SELR)에 기초하여 제2셋 펄스 제어 신호(PSET_done)를 출력할 수 있다. 또한, 선택 회로(55-1)는 하이 레벨을 갖는 선택 신호(SELR)에 기초하여 리셋 펄스 제어 신호(PRST_done)를 출력할 수 있다.
선택 신호(SELR)의 레벨을 결정하는 정보는 도시되지 않은 메모리에 저장될 수 있다.
SR 래치(55-2)는 셋 입력 단자(S)로 입력되는 제어 신호(CTRY)와 리셋 입력 단자(R)로 입력되는 선택 회로(55-1)의 출력 신호에 기초하여 스위치 신호(LY1)를 생성할 수 있다.
도 6에 예시적으로 도시된 바와 같이, 제1라이트 드라이버(70-1)는 PMOS 트랜지스터들(P1과 P2)을 포함하는 전류 미러(current mirrior), NMOS 트랜지스터들 (N1과 N2)을 포함하는 셋 전류 생성 회로, 및 NMOS 트랜지스터들(N3과 N4)을 포함하는 리셋 전류 생성 회로를 포함한다.
상기 셋 전류 생성 회로는 셋 펄스(PSET)와 활성화된 셋 바이어스 신호 (PWD_SET)에 응답하여 셋 전류(ISET)를 생성할 수 있다. 상기 리셋 전류 생성 회로는 리셋 펄스(PRST)와 활성화된 리셋 바이어스 신호(PWD_RST)에 응답하여 리셋 전류(IRST)를 생성할 수 있다. 상기 전류 미러는 셋 전류(ISET) 또는 리셋 전류 (IRST)를 미러링하고, 미러링된 셋 전류(ISET) 또는 리셋 전류 (IRST)를 제1라이트 비트 라인(Y1-1)으로 전송할 수 있다.
도 7은 도 2에 도시된 펄스 생성기의 블록도를 나타낸다.
도 7을 참조하면, 펄스 생성기(65)는 셋 펄스 생성기(65-1), 메모리(65-2), 선택기(65-3), 및 리셋 펄스 생성기(65-4)를 포함한다.
셋 데이터/리셋 데이터 동시 프로그램 동작 동안, 셋 펄스 생성기(65-1)는 셋 펄스 제어 신호들(PSET_start와 PSET_done)과 클락 신호(ICLK)에 기초하여, 도 10에 도시된 바와 같이 셋 펄스(PSET)를 구성하는 펄스들(S_PUL<1>~S_PUL<k>)을 순차적으로 생성할 수 있다. 펄스들(S_PUL<1>~S_PUL<k>) 각각은 오버랩 구간을 갖는다.
메모리(65-2)는 선택 신호들(SEL)에 대한 정보를 저장한다. 따라서, 메모리 (65-2)는 상기 정보에 따라 선택 신호들(SEL)을 출력할 수 있다. 프로그램된 지연은 선택 신호들(SEL)에 따라 결정될 수 있다.
상술한 바와 같이, 메모리(65-2)는 MRS, 퓨징 회로, 또는 OTP 메모리와 같이 선택 신호들(SEL)에 대한 정보를 저장할 수 있는 프로그램가능한 메모리로 구현될 수 있다.
예컨대, 웨이퍼(15)에 포함된 칩들 각각은 그 특성이 서로 다를 수 있으므로, 상기 특성을 반영한 선택 신호들(SEL)에 대한 정보는 상기 칩들 각각의 메모리에 저장될 수 있다.
선택기(65-3)는 선택 신호들(SEL)에 기초하여 펄스들(S_PUL<1>~S_PUL<k>) 중에서 어느 하나(PSEL)를 출력할 수 있다. 선택기(65-3)는 멀티플렉서로 구현될 수 있다.
메모리(65-2)와 선택기(65-3)는 셋 펄스(PSET)의 지연을 조절하기 위한 지연 조절 회로의 기능을 수행할 수 있다. 즉, 선택기(65-3)는 선택 신호들(SEL)에 기초하여 펄스들(S_PUL<1>~S_PUL<k>) 중의 어느 하나를 선택적으로 출력함으로써 리셋 펄스(PRST)의 생성 타이밍을 조절할 수 있다.
셋 데이터/리셋 데이터 동시 프로그램 동작 동안, 리셋 펄스 생성기(65-4)는 클락 신호(CLK)와 선택기(65-3)로부터 출력된 펄스(PSEL)에 기초하여 리셋 펄스 (PRST)를 생성할 수 있다. 즉, 리셋 펄스(PRST)의 생성 타이밍은 선택기(65-3)로부터 출력된 펄스(PSEL)에 따라 결정된다.
각 펄스 생성기(65-1과 65-4)는 리셋 신호(RSTS)에 응답하여 초기화될 수 있다.
도 3을 참조하여 설명한 바와 같이, 제1라이트 드라이버(70-1)는 셋 펄스 (PSET)와 셋 바이어스 신호(PWD_SET)에 기초하여 생성된 셋 전류(ISET)를 제1PRAM 셀(MC1)로 공급할 수 있다. 이와 동시에, 제2라이트 드라이버(70-2)는 리셋 펄스 (PRST)와 리셋 바이어스 신호(PWD_RST)에 기초하여 생성된 리셋 전류(IRST)를 제2PRAM 셀(MC2)로 공급할 수 있다.
예컨대, 각 바이어스 신호(PWD_SET와 PWD_RST)의 레벨과 활성화 구간 (activation duration)에 따라 각 전류(ISET와 IRST)의 레벨과 기울기가 조절될 수 있다.
도 8은 도 7에 도시된 셋 펄스 생성기의 일 실시 예를 나타내는 블록도이고, 도 9는 도 7에 도시된 셋 펄스 생성기(65-1)에 포함된 인에이블 신호 생성기와 그의 동작 파형들을 나타내고, 도 10은 도 7의 셋 펄스 생성기의 출력 신호들의 파형도를 나타낸다.
우선, 도 9를 참조하면, 인에이블 신호 생성기(101)의 셋 입력 단자(S)는 제1셋 펄스 제어 신호(PSET_start)를 수신하고, 인에이블 신호 생성기(101)의 리셋 입력 단자(R)는 제2셋 펄스 제어 신호(PSET_done)를 수신한다.
따라서, 인에이블 신호(EN)의 활성화 구간은 각 셋 펄스 제어 신호 (PSET_start와 PSET_done)에 따라 결정된다.
도 7부터 도 10을 참조하면, 셋 펄스 생성기(65-1A)는 인에이블 신호 생성기 (101), 제1논리 게이트(103), 제1그룹의 플립-플롭들(110-0~110-k)을 포함하는 제1시프트 레지스터(shift register)와, 제1그룹의 펄스 생성기들(120-1~120-k), 및 제2논리 게이트(130)를 포함한다.
제1논리 게이트(103)는 리셋 신호(RSTS)와 제2셋 펄스 제어 신호(PSET_done)를 논리합하고 논리합 신호를 각 플립-플롭들(110-0~110-k)의 리셋 단자(RST)로 공급한다.
제1그룹의 플립-플롭들(110-0~110-k) 각각은 직렬(또는 캐스케이드 (cascade)) 접속된다. 상기 제1시프트 레지스터는 직렬-입력 병렬-출력 시프트 레지스터로 구현될 수 있다.
제1플립-플롭(110-0)은 인에이블 신호 생성기(101)로부터 출력된 인에이블 신호(EN)의 로직 레벨을 클락 신호(ICLK)에 응답하여 래치한다. 예컨대, 셋 데이터/리셋 데이터 동시 프로그램 동작 동안, 인에이블 신호(EN)는 제1셋 펄스 제어 신호(PSET_start)에 응답하여 하이 레벨로 활성화된다.
제1그룹의 펄스 생성기들(120-1~120-k) 각각은 제1그룹의 플립-플롭들(110-0~110-k) 중에서 대응되는 두 개의 플립-플롭들(110-0과 110-1, 110-1과 110-2, ...110-(k-1)과 110-k) 각각의 출력 신호를 이용하여 펄스들(S_PUL<1>~S_PUL<k>) 각각을 생성할 수 있다.
예컨대, 제1펄스 생성기(120-1)는 제1플립-플롭(110-0)의 출력 신호(PUL<1>)와 인버터(I)의 출력 신호에 응답하여 제1펄스(S_PUL<1>)를 생성한다. 이때, 지연 회로(dy)는 제2플립-플롭(110-1)의 출력 신호(PUL<2>)를 지연시키고, 인버터(I)는 지연 회로(dy)의 출력 신호를 반전시킨다.
또한, 제k펄스 생성기(120-k)는 제k플립-플롭(110-k)의 입력 신호, 즉 제(k-1) 플립-플롭의 출력 신호와 인버터(I)의 출력 신호에 응답하여 제k펄스(S_PUL<k>)를 생성한다. 이때, 지연 회로(dy)는 제k플립-플롭(110-k)의 출력 신호(PUL<k>)를 지연시키고, 인버터(I)는 지연 회로(dy)의 출력 신호를 반전시킨다.
제2논리 게이트(130)는 각 펄스 생성기(120-1~120-k)로부터 출력된 펄스 (S_PUL<1>~S_PUL<k>)를 논리 조합하여 셋 펄스(PSET)를 생성한다. 제2논리 게이트 (130)는 OR 게이트로 구현될 수 있다.
도 11은 도 7에 도시된 셋 펄스 생성기의 다른 실시 예를 나타내는 블록도를 나타낸다.
전원 전압(Vdd)이 제1플립-플롭(110-0)의 입력 단자(D)로 공급되는 것과 마스크 회로(105)를 제외하면, 도 8의 셋 펄스 생성기(65-1A)의 구조와 도 11의 셋 펄스 생성기(65-1B)의 구조는 실질적으로 동일하다.
마스크 회로(105)는 인에이블 신호 생성기(101)로부터 출력된 인에이블 신호 (EN)의 로직 레벨에 기초하여 클락 신호(ICLK)의 전송을 제어한다. 예컨대, 마스크 회로(105)가 AND 게이트로 구현되고 인에이블 신호(EN)가 하이 레벨일 때, AND 게이트(105)는 클락 신호(ICLK)를 각 플립-플롭(110-0~110-k)의 클락 단자로 공급한다.
그러나, 마스크 회로(105)가 AND 게이트로 구현되고 인에이블 신호(EN)가 로우 레벨일 때, AND 게이트(105)는 로우 레벨을 갖는 DC 신호를 출력한다.
도 12는 도 7에 도시된 리셋 펄스 생성기의 블록도를 나타낸다.
리셋 펄스 생성기(65-4)는 SR 래치(201), 제3논리 게이트(203), 제2그룹의 플립-플롭들(210-1과 210-2)을 포함하는 제2시프트 레지스터, 및 논리 게이트 회로(221)를 포함한다.
SR 래치(201)는 셋 입력 단자(S)로 입력되는 선택기(65-3)의 출력 신호 (PSEL)과 리셋 입력 단자(R)로 입력되는 리셋 펄스 제어 신호(PRST_done)에 따라 리셋 인에이블 신호(PRST_EN)를 출력한다.
제3논리 게이트(203)는 리셋 신호(RSTS)와 리셋 펄스 제어 신호(PRST_done)를 논리합하고 논리합 신호를 각 플립-플롭(210-1과 210-2)의 리셋 단자(RST)로 공급한다.
제2그룹의 플립-플롭들(210-1과 210-2) 각각은 직렬(또는 캐스케이드) 접속된다. 상기 제2시프트 레지스터는 직렬-입력 병렬-출력 시프트 레지스터로 구현될 수 있다.
논리 게이트 회로(221)는 두 개의 플립-플롭들(210-1과 210-2) 각각의 출력 신호(RPUL<1>과 RPUL<2>)를 이용하여 리셋 펄스(PRST)를 생성할 수 있다.
논리 게이트 회로(221)는 플립-플롭(210-1)의 출력 신호(RPUL<1>)와 인버터 (221-2)의 출력 신호를 NAND 연산하여 리셋 펄스(PRST)를 생성할 수 있다. 이때, 지연 회로(221-1)는 플립-플롭(210-2)의 출력 신호(RPUL<2>)를 지연시키고, 인버터 (221-2)는 지연 회로(221-1)의 출력 신호를 반전시킨다.
리셋 펄스(PRST)의 구간(duration)은 셋 펄스(PSET)의 구간보다 짧기 때문에, 제2그룹의 플립-플롭들(210-1과 210-2)의 개수는 제1그룹의 플립-플롭들(110-0~110-k)의 개수보다 작다.
도 12에는 두 개의 플립-플롭들(210-1과 210-2)과 하나의 논리 게이트 회로 (221)를 포함하는 리셋 펄스 생성기(65-4)가 도시되어 있으나, 리셋 펄스(PRST)의 구간을 증가시키기 위해, 리셋 펄스 생성기(65-4)의 구조는 도 8에 도시된 셋 펄스 생성기(65-1A)의 구조와 같이 변형될 수 있다.
도 13은 본 발명의 실시 예에 따른 셋 데이터/리셋 데이터 동시 프로그램 동작 시의 전류 프로파일의 일 실시 예를 나타낸다.
도 5와 도 13을 참조하면, 스위치 신호(LY1)는 제어 신호(CTRY)의 활성화에 따라 활성화되고 제2셋 제어 신호(PSET_done)에 따라 비활성화된다.
또한, 리셋 펄스(PRST)는 셋 펄스(PSET)의 활성화에 따라 활성화되고, 도 12의 리셋 펄스 생성기(65-4)의 구조에 따라 결정된 구간 후에 비활성화된다.
즉, TA시점에서 셋 펄스(PSET)의 활성화 시점과 리셋 펄스(PRST)의 활성화 시점이 동기되도록(또는 일치 또는 설계 허용 범위 내에서 일치되도록), 선택 신호들(SEL)에 대한 정보가 메모리(62-2)에 저장 또는 설정될 수 있다.
전체 전류(Itotal)의 최대값은 셋 전류(ISET)의 최대값(ISET(max))과 리셋 전류(IRST)의 최대값(IRST(max))에 따라 결정되고, 전체 전류(Itotal)의 최소값은 셋 전류(ISET)의 최소값(ISET(min))에 따라 결정된다.
도 14는 본 발명의 실시 예에 따른 셋 데이터와 리셋 데이터 동시 프로그램 동작 시의 전류 프로파일의 다른 실시 예를 나타낸다.
TB시점에서 셋 펄스(PSET)의 비활성화 시점과 리셋 펄스(PRST)의 활성화 시점이 동기되도록, 선택 신호들(SEL)에 대한 정보가 메모리(62-2)에 저장 또는 설정될 수 있다.
도 14에는 제1라이트 드라이버(70-1)로부터 출력되는 셋 전류(ISET)와 제2라이트 드라이버(70-2)로부터 출력되는 리셋 전류(IRST)의 합에 상응하는 총 전류 (Itotal)가 도시되어 있다.
도 15는 본 발명의 실시 예에 따른 셋 펄스와 리셋 펄스의 타이밍을 나타낸다.
도 5와 도 15를 참조하면, 스위치 신호(LY1)는 제어 신호(CTRY)의 활성화에 따라 활성화되고 리셋 제어 신호(PRST_done)에 따라 비활성화된다.
선택 신호들(SEL)에 대한 정보가 메모리(65-2)에 어떻게 설정되는지에 따라, 리셋 펄스(PRST)의 활성화 시점이 결정될 수 있다. 즉, 리셋 펄스(PRST)의 활성화 시점은 메모리(65-2)에 설정된 정보에 따라 TC1 시점부터 TC2 시점 사이에서 결정될 수 있다.
도 15에 도시된 바와 같이, 셋 펄스(PSET)의 구간 내에 리셋 펄스(PRST)의 구간이 존재하도록, 선택 신호들(SEL)을 생성하기 위한 정보가 메모리(65-2)에 저장 또는 설정될 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 셋 펄스와 리셋 펄스의 타이밍을 나타낸다.
도 5와 도 16을 참조하면, 스위치 신호(LY1)는 제어 신호(CTRY)의 활성화에 따라 활성화되고 리셋 제어 신호(PRST_done)에 따라 비활성화된다.
TD시점에서 셋 펄스(PSET)의 비활성화 시점과 리셋 펄스(PRST)의 비활성화 시점이 동기되도록, 선택 신호들(SEL)에 대한 정보가 메모리(62-2)에 저장 또는 설정될 수 있다.
도 17은 도 1에 도시된 불휘발성 메모리 장치의 동작을 설명하기 위한 플로우차트이고, 도 18은 도 1에 도시된 불휘발성 메모리 장치와 메모리 컨트롤러를 포함하는 시스템의 일 실시 예를 나타낸다.
도 1부터 도 18을 참조하면, 불휘발성 메모리 장치(30)는 메모리 컨트롤러 (310)로부터 출력된 명령(CMD)에 따라 셋 데이터/리셋 데이터 동시 프로그램 동작을 수행할 수 있다.
불휘발성 메모리 장치(30)는 명령(CMD)에 따라 셋 펄스(PSET)를 생성한다(S310).
도 10에 도시된 바와 같이, 셋 펄스 생성기(65-1)는 인에이블 신호(EN)와 클락 신호(ICLK)에 응답하여 셋 펄스(PSET)를 구성하는(또는 셋 펄스(PSET)에 포함된) 펄스들(S_PUL<1>~S_PUL<k>)을 순차적으로 생성한다(S310).
메모리(65-2)는 메모리(65-2)에 저장된(또는 설정된) 정보에 따라 선택 신호들(SEL)을 생성한다.
선택기(65-3)는 선택 신호들(SEL)에 응답하여 펄스들(S_PUL<1>~S_PUL<k>) 중에서 어느 하나(PSEL)를 리셋 펄스 생성기(65-4)로 출력한다.
리셋 펄스 생성기(65-4)는 프로그램된 지연 후, 즉 메모리(65-2)에 저장된(또는 설정된) 정보에 따라 선택기(65-3)로부터 출력된 펄스(PSEL)에 응답하여 리셋 펄스(PRST)를 생성한다(S320).
도 19는 도 1에 도시된 불휘발성 메모리 장치를 포함하는 컴퓨터 플랫폼을 나타낸다.
컴퓨터 플랫폼(400)은 컴퓨팅 시스템과 같은 전자 장치에 사용될 수 있다.
상기 전자 장치는 PC(personal computer) 또는 휴대용 장치(portable device)일 수 있다. 상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
컴퓨터 플랫폼(400)은 프로세서(또는 CPU(central processing unit); 410), 인터페이스 컨트롤 블록(420), 불휘발성 메모리 장치(30), 및 무선 네트워크 인터페이스(430)를 포함한다. 컴퓨터 플랫폼(400)은 시스템 온 칩(system on chip)으로 구현될 수 있다.
프로세서(410)는 인터페이스 컨트롤 블록(420)을 통하여 불휘발성 메모리 장치(30), 또는 무선 네트워크 인터페이스(430)와 통신할 수 있다.
인터페이스 컨트롤 블록(420)은 다양한 인터페이스 제어 기능들을 수행할 수 있는 하나 또는 그 이상의 회로 블록들을 포함한다. 상기 제어 기능들은 불휘발성 메모리 장치(30)에 대한 액세스 제어, 그래픽 제어, 입출력 인터페이스 제어, 또는 무선 네트워크 액세스 제어, 등을 포함한다.
상기 회로 블록들 각각은 별도의 독립적인 칩으로 구현되거나, 프로세서 (410)의 일부로서 구현되거나, 또는 프로세서(410)에 구현될 수 있다.
불휘발성 메모리 장치(30)는 인터페이스 컨트롤 블록(420)을 통하여 프로세서(410)와 데이터를 주거나 받을 수 있다. 불휘발성 메모리 장치(30)의 동작, 예컨대 셋 데이터/리셋 데이터 동시 프로그램 동작을 제어할 수 있는 명령은 프로세서 (410) 또는 인터페이스 컨트롤 블록(420)으로부터 출력될 수 있다.
무선 네트워크 인터페이스(430)는 안테나(ANT)를 통하여 컴퓨터 플랫폼(400)을 무선 네트워크, 예컨대 이동 통신 네트워크 또는 무선 LAN(local area network)에 접속시킬 수 있다.
도 20은 본 발명의 실시 예에 따른 3차원 불휘발성 메모리 장치의 블록도를 나타낸다.
도 1부터 도 20을 참조하면, 복수의 레이어(Layer 1~Layer s; s는 자연수)를 제외하면, 도 2의 불휘발성 메모리 장치(30)의 구조와 도 20의 불휘발성 메모리 장치(30A)의 구조는 실질적으로 동일하다.
복수의 레이어(Layer 1~Layer s) 각각은 2차원적으로 배열된 워드 라인들, 비트 라인들, 및 불휘발성 메모리 셀들(MC)을 포함한다.
컬럼 선택 회로(60)는 컬럼 디코더(55)로부터 출력된 선택 신호들에 따라 복수의 레이어(Layer 1~Layer s) 중에서 어느 하나의 레이어에 구현된 비트 라인들과 라이트 드라이버 및 감지 증폭기 블록(70) 사이의 접속을 제어한다.
라이트 드라이버 및 감지 증폭기 블록(70)에 구현된 라이트 드라이버들 각각은 각 바이어스 신호(PWD_SET와 PWD_RST)와 각 펄스(PSET와 PRST)에 응답하여 셋 전류(ISET) 또는 리셋 전류(IRST)를 생성할 수 있다.
여기서, BL은 비트 라인을 의미하고 WL은 워드 라인을 의미한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 리셋 펄스(PRST)의 활성화 시점(또는 비활성화 시점)을 선택 신호들(SEL)을 이용하여 조절할 수 있으므로 RWW 노이즈를 개선할 수 있다.
또한, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 스위치 신호(LY1)의 비활성화 시점을 각 펄스 제어 신호(PSET_done 또는 PRST_done)에 따라 제어할 수 있다.
프로그램된 지연을 선택할 수 있는 각 선택 신호(SELR와 SEL)는 불휘발성 메모리 장치의 제조 단계에서 설정될 수 있다. 또한, 각 선택 신호(SELR와 SEL)는 메모리 컨트롤러 또는 호스트(예컨대, 프로세서)에 의해 설정될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
20: 테스터
30: 불휘발성 메모리 장치
40: 메모리 셀 어레이
50: 로우 디코더 및 워드 라인 드라이버
55: 컬럼 디코더
60: 컬럼 선택 회로
65: 펄스 생성기
65-1: 셋 펄스 생성기
65-2: 메모리
65-3: 선택기
65-4: 리셋 펄스 생성기
70: 라이트 드라이버 및 감지 증폭기 블록
80: 컨트롤 로직 회로

Claims (21)

  1. 셋 펄스를 생성하는 단계; 및
    프로그램된 지연 후에, 상기 셋 펄스에 기초하여 리셋 펄스를 생성하는 단계를 포함하고,
    상기 셋 펄스는 복수의 펄스들을 포함하고,
    상기 리셋 펄스를 생성하는 단계는 상기 복수의 펄스들 중 상기 프로그램된 지연에 대응되는 선택 신호에 응답하여 선택적으로 출력된 어느 하나에 기초하여 상기 리셋 펄스를 생성하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 프로그램된 지연은 프로그램가능한 메모리에 설정된 정보에 기초하여 결정되는 불휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 프로그램된 지연은 퓨즈들 각각의 접속 여부에 따라 결정되는 불휘발성 메모리 장치의 동작 방법.
  4. 제1항에 있어서, 상기 리셋 펄스를 생성하는 단계는,
    상기 셋 펄스의 활성화 시점에서 상기 리셋 펄스를 생성하는 불휘발성 메모리 장치의 동작 방법.
  5. 제1항에 있어서, 상기 리셋 펄스를 생성하는 단계는,
    상기 셋 펄스의 비활성화 시점에서 상기 리셋 펄스를 생성하는 불휘발성 메모리 장치의 동작 방법.
  6. 제1항에 있어서, 상기 리셋 펄스를 생성하는 단계는,
    상기 셋 펄스의 비활성화 시점에서 상기 리셋 펄스가 비활성화 되도록 상기 리셋 펄스를 생성하는 불휘발성 메모리 장치의 동작 방법.
  7. 제1항에 있어서, 상기 리셋 펄스를 생성하는 단계는,
    상기 셋 펄스의 구간 내에 상기 리셋 펄스의 구간이 존재하도록 상기 리셋 펄스를 생성하는 불휘발성 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 셋 펄스에 따라 생성된 셋 신호를 제1불휘발성 메모리 셀로 공급하는 동안, 상기 리셋 펄스에 따라 생성된 리셋 신호를 제2불휘발성 메모리 셀로 공급하는 단계; 및
    상기 셋 펄스와 상기 리셋 펄스 중의 어느 하나의 비활성화에 응답하여, 상기 제1불휘발성 메모리 셀로 공급되는 상기 셋 신호와 상기 제2불휘발성 메모리 셀로 공급되는 상기 리셋 신호를 동시에 차단하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  9. 삭제
  10. 제1항에 있어서,
    상기 셋 펄스를 이용하여 제1데이터를 제1불휘발성 메모리에 라이트하는 동안, 상기 리셋 펄스를 이용하여 제2데이터를 제2불휘발성 메모리에 라이트하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  11. 제1항에 있어서,
    스위치 신호에 응답하여 동작하는 제1스위치 회로를 이용하여 상기 셋 펄스에 대응되는 제1데이터를 제1불휘발성 메모리에 라이트하는 동안, 상기 스위치 신호에 응답하여 동작하는 제2스위치 회로를 이용하여 상기 리셋 펄스에 대응되는 제2데이터를 제2불휘발성 메모리에 라이트하는 단계; 및
    상기 스위치 신호는 상기 셋 펄스와 상기 리셋 펄스 중의 어느 하나의 비활성화에 응답하여 비활성화되는 불휘발성 메모리 장치의 동작 방법.
  12. 복수의 펄스들로 구성되는 셋 펄스를 생성하는 셋 펄스 생성기;
    선택 신호에 응답하여 상기 복수의 펄스들 중에서 어느 하나를 선택적으로 출력하는 선택기;
    상기 복수의 펄스들 중 상기 선택적으로 출력된 어느 하나에 기초하여 리셋 펄스를 생성하는 리셋 펄스 생성기; 및
    상기 셋 펄스를 이용하여 제1데이터를 제1불휘발성 메모리에 라이트하는 동안, 상기 리셋 펄스를 이용하여 제2데이터를 제2불휘발성 메모리에 라이트하는 라이트 드라이버 블록을 포함하는 불휘발성 메모리 장치.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서, 상기 불휘발성 메모리 장치는,
    상기 선택 신호에 대한 정보를 저장하는 메모리를 더 포함하며,
    상기 메모리는,
    모드 레지스터 세트 또는 OTP(one-time programmable) 메모리인 불휘발성 메모리 장치.
  16. 삭제
  17. 제12항에 있어서, 상기 불휘발성 메모리 장치는,
    상기 셋 펄스와 상기 리셋 펄스 중의 어느 하나의 비활성화에 응답하여, 상기 제1불휘발성 메모리와 상기 라이트 드라이버의 접속, 및 상기 제2불휘발성 메모리와 상기 라이트 드라이버의 접속을 동시에 차단하는 스위치 회로를 더 포함하는 불휘발성 메모리 장치.
  18. 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리의 동작을 제어하는 컨트롤러를 포함하며,
    상기 불휘발성 메모리 장치는,
    복수의 펄스들로 구성되는 셋 펄스를 생성하는 셋 펄스 생성기;
    상기 컨트롤러로부터의 선택 신호에 응답하여 상기 복수의 펄스들 중에서 어느 하나를 선택적으로 출력하는 선택기;
    상기 복수의 펄스들 중 상기 선택적으로 출력된 어느 하나에 기초하여 리셋 펄스를 생성하는 리셋 펄스 생성기; 및
    상기 셋 펄스에 응답하여 제1데이터를 제1불휘발성 메모리에 라이트하는 동안, 상기 리셋 펄스에 응답하여 제2데이터를 제2불휘발성 메모리에 라이트하는 라이트 드라이버 블록을 포함하는 전자 장치.
  19. 삭제
  20. 삭제
  21. 삭제
KR1020120037466A 2012-04-10 2012-04-10 불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치 KR101970314B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120037466A KR101970314B1 (ko) 2012-04-10 2012-04-10 불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치
US13/710,504 US8787100B2 (en) 2012-04-10 2012-12-11 Non-volatile memory device generating a reset pulse based on a set pulse, and method of operating the same
CN2013101224325A CN103366806A (zh) 2012-04-10 2013-04-10 非易失性存储设备及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120037466A KR101970314B1 (ko) 2012-04-10 2012-04-10 불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치

Publications (2)

Publication Number Publication Date
KR20130114979A KR20130114979A (ko) 2013-10-21
KR101970314B1 true KR101970314B1 (ko) 2019-04-18

Family

ID=49292209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120037466A KR101970314B1 (ko) 2012-04-10 2012-04-10 불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치

Country Status (3)

Country Link
US (1) US8787100B2 (ko)
KR (1) KR101970314B1 (ko)
CN (1) CN103366806A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150119547A (ko) * 2014-04-15 2015-10-26 에스케이하이닉스 주식회사 반도체 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 시스템
KR102151183B1 (ko) * 2014-06-30 2020-09-02 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
KR20170097813A (ko) * 2016-02-18 2017-08-29 에스케이하이닉스 주식회사 상황에 따라 정확한 리드 전압을 제공하는 저항 변화 메모리 장치
US20170345496A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Asymmetrical write driver for resistive memory
KR20180032391A (ko) 2016-09-22 2018-03-30 에스케이하이닉스 주식회사 반도체 메모리 장치
US9911494B1 (en) * 2017-01-11 2018-03-06 Western Digital Technologies, Inc. Overlapping write schemes for cross-point non-volatile memory devices
CN109656854A (zh) * 2017-10-12 2019-04-19 光宝科技股份有限公司 固态储存装置的重置电路及其重置方法
KR102641097B1 (ko) * 2018-12-31 2024-02-27 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법
US11557264B2 (en) * 2019-04-10 2023-01-17 Hefei Reliance Memory Limited Display driver system with embedded non-volatile memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050286338A1 (en) 2000-08-25 2005-12-29 Micron Technology, Inc. Adjustable timing circuit of an integrated circuit
KR100827703B1 (ko) * 2006-12-14 2008-05-07 삼성전자주식회사 상변화메모리 장치의 테스트 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6282145B1 (en) * 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
JP4356542B2 (ja) * 2003-08-27 2009-11-04 日本電気株式会社 半導体装置
JP2005332446A (ja) * 2004-05-18 2005-12-02 Fujitsu Ltd 半導体メモリ
KR100587702B1 (ko) * 2004-07-09 2006-06-08 삼성전자주식회사 피크 전류의 감소 특성을 갖는 상변화 메모리 장치 및그에 따른 데이터 라이팅 방법
US7317343B1 (en) * 2005-10-25 2008-01-08 Lattice Semiconductor Corporation Pulse-generation circuit with multi-delay block and set-reset latches
KR100773095B1 (ko) 2005-12-09 2007-11-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법
US8125243B1 (en) * 2007-03-12 2012-02-28 Cypress Semiconductor Corporation Integrity checking of configurable data of programmable device
US7483316B2 (en) * 2007-04-24 2009-01-27 Macronix International Co., Ltd. Method and apparatus for refreshing programmable resistive memory
WO2009016824A1 (ja) 2007-08-01 2009-02-05 Panasonic Corporation 不揮発性記憶装置
KR101452957B1 (ko) 2008-02-21 2014-10-21 삼성전자주식회사 리드 와일 라이트 동작시 커플링 노이즈를 방지할 수 있는상 변화 메모리 장치
KR20100129808A (ko) 2009-06-02 2010-12-10 삼성전자주식회사 리드 와일 라이트 동작이 가능한 불휘발성 메모리 장치의 커플링 노이즈 방지 방법
US8004884B2 (en) 2009-07-31 2011-08-23 International Business Machines Corporation Iterative write pausing techniques to improve read latency of memory systems

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050286338A1 (en) 2000-08-25 2005-12-29 Micron Technology, Inc. Adjustable timing circuit of an integrated circuit
KR100827703B1 (ko) * 2006-12-14 2008-05-07 삼성전자주식회사 상변화메모리 장치의 테스트 방법

Also Published As

Publication number Publication date
CN103366806A (zh) 2013-10-23
US20130265837A1 (en) 2013-10-10
KR20130114979A (ko) 2013-10-21
US8787100B2 (en) 2014-07-22

Similar Documents

Publication Publication Date Title
KR101970314B1 (ko) 불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치
US7262990B2 (en) Semiconductor memory device
KR101047051B1 (ko) 비휘발성 반도체 메모리 회로
US8811059B2 (en) Resistive memory apparatus, layout structure, and sensing circuit thereof
JP2006318635A (ja) 相変化メモリ装置の駆動方法及び相変化メモリ装置
US20130326295A1 (en) Semiconductor memory device including self-contained test unit and test method thereof
TWI547950B (zh) 在記憶體裝置內配置資料選通信號的裝置與操作方法
CN107533864A (zh) 相变存储器电流
JPWO2009013819A1 (ja) 半導体記憶装置
US8760942B2 (en) Resistive memory device capable of blocking a current flowing through a memory cell for fast quenching
US11869575B2 (en) Memory device having low write error rate
US8193851B2 (en) Fuse circuit of semiconductor device and method for monitoring fuse state thereof
US8982602B2 (en) Memory devices, circuits and, methods that apply different electrical conditions in access operations
KR101372434B1 (ko) 반도체 메모리 장치, 이를 위한 분할 프로그램 제어 회로 및 프로그램 방법
KR20110034980A (ko) 상변화 메모리 장치 및 이를 위한 라이트 제어 방법
US8274852B2 (en) Semiconductor memory apparatus and method of testing the same
KR20130001525A (ko) 자기 메모리 소자 및 자기 메모리 소자의 데이터 기록 방법
JPH07320493A (ja) アクセス時間が改良された集積回路メモリ
CN1811988B (zh) 存储单元阵列偏置方法以及半导体存储器件
CN113963728A (zh) 半导体设备和半导体存储器设备
WO2008041278A1 (fr) Dispositif semi-conducteur
KR102060022B1 (ko) 반도체 장치
KR100862995B1 (ko) 반도체 메모리 장치의 컬럼 선택신호 생성회로
JP2008071384A (ja) 半導体記憶装置
CN114913896A (zh) 相变存储器、控制方法和电子设备

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right