KR102151183B1 - 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법 - Google Patents

저항성 메모리 장치 및 저항성 메모리 장치의 동작방법 Download PDF

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Abstract

저항성 메모리 장치 및 저항성 메모리 장치의 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작방법은, 기록 커맨드를 수신하는 단계와, N 개의 타일들을 포함하는 제1 그룹에 대해, 상기 기록 커맨드에 응답하여 일부의 타일에 대한 셋(Set) 기록 및 나머지 타일에 대한 리셋(Reset) 기록을 포함하는 제1 동시 기록 동작을 수행하는 단계 및 상기 제1 그룹에 대해, 상기 기록 커맨드에 응답하여 상기 일부의 타일에 대한 리셋(Reset) 기록 및 상기 나머지 타일에 대한 셋(Set) 기록을 포함하는 제2 동시 기록 동작을 수행하는 단계를 구비하는 것을 특징으로 한다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 동작방법{Resistive Memory Device and Operating Method thereof}
본 발명의 기술적 사상은 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법에 관한 것으로서, 더욱 상세하게는, 기록 동작의 효율성을 향상한 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 데이터 기록 동작의 효율성을 향상한 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작방법은, 기록 커맨드를 수신하는 단계와, N 개의 타일들을 포함하는 제1 그룹에 대해, 상기 기록 커맨드에 응답하여 일부의 타일에 대한 셋(Set) 기록 및 나머지 타일에 대한 리셋(Reset) 기록을 포함하는 제1 동시 기록 동작을 수행하는 단계 및 상기 제1 그룹에 대해, 상기 기록 커맨드에 응답하여 상기 일부의 타일에 대한 리셋(Reset) 기록 및 상기 나머지 타일에 대한 셋(Set) 기록을 포함하는 제2 동시 기록 동작을 수행하는 단계를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 N 개의 타일들은 제1 타일 및 제2 타일을 포함하고, 상기 제1 타일의 적어도 일부의 메모리 셀들에 셋(Set) 기록 동작이 수행될 때, 상기 제2 타일의 적어도 일부의 메모리 셀들에 리셋(Reset) 기록 동작이 동시에 수행되는 것을 특징으로 한다.
또한, 바람직하게는, 상기 N 개의 타일들 각각은 다수의 제1 라인들 및 다수의 제2 라인들에 연결되는 다수의 메모리 셀들을 포함하고, 상기 제1 동시 기록 동작에서, 상기 셋(Set) 기록이 수행되는 일부의 타일에 대해 상기 제1 라인에서 상기 제2 라인 방향으로 흐르는 전류가 메모리 셀로 인가되고, 상기 리셋(Reset) 기록이 수행되는 나머지 타일에 대해 상기 제2 라인에서 상기 제1 라인 방향으로 흐르는 전류가 메모리 셀로 인가되는 것을 특징으로 한다.
또한, 바람직하게는, 상기 제1 동시 기록 동작시 소모되는 전류 량과 상기 제2 동시 기록 동작시 소모되는 전류 량은 대략 동일한 것을 특징으로 한다.
또한, 바람직하게는, 상기 제1 및 제2 동시 기록 동작들 각각에서, 셋(Set) 기록 동작이 수행되는 메모리 셀들의 개수와 리셋(Reset) 기록 동작이 수행되는 메모리 셀들의 개수는 대략 동일한 것을 특징으로 한다.
또한, 바람직하게는, 상기 저항성 메모리 장치는 각각 하나 이상의 타일을 포함하는 다수의 레이어들을 포함하고, 상기 제1 그룹은 적어도 두 개의 레이어들에 포함되는 두 개 이상의 타일들을 포함하는 것을 특징으로 한다.
한편, 상기 저항성 메모리 장치의 동작방법은, 상기 기록 커맨드에 응답하여, 상기 제1 및 제2 동시 기록 동작 수행 전에 상기 제1 그룹의 적어도 일부의 타일들에 대해 프리 리드 동작을 수행하는 단계를 더 구비하는 것을 특징으로 한다.
바람직하게는, 상기 프리 리드 동작을 통해 독출된 데이터에 따라, 상기 제1 그룹을 구성하는 타일들은 변동 가능한 것을 특징으로 한다.
또한, 바람직하게는, 상기 프리 리드 동작을 통해 독출된 데이터 및 상기 제1 기록 커맨드에 수반되는 기록 데이터의 조합에 따라, 상기 제1 그룹을 구성하는 타일들은 변동 가능한 것을 특징으로 한다.
한편, 상기 저항성 메모리 장치의 동작방법은, 상기 제1 및 제2 동시 기록 동작들을 통해 기록된 데이터에 대한 검증 독출 동작을 수행하는 단계 및 독출된 데이터에 대한 검증 결과에 따라, 상기 제1 및 제2 동시 기록 동작들을 순차적으로 반복 수행하는 단계를 더 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 타일들을 포함하고, 각각의 타일은 다수의 제1 라인들 및 다수의 제2 라인들에 연결되는 다수의 메모리 셀들을 포함하며, 제1 기록 커맨드를 수신하는 단계와, 상기 제1 기록 커맨드에 응답하여, 제1 타일의 일부의 메모리 셀에 상기 제1 라인으로부터 상기 제2 라인 방향으로 흐르는 전류를 인가함에 의해 제1 셋(Set) 기록 동작을 수행하는 단계 및 상기 제1 셋(Set) 기록 동작과 동시에, 제2 타일의 일부의 메모리 셀에 상기 제2 라인으로부터 상기 제1 라인 방향으로 흐르는 전류를 인가함에 의해 제1 리셋(Reset) 기록 동작을 수행하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 저항성 메모리 장치가 지원하는 전류의 최대 허용치 이내에서 효율적인 전류의 사용이 가능하며, 기록되는 데이터의 수를 증가시킬 수 있으므로 기록 동작의 속도를 향상할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 기록 동작에 필요로 되는 기록 드라이버를 감소할 수 있으며, 또한 저항성 메모리 장치가 지원해야 할 전류의 최대 허용치의 값을 낮출 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 동일한 그룹에 속하는 제1 타일 및 제2 타일의 구현 예를 나타내는 도면이다.
도 4는 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 5a 내지 도 5c는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6a,b는 셋(Set) 기록 및 리셋(Reset) 기록 동작의 일 예를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 기록 동작을 나타내기 위한 메모리 장치의 블록도이다.
도 8a,b,c,d는 타일(Tile)에 대한 프리 리드 동작/기록 동작 및 이에 대응하는 전류 소모 특성을 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 10a,b는 본 발명의 실시예에 따른 메모리 장치의 기록 동작시 필요로되는 기록 드라이버의 개수를 나타내는 도면이다.
도 11a,b는 본 발명의 실시예에 따른 메모리 장치의 기록 동작시 필요로되는 최대 전류의 값을 나타내는 도면이다.
도 12a,b는 본 발명의 다른 실시예에 따른 기록 동작을 나타내는 도면이다.
도 13a,b는 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다.
도 14는 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다.
도 15는 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다.
도 16은 데이터 비교 동작 및 그룹핑 결과의 일 예를 나타내는 도면이다.
도 17은 본 발명의 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 18은 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다.
도 19는 본 발명의 실시예에 따른 저항성 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 21은 본 발명의 실시예들에 따른 저항성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 콘트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 콘트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 콘트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 콘트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 콘트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글레벨 셀과 멀티레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기록/독출 회로(120)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기록 및 독출 등의 메모리 동작을 수행하기 위하여 기록/독출 회로(120)를 제어할 수 있다. 일예로서, 메모리 장치(100)에 대한 기록 및 독출 동작 등을 위하여, 제어 로직(130)은 기록 펄스 및 독출 펄스 등의 각종 펄스 신호를 기록/독출 회로(120)로 제공할 수 있으며, 기록/독출 회로(120)는 각종 펄스 신호를 수신하고 이를 이용하여 메모리 셀 어레이(110)로 기록 전류(또는 기록 전압)나 독출 전류(또는 독출 전압)을 제공할 수 있다. 상기 펄스 신호를 생성하는 펄스 생성부(미도시)는 제어 로직(130) 내에 구비될 수 있으며, 또는 제어 로직(130) 외부에 구비되어도 무방하다.
본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 상기 셀 영역은 다양한 방식으로 정의될 수 있으며, 예컨대 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 선택블록(또는 로우 스위칭 블록)에 연결되고 상기 비트 라인들은 하나의 칼럼 선택블록(또는, 칼럼 스위칭 블록)에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 타일(Tile)로 정의할 수 있다. 즉, 메모리 셀 어레이(110)는 다수의 타일(Tile)들을 포함할 수 있다.
한편, 적어도 두 개의 타일들이 하나의 그룹(Group)으로 정의될 수 있다. 또한, 뱅크(Bank)라는 개념이 정의될 수 있으며, 상기 뱅크(Bank)는 다수 개의 그룹(Group)들을 포함하는 개념으로 정의될 수 있다. 또는 반대로 그룹(Group)이 다수 개의 뱅크(Bank)들을 포함하는 개념으로 정의되어도 무방하다.
본 발명의 일 실시예에 따르면, 메모리 컨트롤러(200)로부터 기록 커맨드가 수신되면, 메모리 장치(100)는 상기 적어도 두 개의 타일들을 포함하는 그룹(Group)을 기반으로 하여 기록 동작을 수행할 수 있다. 예컨대, 하나의 그룹(Group)이 N 개의 타일들을 포함하는 경우(단, N은 2 이상의 정수), 메모리 장치(100)는 기록 커맨드의 수신에 응답하여 하나의 그룹(Group)에 속하는 타일들에 대해 데이터를 기록할 수 있다. 이 때, 하나의 그룹(Group)에 속하는 타일들에 대해, 일부의 타일들에 대해서는 제1 방식의 기록 동작이 수행되고, 나머지 일부의 타일들에 대해서는 제2 방식의 기록 동작이 수행될 수 있다.
메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함하는 경우, 상기 저항성 메모리 셀에 대해서는 리셋(Reset) 기록 또는 셋(Set) 기록이 수행될 수 있다. 예컨대, 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 갖는다. 소정의 메모리 셀에 대하여, 저항 값을 증가시키는 방향으로 기록 동작을 수행하는 경우 이를 리셋(Reset) 기록 동작으로 정의할 수 있으며, 반면에 저항 값을 감소시키는 방향으로 기록 동작을 수행하는 경우 이를 셋(Set) 기록 동작으로 정의할 수 있다. 일 예로서, 셋(Set) 기록 동작을 수행하기 위하여, 메모리 셀에 순방향(비트 라인에서 워드 라인 방향)의 전류가 인가될 수 있으며, 또한 리셋(Reset) 기록 동작을 수행하기 위하여, 메모리 셀에 역방향(워드 라인에서 비트 라인 방향)의 전류가 인가될 수 있다.
기록 동작의 방식이 셋(Set) 기록 및 리셋(Reset) 기록으로 분류될 수 있으며, 이에 따라 메모리 장치(100)는 기록 커맨드의 수신에 응답하여 하나의 그룹(Group)에 속하는 일부의 타일들에 대해 셋(Set) 기록 동작을 수행할 수 있다. 또한, 이와 함께 메모리 장치(100)는 하나의 그룹(Group)에 속하는 다른 일부의 타일들에 대해 리셋(Reset) 기록 동작을 수행할 수 있다. 상기 셋(Set) 기록 동작과 리셋(Reset) 기록 동작은 동시에 수행될 수 있다. 상기 일부의 타일들에 대한 리셋(Reset) 기록 동작 및 상기 다른 일부의 타일들에 대한 리셋(Reset) 기록 동작은 제1 동시 기록 동작으로 정의될 수 있다.
이후, 상기 기록 커맨드에 대응하는 일련의 동작으로서, 메모리 장치(100)는 제2 동시 기록 동작을 수행할 수 있다. 제2 동시 기록 동작에서, 메모리 장치(100)는 상기 일부의 타일들에 대해 리셋(Reset) 기록 동작을 수행할 수 있으며, 이와 동시에 상기 다른 일부의 타일들에 대해서는 셋(Set) 기록 동작을 수행할 수 있다. 이에 따라, 상기 기록 커맨드에 수반되어 수신되는 기록 데이터 중에서, 일부의 기록 데이터는 제1 동시 기록 동작 동안 상기 그룹(Group)에 속하는 타일들에 기록되며, 또한 나머지 일부의 기록 데이터는 제2 동시 기록 동작 동안 상기 그룹(Group)에 속하는 타일들에 기록될 수 있다.
상기와 같은 동작을 두 개의 타일을 이용하여 용이하게 표현하면 다음과 같다. 하나의 그룹(Group)이 제1 및 제2 타일을 포함하는 경우, 기록 데이터의 일부가 제1 동시 기록 동작 동안 상기 제1 및 제2 타일들에 기록될 수 있다. 이 경우, 제1 타일의 적어도 일부의 메모리 셀에는 셋(Set) 기록 동작이 수행되고 제2 타일의 적어도 일부의 메모리 셀에는 리셋(Reset) 기록 동작이 수행될 수 있다. 이후, 기록 데이터의 나머지 일부가 제2 동시 기록 동작 동안 상기 제1 및 제2 타일들에 기록될 수 있다. 이 경우, 제1 타일의 적어도 일부의 메모리 셀에는 리셋(Reset) 기록 동작이 수행되고 제2 타일의 적어도 일부의 메모리 셀에는 셋(Set) 기록 동작이 수행될 수 있다.
상기와 같은 본 발명의 실시예에 따르면, 기록 동작에서 허용 가능한 전류 최대치를 최대한 활용하여, 하나의 기록 커맨드에 대응하여 많은 수의 데이터가 타일들에 기록될 수 있다. 예컨대, 저항성 메모리 셀에 대한 기록 동작에서, 한 번의 기록 동작에 허용되는 전류의 크기가 한정될 수 있으며, 또한 한 번의 기록 동작에 허용되는 메모리 셀들의 개수가 한정될 수 있다. 본 발명의 실시예에 따르면, 한 번의 기록 동작(예컨대, 제1 동시 기록 동작 또는 제2 동시 기록 동작)에서 소요되는 전류의 크기가 허용치에 적절히 다다를 수 있도록 하면서, 한 번의 기록 동작에 의해 기록 가능한 메모리 셀들의 개수를 증가시킬 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 나타내면 다음과 같다. 도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 로우 디코더(140) 및 칼럼 디코더(150)를 더 포함할 수 있다. 또한, 기록/독출 회로(120)는 센스 앰프(121) 및 기록 드라이버(122)를 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 각각 다수의 메모리 셀들을 포함하는 복수 개의 그룹들(예컨대, 제1 내지 제A 그룹들, Group 1 ∼ Group A)을 포함할 수 있으며, 제1 내지 제A 그룹들(Group 1 ∼ Group A) 각각은 하나 이상의 타일(Tile)들을 포함할 수 있다.
도 2에 도시된 메모리 장치(100)의 구성 및 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)에 구비되는 타일들 각각은 복수의 제1 신호 라인들(예컨대, 비트 라인들) 및 복수의 제2 신호 라인들(예컨대, 워드 라인들)에 연결될 수 있다. 또한, 타일들 각각은 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
억세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(140)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(150)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기록/독출 회로(120)는 비트 라인(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대, 기록/독출 회로(120)는 제어 로직(130)으로부터 기록 펄스를 수신할 수 있으며, 기록 드라이버(122)는 수신된 기록 펄스(pulse)에 따라 기록 전압이나 기록 전류를 칼럼 디코더(150)를 통해 메모리 셀 어레이(110)로 제공할 수 있다. 구체적으로는, 셋(set) 펄스가 수신되는 경우, 기록 드라이버(122)는 셋(set) 펄스에 따라 셋 전류나 셋 전압을 메모리 셀 어레이(110)로 제공할 수 있다. 또한, 리셋(reset) 펄스가 수신되는 경우, 기록 드라이버(122)는 리셋(reset) 펄스에 따라 리셋 전류나 리셋 전압을 메모리 셀 어레이(110)로 제공할 수 있다.
한편, 데이터 독출 동작시 기록/독출 회로(120)는 독출 동작을 위한 독출 전류(또는 독출 전압)를 생성하고 이를 메모리 셀로 제공할 수 있다. 센스 앰프(121)는 전류 생성부(또는 전압 생성부)를 구비할 수 있으며, 또한 데이터를 판정하기 위하여 비트 라인의 일 노드(예컨대, 센싱 노드)에 연결되는 비교부를 구비할 수 있다. 비교부의 일 단은 센싱 노드에 연결되고, 타 단은 기준 전압에 연결됨에 따라 데이터 값을 판정할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 내부 제어신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(140)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
한편, 본 발명의 일 실시예에 따른 메모리 장치(100)에서 타일은 다양한 형태로 정의될 수 있다. 예컨대, 타일은 다수의 워드 라인들 및 다수의 비트 라인들을 포함하고, 또한 워드 라인들과 비트 라인들이 교차하는 영역에 배치되는 다수의 메모리 셀들을 포함할 수 있다. 또한, 로우 디코더(140)는 다수의 워드 라인들에 대한 선택 동작을 수행하는 다수의 로우 스위칭 블록들을 포함할 수 있으며, 또한 칼럼 디코더(150)는 다수의 비트 라인들에 대한 선택 동작을 수행하는 다수의 칼럼 스위칭 블록들을 포함할 수 있다.
도 2에서는 메모리 셀 어레이(110)의 타일들과 로우 디코더(140)/칼럼 디코더(150)가 서로 구분되는 구성인 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 일 예로서, 로우 디코더(140)/칼럼 디코더(150)의 적어도 일부의 구성이 타일에 포함되는 것으로 정의되어도 무방하다. 로우 디코더(140)/칼럼 디코더(150) 각각은 어드레스를 디코딩하기 위한 수단과, 워드 라인들 및 비트 라인들 각각을 스위칭하기 위한 스위칭 블록들(예컨대, 로우 스위칭 블록들 및 칼럼 스위칭 블록들)을 포함할 수 있으며, 각각의 타일은 메모리 셀들과 함께 적어도 하나의 로우 스위칭 블록 및 칼럼 스위칭 블록을 포함하는 것으로 정의되어도 무방하다. 예컨대, 메모리 셀 어레이(110) 내에 X 개의 타일들이 구비되고, 로우 디코더(140)는 X 개의 로우 스위칭 블록들을 포함하며, 칼럼 디코더(150)는 X 개의 칼럼 스위칭 블록들을 포함할 수 있으며, 이 때, 각각의 타일은 메모리 셀들과 함께, 상기 메모리 셀들의 워드 라인을 선택하기 위한 하나의 로우 스위칭 블록과, 상기 메모리 셀들의 비트 라인을 선택하기 위한 하나의 칼럼 스위칭 블록을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)에 대한 기록 동작시 그룹(Group) 별로 데이터가 기록될 수 있다. 또한, 하나의 그룹에 대해 기록 동작이 수행되는 경우, 하나의 기록 커맨드에 응답하여 하나 이상의 동시 기록 동작이 그룹에 포함되는 타일들에 수행될 수 있다. 각각의 동시 기록 동작에서, 그룹에 포함되는 타일들 중 일부의 타일들의 메모리 셀들에 대해서는 셋(Set) 기록이 수행될 수 있으며, 이와 동시에 나머지 타일들의 메모리 셀들에 대해서는 리셋(Reset) 기록이 수행될 수 있다. 기록 동작이 수행된 메모리 셀들에 대해 검증 독출 동작이 수행되고, 정상적으로 데이터가 기록되지 않은 메모리 셀이 존재하는 경우, 상기 하나 이상의 동시 기록 동작이 반복하여 수행될 수 있다.
도 2에 도시된 제1 내지 제A 그룹들(Group 1 ∼ Group A) 각각은 서로 동일한 개수의 타일을 포함할 수 있으며, 또는 다른 개수의 타일을 포함하여도 무방하다. 또한, 어느 하나의 그룹이 3 개 이상의 타일들을 포함하는 경우, 상기 그룹(Group)에 속하는 타일들 모두에 대해 셋(Set) 기록/리셋(Reset) 기록이 수행될 수 있으며, 또는 상기 그룹(Group)에 속하는 타일들 중 일부의 타일들에 대해서만 셋(Set) 기록/리셋(Reset) 기록이 수행되어도 무방하다. 예컨대, 상기 그룹(Group)이 제1 내지 제3 타일들을 포함하는 경우, 어느 하나의 기록 커맨드에 응답하여 제1 타일과 제2 타일에 대해 셋(Set) 기록/리셋(Reset) 기록을 동시에 수행할 수 있다. 이후, 다른 하나의 기록 커맨드에 응답하여 제1 타일과 제3 타일에 대해 셋(Set) 기록/리셋(Reset) 기록을 동시에 수행할 수 있다.
즉, 본 발명의 실시예에 따라 그룹(Group)이 정의되는 경우, 상기 그룹(Group)은 특정한(또는, 기 설정된) 타일들을 고정하게 포함할 수 있다. 또는, 다른 실시예로서, 기록 커맨드가 수신될 때마다 셋(Set) 기록/리셋(Reset) 기록이 동시에 수행되는 타일들이 달리 설정될 수 있으며, 이 경우 상기 그룹(Group)에 포함되는 타일들은 변동이 가능하다. 이를 달리 표현하면, 그룹(Group)에 포함되는 타일들은 메모리 장치(100)나 메모리 콘트롤러(200)에 의해 선택 가능한 것으로 표현될 수 있다.
도 3은 동일한 그룹(Group 1)에 속하는 제1 타일(Tile 1) 및 제2 타일(Tile 2)의 구현 예를 나타내는 도면이다. 도 3에서는, 각각의 타일(Tile)이 다수의 메모리 셀들과 함께 로우 스위칭 블록 및 칼럼 스위칭 블록을 포함하는 것으로 가정한다.
도 3에 도시된 바와 같이, 제1 그룹(Group 1)은 복수 개의 타일들을 포함하며, 예컨대 제1 타일(Tile 1) 및 제2 타일(Tile 2)을 포함할 수 있다. 제1 타일(Tile 1)은 워드 라인들과 비트 라인들이 교차하는 영역에 배치되는 다수의 메모리 셀들과, 워드 라인들과 비트 라인들에 대한 선택 동작을 수행하는 제1 로우 스위칭 블록(X_SW BLK 1) 및 제1 칼럼 스위칭 블록(Y_SW BLK 1)을 포함할 수 있다. 이와 유사하게, 제2 타일(Tile 2)은 다수의 메모리 셀들과 제2 로우 스위칭 블록(X_SW BLK 2) 및 제2 칼럼 스위칭 블록(Y_SW BLK 2)을 포함할 수 있다.
도 2의 제어 로직(130)은 각각의 타일 별로 로우 어드레스(X_ADDR) 및 칼럼 어드레스(Y_ADDR)를 제공함으로써, 각각의 타일의 적어도 일부의 메모리 셀들이 선택되도록 제어할 수 있다. 예컨대, 제어 로직(130)의 제어하에서, 제1 타일(Tile 1)의 적어도 일부의 메모리 셀이 선택됨과 함께, 제2 타일(Tile 2)의 적어도 일부의 메모리 셀이 선택될 수 있다. 전술한 실시예에 따라, 제1 타일(Tile 1)의 선택된 메모리 셀들에는 셋(Set) 기록 및 리셋(Reset) 기록 중 어느 하나의 기록 동작이 수행될 수 있으며, 이와 함께 제2 타일(Tile 2)의 선택된 메모리 셀들에는 셋(Set) 기록 및 리셋(Reset) 기록 중 다른 하나의 기록 동작이 수행될 수 있다.
도 4는 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 타일들을 포함할 수 있으며, 도 4는 하나의 타일(Tile)을 나타낼 수 있다.
도 4를 참조하면, 타일(Tile)은 수평 구조의 메모리 셀들을 포함할 수 있다. 이때, 나머지 타일들 또한, 도 4에 도시된 타일과 동일하게 구현될 수 있다. 타일은 복수의 워드 라인들(WL1 ∼ WLn), 복수의 비트 라인들(BL1 ∼ BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 ∼ BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 ∼ WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 ∼ BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 ∼ WLn) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 스위칭될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 ∼ WLm) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 ∼ BLm) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다.
도 5a 내지 도 5c는 도 4의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 5c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항 소자(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 소스 라인(SL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 6a,b는 셋(Set) 기록 및 리셋(Reset) 기록 동작의 일 예를 나타내는 회로도이다.
제1 워드 라인(1st WL)과 제1 비트 라인(1st BL)이 교차하는 영역에 배치되는 메모리 셀이 선택되어 셋(Set) 기록 동작이 수행될 때, 도 6a에 도시된 바와 같이 제1 비트 라인(1st BL)으로는 고전압이 인가되며 제1 워드 라인(1st WL)으로는 상대적으로 레벨이 낮은 저전압이 인가된다. 이와 함께, 나머지 메모리 셀들로 데이터가 기록되는 것을 방지하기 위하여 다양한 종류의 금지 전압들(Vinhibitx, Vinhibity)이 제공될 수 있다. 예컨대, 제2 워드 라인(2nd WL)으로는 제1 금지 전압(Vinhibitx)이 제공될 수 있으며, 제2 비트 라인(2nd BL)으로는 제2 금지 전압(Vinhibity)이 제공될 수 있다. 선택 메모리 셀에 순방향 전류가 인가됨에 따라, 상기 선택 메모리 셀에는 가변 저항의 저항 레벨이 감소하는 셋(Set) 기록 동작이 수행될 수 있다.
한편, 선택 메모리 셀에 리셋(Reset) 기록 동작이 수행될 때, 도 6b에 도시된 바와 같이 제1 비트 라인(1st BL)으로는 저전압이 인가되며 제1 워드 라인(1st WL)으로는 상대적으로 레벨이 높은 고전압이 인가된다. 이와 함께, 나머지 메모리 셀들로 데이터가 기록되는 것을 방지하기 위하여 다양한 종류의 금지 전압들(Vinhibitx, Vinhibity)이 제공될 수 있다. 예컨대, 제2 워드 라인(2nd WL)으로는 제2 금지 전압(Vinhibity)이 제공될 수 있으며, 제2 비트 라인(2nd BL)으로는 제1 금지 전압(Vinhibitx)이 제공될 수 있다. 선택 메모리 셀에 역방향 전류가 인가됨에 따라, 상기 선택 메모리 셀에는 가변 저항의 저항 레벨이 증가하는 리셋(Reset) 기록 동작이 수행될 수 있다.
도 6a,b에 도시된 바와 같이, 셋(Set) 기록 동작에서 메모리 셀에 인가되는 전압의 극성과 리셋(Reset) 기록 동작에서 메모리 셀에 인가되는 전압의 극성은 서로 다를 수 있다. 또한, 비선택된 메모리 셀들에 발생되는 리키지 전류(leakage current)를 최소화하기 위하여 비선택된 워드 라인들 및 비트 라인들로 상기 금지 전압들(Vinhibitx, Vinhibity)과 같은 바이어싱 전압들이 제공될 수 있다. 이에 따라, 워드 라인들과 비트 라인들을 공유하는 어레이(예컨대, 타일) 내에서는 셋(Set) 기록 동작과 리셋(Reset) 기록 동작이 동시에 수행될 수 없다.
도 6a,b에서는 바이폴라 타입(Bipolay type)의 메모리 장치의 기록 동작의 일예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 본 발명의 실시예에 따라 어느 하나의 그룹(Group)에 포함되는 타일들 중, 일부의 타일들에 대해서는 셋(Set) 기록 동작이 수행되고, 이와 동시에 다른 일부의 타일들에 대해서는 리셋(Reset) 기록 동작이 수행되는 동작은 유니폴라 타입(Unipolay type)의 메모리 장치에 적용되어도 무방하다.
도 7은 본 발명의 일 실시예에 따른 기록 동작을 나타내기 위한 메모리 장치의 블록도이다. 도 1의 기록/독출 회로(120)는 다수의 센스 앰프/기록 드라이버들을 포함할 수 있으며, 예컨대 다수의 센스 앰프/기록 드라이버들은 다수의 타일들에 대응하여 구비될 수 있다. 상기 도 7에서는 각각의 타일에 센스 앰프/기록 드라이버(SA/WD)가 포함되는 것으로 가정한다.
도 7을 참조하면, 메모리 장치(300)는 다수 개의 타일들을 포함할 수 있으며, 예컨대 동일한 그룹(Group)에 속하는 제1 타일(Tile 1) 및 제2 타일(Tile 2)을 포함할 수 있다. 또한, 메모리 장치(200)는 상기 타일들(Tile 1, Tile 2)에 대한 기록/독출 동작을 제어하기 위한 제어 로직(330)을 더 포함할 수 있다. 각각의 타일은 다수의 메모리 셀들을 포함하는 셀 어레이와 함께, 상기 셀 어레이에 대한 기록/독출 동작을 수행하기 위한 주변 회로들을 포함할 수 있다. 예컨대, 제1 타일(Tile 1)은 제1 셀 어레이(cell array 1), 제1 로우 스위치 블록(X_SW BLK 1), 제1 칼럼 스위치 블록(Y_SW BLK 1) 및 제1 센스 앰프/기록 드라이버(SA/WD 1)를 포함할 수 있다. 제2 타일(Tile 2) 또한 제1 타일(Tile 1)과 동일 또는 유사한 구성들을 포함할 수 있다.
도 7에 도시된 메모리 장치(300)의 기록 동작의 일 예를 설명하면 다음과 같다.
제어 로직(330)은 메모리 콘트롤러(미도시)로부터 기록 동작을 위한 각종 제어신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 이에 응답하여 제1 타일(Tile 1) 및 제2 타일(Tile 2)에 대한 기록 동작을 제어하기 위한 각종 신호들을 발생한다. 본 발명의 실시예에 따라, 기록 커맨드에 응답하여 제어 로직(330)은 제1 타일(Tile 1) 및 제2 타일(Tile 2)에 대해 적어도 1 회의 동시 기록 동작을 수행하도록 제어함으로써, 셋(Set) 기록 동작과 리셋(Reset) 기록 동작이 동시에 수행되도록 제어한다.
제1 동시 기록 동작 동안, 제1 타일(Tile 1)에 대해 셋(Set) 기록 동작이 수행되고 제2 타일(Tile 2)에 대해 리셋(Reset) 기록 동작이 수행되는 경우, 제어 로직(330)은 제1 타일(Tile 1)의 적어도 일부의 메모리 셀을 선택하기 위한 어드레스(ADDR_1)와 함께, 셋(Set) 기록 동작을 위한 적어도 하나의 셋 펄스(Pulse_Wset)를 제1 타일(Tile 1)로 제공한다. 또한, 제어 로직(330)은 제2 타일(Tile 2)의 적어도 일부의 메모리 셀을 선택하기 위한 어드레스(ADDR_2)와 함께, 리셋(Reset) 기록 동작을 위한 적어도 하나의 리셋 펄스(Pulse_Wreset)를 제2 타일(Tile 2)로 제공한다.
이와 함께, 기록 커맨드에 수반되는 기록 데이터에 있어서, 일부의 기록 데이터(예컨대, 제1 기록 데이터, DATA 1)는 제1 센스 앰프/기록 드라이버(SA/WD 1)를 통해 제1 타일(Tile 1)로 제공될 수 있으며, 또한 다른 일부의 기록 데이터(예컨대, 제2 기록 데이터, DATA 2)는 제2 센스 앰프/기록 드라이버(SA/WD 2)를 통해 제2 타일(Tile 2)로 제공될 수 있다. 상기 제1 기록 데이터(DATA 1)는 메모리 셀들의 저항 값을 감소함에 의해 기록되는 셋(Set) 데이터일 수 있으며, 반면에 상기 제2 기록 데이터(DATA 2)는 메모리 셀들의 저항 값을 증가함에 의해 기록되는 리셋(Reset) 데이터일 수 있다. 상기와 같은 제1 동시 기록 동작에 따라, 셋(Set) 데이터와 리셋(Reset) 데이터가 동시에 기록될 수 있다. 한편, 제1 동시 기록 동작에 대한 검증 동작을 위하여, 제1 타일(Tile 1)로부터 제1 독출 데이터(Dout 1)가 출력될 수 있으며, 또한 제2 타일(Tile 2)로부터 제2 독출 데이터(Dout 2)가 출력될 수 있다.
상기 제1 동시 기록 동작 이후에 제2 동시 기록 동작이 순차적으로 수행될 수 있다. 제2 동시 기록 동작 동안, 제1 타일(Tile 1)에 대해 리셋(Reset) 기록 동작이 수행되고 제2 타일(Tile 2)에 대해 셋(Set) 기록 동작이 수행될 수 있다. 이 때, 제어 로직(330)은 제1 타일(Tile 1)의 적어도 일부의 메모리 셀에 대한 리셋(Reset) 기록 동작을 위하여, 메모리 셀을 선택하기 위한 어드레스(ADDR_3)와 함께, 적어도 하나의 리셋 펄스(Pulse_Wreset)를 제1 타일(Tile 1)로 제공한다. 또한, 제어 로직(330)은 제2 타일(Tile 2)의 적어도 일부의 메모리 셀에 대한 셋(Set) 기록 동작을 위하여, 메모리 셀을 선택하기 위한 어드레스(ADDR_4)와 함께, 적어도 하나의 셋 펄스(Pulse_WSet)를 제2 타일(Tile 2)로 제공한다. 또한, 기록 데이터 중 일부의 기록 데이터(예컨대, 제3 기록 데이터, DATA 3)는 제1 센스 앰프/기록 드라이버(SA/WD 1)를 통해 제1 타일(Tile 1)로 제공될 수 있으며, 또한 다른 일부의 일부의 기록 데이터(예컨대, 제4 기록 데이터, DATA 4)는 제2 센스 앰프/기록 드라이버(SA/WD 2)를 통해 제2 타일(Tile 2)로 제공될 수 있다. 상기 제3 기록 데이터(DATA 3)는 메모리 셀들의 저항 값을 증가함에 의해 기록되는 리셋(Reset) 데이터일 수 있으며, 반면에 상기 제4 기록 데이터(DATA 4)는 메모리 셀들의 저항 값을 감소함에 의해 기록되는 셋(Set) 데이터일 수 있다. 한편, 제2 동시 기록 동작에 대한 검증 동작을 위하여, 제1 타일(Tile 1)로부터 제3 독출 데이터(Dout 3)가 출력될 수 있으며, 또한 제2 타일(Tile 2)로부터 제4 독출 데이터(Dout 4)가 출력될 수 있다.
도 7에 도시된 기록 동작에 따른 구체적인 특징을 도 8a,b,c,d를 참조하여 설명하면 다음과 같다. 도 8a,b,c,d는 타일(Tile)에 대한 프리 리드 동작/기록 동작 및 이에 대응하는 전류 소모 특성을 나타내는 도면이다.
도 8a에 도시된 바와 같이, 특정 타일(Tile)에 대해 셋(Set) 기록 동작과 리셋(Reset) 기록 동작이 별개로 수행되는 경우, 메모리 장치에서 지원되는 스펙에 따라 전류 허용치가 존재한다. 일 예로서, 바이폴라 타입(Bipolay type)의 경우에는 셋(Set) 기록 동작에 소요되는 전류 크기가 리셋(Reset) 기록 동작에 비해 클 수 있다. 이 경우, 하나의 타일의 n 개의 메모리 셀들에 대해 셋(Set) 기록 동작을 수행함으로써 허용치에 가까운 전류가 소요될 수 있으며, 또한 1 회의 기록 동작에서 데이터가 기록되는 메모리 셀들의 개수는 n 개로 한정될 수 있다.
이후, 리셋(Reset) 기록 동작에서 n 개의 메모리 셀들이 선택되고, 선택된 메모리 셀들에 대해 리셋(Reset) 기록 동작이 수행될 수 있다. 도 8a에 도시된 기록 동작에 따르면, 1 회의 기록 동작에서 데이터가 기록되는 메모리 셀들의 개수는 n 개로 한정될 뿐 아니라, 리셋(Reset) 기록 동작에서는 허용치에 크게 미치지 못하는 전류만을 소요함으로써 전류 사용 효율성이 낮아지게 된다.
반면에, 본 발명의 일 실시예에 따른 동시 기록 동작이 수행되는 경우, 도 8b에 도시된 바와 같이 적어도 두 개의 타일들에 대해 데이터가 동시에 기록될 수 있다. 셋(Set) 기록 동작에 소요되는 전류 크기가 리셋(Reset) 기록 동작에 비해 10 배의 크기를 갖는 것으로 가정할 때, 제1 동시 기록 동작 동안 제1 타일(Tile 1)에 대략 0.91*n 개의 메모리 셀들에 대해 셋(Set) 기록 동작이 수행될 수 있으며, 이와 동시에 제2 타일(Tile 2)에 대략 0.91*n 개의 메모리 셀들에 대해 리셋(Reset) 기록 동작이 수행될 수 있다. 이 경우, 도 8a에 비해 대략 80%가 증가된 1.8*n 개의 메모리 셀들에 데이터가 기록될 수 있으며, 또한 허용치에 근접한 전류를 효율적으로 이용하여 많은 메모리 셀들에 데이터를 기록하는 것이 가능하다.
또한, 이후의 제2 동시 기록 동작 동안, 제1 타일(Tile 1)에 대략 0.91*n 개의 메모리 셀들에 대해 리셋(Reset) 기록 동작이 수행될 수 있으며, 이와 동시에 제2 타일(Tile 2)에 대략 0.91*n 개의 메모리 셀들에 대해 셋(Set) 기록 동작이 수행될 수 있다. 상기 제2 동시 기록 동작에서도 메모리 장치가 지원하는 전류 허용치를 효율적으로 이용하여 도 8a의 경우에 비하여 대략 80%가 증가된 개수의 메모리 셀들에 데이터를 기록할 수 있다. 즉, 각각의 기록 동작에서 전류를 효율적으로 사용할 수 있을 뿐 아니라, 동시 기록되는 데이터의 개수를 증가할 수 있으므로 기록 동작의 효율성을 향상할 수 있다.
도 8b에 도시된 바에 따르면, 제1 동시 기록 동작과 제2 동시 기록 동작에서 소요되는 전류의 양은 대략 동일할 수 있으며, 또한 메모리 장치가 지원하는 전류의 양을 효율적으로 사용할 수 있다. 또한, 각각의 동시 기록 동작에서 셋(Set) 기록 동작이 수행되는 메모리 셀들의 개수와 리셋(Reset) 기록 동작이 수행되는 메모리 셀들의 개수는 대략 동일할 수 있으며, 데이터가 동시 기록되는 메모리 셀들의 개수는 도 8a에 비해 증가될 수 있다.
한편, 도 8c는 셋(Set) 기록 동작과 리셋(Reset) 기록 동작이 별개로 수행되는 경우에서, 기록 커맨드에 응답하여 프리 리드 동작이 수행되는 예를 나타낸다. 도 8c에 도시된 바와 같이, 기록 커맨드에 대응하여 전체 2*n 개의 데이터가 기록됨에 따라, 이에 대응하여 프리 리드 동작시 2*n 개의 메모리 셀들로부터 데이터가 독출될 수 있다. 독출 동작에 소요되는 전류는 셋(Set) 기록 동작에 비해 작은 값을 가질 수 있으며, 또한 2*n 개의 메모리 셀들로부터 데이터가 독출되는 경우에도 전류 허용치에 비해 매우 낮은 값을 가질 수 있다.
반면에, 본 발명의 일 실시예에 따라, 도 8d에 도시된 바와 같이 하나의 기록 커맨드에 응답하여 대략 3.6*n 개에 해당하는 데이터가 기록될 수 있으며, 이에 대응하여 프리 리드 동작시 대략 3.6*n 개의 메모리 셀들로부터 데이터가 독출될 수 있다. 독출 동작에 소요되는 전류가 상대적으로 낮으므로, 대략 3.6*n 개의 메모리 셀들에 대한 독출 동작이 수행되더라도 전류 허용치 이내에서 전류를 효율적으로 사용할 수 있다.
도 8b,d에 도시된 수치는 일 예에 불과한 것으로서, 본 발명의 실시예에 따른 프리 리드 동작 및 기록 동작의 특성은 다양하게 변동될 수 있다. 예컨대, 하나의 그룹(Group)에서 동시 기록 동작이 수행되는 타일들의 개수는 변동될 수 있으며, 또한 셋(Set) 기록 동작과 리셋(Reset) 기록 동작에서 소요되는 전류의 양의 비율은 달라질 수 있다. 상기 도 8b,d에 도시된 수치는 상기 타일들의 개수나 전류의 양의 비율에 따라 조절될 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 9에 도시된 바와 같이, 기록 커맨드에 응답하여 기록 동작이 시작되는 경우, 먼저 적어도 일부의 메모리 셀들에 대한 프리 리드 동작이 수행될 수 있다(S11). 하나의 그룹(Group)에 적어도 두 개의 타일(Tile)들이 포함되고, 상기 프리 리드 동작 이후 상기 적어도 두 개의 타일들에 대해 셋(Set) 기록 동작과 리셋(Reset) 기록 동작을 포함하는 동시 기록 동작이 수행될 수 있다(S12). 상기 동시 기록 동작은 전술한 실시예에 따라 수행될 수 있으며, 동시 기록 동작 수행 후 기록된 데이터에 대한 검증 동작을 위하여 검증 독출 동작이 수행될 수 있다(S13). 검증 독출 동작에 따라 독출된 데이터에 대해 검증 동작이 수행되고(S14), 검증 결과에 따라 기록 동작이 종료되거나, 또는 상기 동시 기록 동작과 검증 동작이 반복하여 수행될 수 있다. 도 9에서는 1 회의 동시 기록 동작이 도시되어 있으나, 전술한 실시예에서와 같이 기록 데이터는 2 회 이상의 동시 기록 동작에 의해 모두 기록될 수도 있다.
도 10a,b는 본 발명의 실시예에 따른 메모리 장치의 기록 동작시 필요로되는 기록 드라이버의 개수를 나타내는 도면이다. 도 10a,b에서는 셋 전류가 대략 10uA이고 리셋 전류가 대략 1uA이며, 하나의 기록 커맨드에 대응하여 200비트의 데이터가 기록되는 경우가 예시된다. 또한, 전류 최대 허용치는 100uA의 값을 갖는 경우가 예시된다.
도 10a의 표에 도시된 바와 같이, 셋(Set) 기록 동작과 리셋(Reset) 기록 동작이 별도로 수행되는 경우, 하나의 기록 커맨드에 대응하여 10 회의 셋(Set) 기록 동작과 1 회의 리셋(Reset) 기록 동작이 순차적으로 수행될 수 있다. 이 경우, 전류 최대 허용치를 고려하여, 각각의 셋(Set) 기록 동작에서 10 비트의 데이터가 기록될 수 있으며, 또한 1 회의 리셋(Reset) 기록 동작에서 100 비트의 데이터가 기록될 수 있다. 상기 리셋(Reset) 기록 동작에서 100 비트의 데이터가 동시에 기록되어야 하므로, 데이터 기록 동작을 위해서 최소 100 개의 기록 드라이버가 필요로 된다.
반면에, 본 발명의 일 실시예에 따르면 셋(Set) 기록 동작과 리셋(Reset) 기록 동작이 동시에 수행되며, 상기 200 비트의 데이터는 대략 11 회의 동시 기록 동작에 의해 모두 기록될 수 있다. 예컨대, 하나의 동시 기록 동작에서 9 비트의 데이터에 대해 셋(Set) 기록 동작이 수행되고, 이와 동시에 9 비트의 데이터에 대해 리셋(Reset) 기록 동작이 수행될 수 있다(또는, 10 비트의 데이터에 대해 리셋 기록 동작이 수행되어도 무방함). 이 경우, 동시 기록 동작에 소요되는 전류는 상기 100uA의 값을 갖는 최대 허용치를 만족하게 된다. 도 10b에 도시된 개념도와 같이, 어느 하나의 그룹에 다수의 타일이 속하고, 각각의 타일에 대해 셋(Set) 기록 동작과 리셋(Reset) 기록 동작이 순차적으로 번갈아 수행될 수 있다.
상기와 같은 본 발명의 일 실시예에 따르면, 하나의 동시 기록 동작에서 대략 20 비트 이하의 데이터만이 기록될 수 있으므로, 데이터 기록 동작을 위해서 20개 이하의 기록 드라이버가 필요로 된다. 즉, 상대적으로 적은 개수의 기록 드라이버만이 필요로 되므로, 메모리 장치의 칩 사이즈 축소에 유리하며 또한 제조 단가가 감소될 수 있다.
도 11a,b는 본 발명의 실시예에 따른 메모리 장치의 기록 동작시 필요로되는 최대 전류의 값을 나타내는 도면이다. 도 11a,b에서 또한 셋 전류가 대략 10uA이고 리셋 전류가 대략 1uA이며, 하나의 기록 커맨드에 대응하여 200 비트의 데이터가 기록되는 경우가 예시된다. 다만, 도 11a,b에서는 기록 드라이버의 개수가 20 개로 제한되는 경우가 예시된다.
도 11a의 표에 도시된 바와 같이, 셋(Set) 기록 동작과 리셋(Reset) 기록 동작이 별도로 수행되는 경우, 기록 드라이버의 개수가 제한됨에 따라 리셋(Reset) 기록 동작에서 많은 비트의 데이터를 기록하는 것이 불가능하다. 이에 따라, 하나의 기록 커맨드에 대응하여 5 회의 셋(Set) 기록 동작과 5 회의 리셋(Reset) 기록 동작이 순차적으로 수행될 수 있으며, 각각의 기록 동작에서 20 비트의 데이터가 기록될 수 있다. 이 경우, 각각의 셋(Set) 기록 동작에서 하나의 비트 당 10uA에 해당하는 전류가 필요하므로, 20 비트의 데이터에 대해 셋(Set) 기록 동작을 수행하기 위하여 200uA에 해당하는 전류가 최대 허용치로서 지원되어야 할 필요가 있다.
반면에, 본 발명의 일 실시예에 따르면 하나의 기록 커맨드에 응답하여 대략 10 회의 동시 기록 동작이 순차적으로 수행될 수 있으며, 각각의 동시 기록 동작에서 10 비트의 데이터에 대한 셋(Set) 기록 동작과 10 비트의 데이터에 대한 리셋(Reset) 기록 동작이 동시에 수행될 수 있다. 도 11b에 도시된 개념도와 같이, 어느 하나의 그룹에 다수의 타일들이 속하고, 각각의 타일에 대해 10 비트에 해당하는 데이터에 대한 셋(Set) 기록 동작과 리셋(Reset) 기록 동작이 순차적으로 번갈아 수행될 수 있다.
상기와 같은 본 발명의 일 실시예에 따르면, 하나의 동시 기록 동작에서 20 비트의 데이터가 기록될 수 있으며, 하나의 동시 기록 동작을 위하여 대략 110uA에 해당하는 전류만이 최대 허용치로서 지원되어도 무방하다. 즉, 최대 허용치로서 지원되어야 할 전류 값이 작아질 수 있으므로, 메모리 장치에 구비되는 전원 장치를 용이하게 구현할 수 있다.
도 12a,b는 본 발명의 다른 실시예에 따른 기록 동작을 나타내는 도면이다. 기록 커맨드에 응답하여 1 회 이상의 동시 기록 동작이 수행될 수 있으며, 일 예로서 제1 동시 기록 동작이 수행되는 구간이 제1 구간(Period 1)으로 정의되고, 제2 동시 기록 동작이 수행되는 구간이 제2 구간(Period 2)으로 정의된다.
도 12a에 도시된 바와 같이, 동시 기록 동작이 수행되는 단위로서 그룹(Group)이 정의될 수 있고, 상기 그룹(Group)은 N 개의 타일(Tile)들을 포함할 수 있다. 제어 로직(330)은 상기 N 개의 타일들에 대한 셋(Set) 기록 동작과 리셋(Reset) 기록 동작을 제어할 수 있다. 예컨대, 제1 구간(Period 1)에서 제1 동시 기록 동작이 수행될 수 있으며, 제1 동시 기록 동작에서 상기 그룹(Group)에 속하는 타일들 중 1/2 개의 타일들(예컨대, 제1 ∼ 제N/2 타일)에 대해 셋(Set) 기록 동작이 수행될 수 있으며, 이와 동시에 나머지 1/2 개의 타일들(예컨대, 제(N/2+1) 타일 ∼ 제N 타일)에 대해 리셋(Reset) 기록 동작이 수행될 수 있다.
이후, 제2 구간(Period 2)에서 제2 동시 기록 동작이 수행될 수 있으며, 제2 동시 기록 동작에서 상기 그룹(Group)에 속하는 타일들 중 1/2 개의 타일들(예컨대, 제1 ∼ 제N/2 타일)에 대해 리셋(Reset) 기록 동작이 수행될 수 있으며, 이와 동시에 나머지 1/2 개의 타일들(예컨대, 제(N/2+1) 타일 ∼ 제N 타일)에 대해 셋(Set) 기록 동작이 수행될 수 있다.
한편, 도 12b에 따르면, 상기 그룹(Group) 내에서 동시 기록 동작 동안 셋(Set) 기록 동작이 수행되는 타일들의 개수와 리셋(Reset) 기록 동작이 수행되는 타일들의 개수는 달리 설정될 수 있다. 예컨대, 제1 구간(Period 1)에서 제1 동시 기록 동작이 수행될 수 있으며, 제1 동시 기록 동작에서 상기 그룹(Group)에 속하는 타일들 중 M 개의 타일들에 대해 셋(Set) 기록 동작이 수행될 수 있으며, 이와 동시에 나머지 N-M 개의 타일들에 대해 리셋(Reset) 기록 동작이 수행될 수 있다. 또한, 제2 동시 기록 동작에서 상기 그룹(Group)에 속하는 타일들 중 M 개의 타일들에 대해 리셋(Reset) 기록 동작이 수행될 수 있으며, 이와 동시에 나머지 N-M 개의 타일들에 대해 셋(Set) 기록 동작이 수행될 수 있다.
도 13a,b는 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다. 도 13a,b에서는 메모리 장치가 다수 개의 레이어들(Layer 1 ∼ Layer B)을 포함하고, 레이어들(Layer 1 ∼ Layer B) 각각은 다수 개의 타일(Tile)들을 포함할 수 있다.
다수 개의 레이어들(Layer 1 ∼ Layer B)에 구비되는 타일들에 대해 그룹(Group)이 정의될 수 있다. 도 13a의 실시예에 따르면, 다수 개의 레이어들(Layer 1 ∼ Layer B) 각각에 대해 그룹(Group)이 정의될 수 있으며, 하나의 그룹(Group)에는 동일한 레이어에 배치되는 두 개 이상의 타일들이 포함될 수 있다. 예컨대, 제1 레이어(Layer 1)에 배치되는 두 개 이상의 타일들이 하나의 그룹(Group 1_1)에 포함될 수 있으며, 제2 레이어(Layer 2)에 배치되는 두 개 이상의 타일들이 하나의 그룹(Group 2_1)에 포함될 수 있다. 이와 유사하게, 제B 레이어(Layer B)에 배치되는 두 개 이상의 타일들이 하나의 그룹(Group B_1)에 포함될 수 있다.
반면에, 도 13b의 실시예에 따르면, 적어도 두 개의 레이어들에 포함되는 두 개 이상의 타일들이 하나의 그룹(Group)에 포함될 수 있다. 예컨대, 도 11b에 도시된 바와 같이, 다수의 그룹들(Group 1 ∼ Group 3) 각각은 서로 다른 레이어에 구비되는 타일들을 포함할 수 있다. 도 13a,b에 도시된 각각의 그룹(Group)에 대하여, 전술한 실시예에서 설명된 바와 같은 동시 기록 동작이 수행될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다.
도 14에 도시된 바와 같이, 메모리 장치(400)는 복수 개의 타일들(Tile 1 ∼ Tile N) 및 제어 로직(430)을 포함할 수 있다. 제어 로직(430)은 복수 개의 타일들(Tile 1 ∼ Tile N)에 대한 기록 및 독출 동작 등의 메모리 동작을 제어할 수 있다. 또한 제어 로직(430)은 그룹 설정부(431), 어드레스 변환부(432) 및 어드레스 테이블(433)를 포함할 수 있다.
도 14의 실시예에 따르면, 어느 하나의 그룹(Group)에 포함되는 타일들은 고정된 것이 아니라, 수신되는 기록 커맨드에 따라 상기 그룹(Group)에 포함되는 타일들은 변동될 수 있다. 복수 개의 타일들(Tile 1 ∼ Tile N)에 대해 다수 개의 그룹(Group)들이 정의될 수 있으며, 그룹(Group) 별로 동시 기록 동작이 수행될 수 있다. 예컨대, 제1 타일(Tile 1)이 포함되는 그룹(Group)은 제1 그룹(Group 1)으로 정의될 수 있다.
제1 기록 커맨드에 대응하여 기록 동작이 수행되는 경우, 제1 타일(Tile 1)과 제2 타일(Tile 2)이 동일한 제1 그룹(Group 1_1st write)에 포함될 수 있다. 이에 따라, 제1 타일(Tile 1)과 제2 타일(Tile 2)에 대해 전술한 실시예에서와 같은 적어도 1 회 이상의 동시 기록 동작이 수행될 수 있다. 반면에, 이후의 제2 기록 커맨드에 대응하여 기록 동작이 수행되는 경우 제1 그룹(Group 1_2nd write)에 포함되는 타일들이 변동될 수 있으며, 예컨대 제1 타일(Tile 1)과 제4 타일(Tile 4)이 동일한 제1 그룹(Group 1_2nd write)에 포함될 수 있다. 이에 따라, 제1 타일(Tile 1)과 제4 타일(Tile 4)에 대해 전술한 실시예에서와 같은 적어도 1 회 이상의 동시 기록 동작이 수행될 수 있다.
그룹 설정부(431)는 기록 커맨드가 수신됨에 따라 복수 개의 타일들(Tile 1 ∼ Tile N) 중 동일한 그룹(Group)으로 설정할 타일들의 정보를 생성하여 이를 어드레스 변환부(432)로 제공할 수 있다. 예컨대, 메모리 장치(400)는 메모리 콘트롤러(미도시)로부터 데이터가 기록될 위치를 지시하는 물리적 어드레스(ADDR_phy)를 수신할 수 있으며, 어드레스 변환부(432)는 상기 그룹 설정부(431)로부터의 정보를 참조하여 상기 물리적 어드레스(ADDR_phy)를 변환하여 변환된 어드레스를 생성할 수 있다. 예컨대, 물리적 어드레스(ADDR_phy)에 의해 제1 타일(Tile 1)과 제2 타일(Tile 2)이 지시되는 경우, 상기 물리적 어드레스(ADDR_phy)를 변환하여 제1 타일(Tile 1)과 제4 타일(Tile 4)을 지시하는 변환된 어드레스를 생성할 수 있다.
일 실시예로서, 외부로부터 제1 타일(Tile 1)과 제2 타일(Tile 2)의 메모리 셀들에 데이터의 기록이 요청된 경우, 메모리 장치(400)는 아직 데이터가 기록되지 않은 다른 타일(예컨대, 제4 타일)을 이용하여 동시 기록 동작이 수행할 수 있다. 이에 따라, 제1 타일(Tile 1)과 제4 타일(Tile 4)이 동일한 그룹(Group)으로 정의되고, 어드레스 변환부(432)는 물리적 어드레스(ADDR_phy)를 변환함으로써 상기 제1 타일(Tile 1)과 제4 타일(Tile 4)을 지시하는 변환된 어드레스를 생성할 수 있다. 어드레스 변환 정보는 어드레스 테이블(433)에 저장될 수 있으며, 독출 동작시 상기 어드레스 테이블(433)에 저장된 정보를 참조하여 데이터가 독출될 수 있다. 또한, 다음의 기록 동작시 그룹(Group)에 포함되는 타일들이 변동되는 경우, 상기 어드레스 테이블(433)에 저장된 정보가 이에 대응하여 업데이트될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다. 도 15의 실시예에 따르면, 프리 리드된 데이터(Dout)와 기록 데이터(DATA_w) 중 적어도 하나를 이용하여 타일(Tile)들에 대한 그룹핑(Grouping)을 수행하는 예가 도시된다.
도 15에 도시된 바와 같이, 메모리 장치(500)는 복수 개의 타일들(Tile 1 ∼ Tile N) 및 제어 로직(530)을 포함할 수 있다. 제어 로직(530)은 복수 개의 타일들(Tile 1 ∼ Tile N)에 대한 기록 및 독출 동작 등의 메모리 동작을 제어할 수 있다. 또한 제어 로직(530)은 데이터 분석부(531) 및 그룹 설정부(532)를 포함할 수 있다. 데이터 분석부(531) 및 그룹 설정부(532)가 제어 로직(530) 내에 구비되는 것으로 도시되었으나, 상기 기능 블록들 중 적어도 하나는 제어 로직(530) 외부에 구비되어도 무방하다. 도 15에 도시된 메모리 장치(500)의 동작 예를 도 16에 도시된 데이터 비교 동작 결과를 참조하여 설명하면 다음과 같다.
기록 커맨드에 수반하여 기록 데이터가 입력될 수 있으며(이하, 입력 데이터로 지칭함), 예컨대 4 개의 타일(Tile)들에 대한 기록 요청과 함께, 하나의 타일 당 4 비트의 데이터의 기록 요청이 입력될 수 있다. 상기 기록 커맨드에 응답하여, 상기 데이터들이 기록될 메모리 셀들에 대해 프리 리드 동작이 수행될 수 있다.
데이터 분석부(531)는 상기 입력 데이터와 프리 리드된 데이터에 대해 비교 동작을 수행할 수 있다. 예컨대, 제1 타일(Tile 1)에 대한 입력 데이터와 프리 리드된 데이터를 비교함에 의하여, 상기 제1 타일(Tile 1)에 대해 셋(Set) 기록 동작에 의해 기록될 데이터의 개수와 리셋(Reset) 기록 동작에 의해 기록될 데이터의 개수가 분석될 수 있다. 입력 데이터와 프리 리드된 데이터가 동일한 메모리 셀에 대해서는 기록 동작이 스킵되는 것으로 가정할 때, 도 16의 예에서는, 제1 타일(Tile 1)에 3 비트의 데이터에 대한 리셋(Reset) 기록 동작이 수행될 필요가 있으며, 제2 타일(Tile 2)의 경우 1 비트의 데이터에 대한 리셋(Reset) 기록 동작 및 1 비트의 데이터에 대한 셋(Set) 기록 동작이 수행될 필요가 있다. 또한, 제3 타일(Tile 3)의 경우 2 비트의 데이터에 대한 리셋(Reset) 기록 동작 및 1 비트의 데이터에 대한 셋(Set) 기록 동작이 수행될 필요가 있으며, 제4 타일(Tile 4)의 경우 3 비트의 데이터에 대한 셋(Set) 기록 동작이 수행될 필요가 있다.
상기와 같은 분석 결과는 그룹 설정부(532)로 제공될 수 있으며, 그룹 설정부(532)는 상기 데이터 분석 결과에 기반하여 그룹핑을 수행한다. 상기 그룹핑은 어느 하나의 기록 커맨드에 대응하여 수행되는 것으로서, 이로써 정의된 그룹은 임시 로지컬 그룹(Temporalily Logical Group)으로 지칭될 수 있다.
그룹핑을 수행함에 있어서, 예컨대 하나의 그룹 내에서 셋(Set) 기록 동작이 수행될 데이터의 개수와 리셋(Reset) 기록 동작이 수행될 데이터의 개수가 동일 또는 유사해지도록 그룹핑이 수행될 수 있다. 도 16의 예에서는, 제1 타일(Tile 1)과 제4 타일(Tile 4)이 하나의 그룹(예컨대, 제1 그룹)으로 설정될 수 있으며, 또한 제2 타일(Tile 2)과 제3 타일(Tile 3)이 하나의 그룹(예컨대, 제2 그룹)으로 설정될 수 있다. 하나의 그룹에서 셋(Set) 기록 동작과 리셋(Reset) 기록 동작이 동시에 수행될 수 있으므로, 제1 그룹에서 제1 타일(Tile 1)에 대한 리셋(Reset) 기록 동작과 제4 타일(Tile 4)에 대한 셋(Set) 기록 동작이 동시에 수행될 수 있다.
한편, 제2 그룹에서는, 제1 동시 기록 동작 동안 제2 타일(Tile 2)에 대해 셋(Set) 기록 동작이 수행되고 제3 타일(Tile 3)에 대해 리셋(Reset) 기록 동작이 수행될 수 있다. 또한, 이후의 제2 동시 기록 동작 동안 제2 타일(Tile 2)에 대해 리셋(Reset) 기록 동작이 수행되고 제3 타일(Tile 3)에 대해 셋(Set) 기록 동작이 수행될 수 있다.
도 17은 본 발명의 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 17에 도시된 바와 같이, 기록 커맨드에 응답하여 기록 동작이 시작되는 경우, 먼저 적어도 일부의 메모리 셀들에 대한 프리 리드 동작이 수행될 수 있다. 상기 프리 리드 동작에 따른 데이터와 상기 기록 커맨드에 수반되는 기록 데이터를 분석함에 의하여 그룹(Group)이 정의될 수 있다(S21). 그룹(Group)을 정의함에 있어서 전술한 도 15 및 도 16의 실시예가 적용될 수 있다.
하나의 그룹(Group)에 포함되는 적어도 두 개의 타일(Tile)들에 대해 셋(Set) 기록 동작과 리셋(Reset) 기록 동작을 포함하는 동시 기록 동작이 수행될 수 있다(S22). 상기 동시 기록 동작은 전술한 실시예에 따라 수행될 수 있으며, 동시 기록 동작 수행 후 기록된 데이터에 대한 검증 동작을 위하여 검증 독출 동작이 수행될 수 있다(S23). 검증 독출 동작에 따라 독출된 데이터에 대해 검증 동작이 수행되고(S24), 검증 결과에 따라 기록 동작이 종료되거나, 또는 상기 동시 기록 동작과 검증 동작이 반복하여 수행될 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 기록 동작을 나타내는 도면이다. 도 18에서는 전술한 실시예에서의 데이터 분석 동작 및 그룹 설정 동작이 메모리 콘트롤러에 의해 수행되는 예가 도시된다.
도 18에 도시된 바와 같이, 메모리 시스템(20)은 메모리 콘트롤러(601) 및 메모리 장치(600)를 포함할 수 있으며, 또한 메모리 장치(600)는 다수의 타일들(Tile 1 ∼ Tile N)을 포함하는 메모리 셀 어레이(610)와 제어 로직(630)을 구비할 수 있다. 또한, 전술한 도 14 내지 도 17에서 설명된 그룹(Group)을 정의하는 동작은 메모리 콘트롤러(601)에서 수행될 수 있다. 이에 따라, 메모리 콘트롤러(601)는 데이터 분석부(601_1), 그룹 설정부(601_2) 및 어드레스 변환부(601_3) 중 적어도 하나의 기능 블록을 포함할 수 있다.
메모리 콘트롤러(601)는 호스트로부터의 요청에 따라 메모리 장치(600)에 대한 기록 및 독출 동작을 제어할 수 있다. 본 발명의 실시예에 따라, 메모리 콘트롤러(601)는 메모리 장치(600)에 대해 구비되는 타일들(Tile 1 ∼ Tile N)에 대해 그룹핑을 수행할 수 있다. 일 예로서, 호스트로부터 특정 위치의 타일들에 대한 기록 요청이 수신될 때, 메모리 콘트롤러(601)는 동시 기록 동작을 수행하기에 적절할 타일들을 선택하여 이들을 하나의 그룹(Group)으로 정의할 수 있다. 이 경우, 어드레스 변환부(601_3)는 상기 동일한 그룹(Group)에 포함된 타일들을 선택하기 위하여 변환된 어드레스(ADDR)를 생성하고 이를 메모리 장치(600)로 제공할 수 있다.
한편, 메모리 콘트롤러(601)는 기록 데이터(DATA)와 프리 리드 동작을 통해 수신된 독출 데이터에 대한 분석 동작을 수행하고, 그 결과에 기반하여 그룹(Group)을 정의할 수 있다. 전술한 실시예에서와 유사하게, 데이터 분석부(601_1)는 기록 데이터(DATA)와 독출 데이터의 각각의 비트 값을 비교하고, 이로부터 셋(Set) 기록 동작이 수행될 데이터들과 리셋(Reset) 기록 동작이 수행될 데이터들의 개수를 검출할 수 있다. 그룹 설정부(601_2)는 상기 비교 결과 및 검출 결과에 기반하여 그룹(Group)을 정의할 수 있다.
도 19는 본 발명의 실시예에 따른 저항성 메모리 시스템을 메모리 카드 시스템(700)에 적용한 예를 나타내는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(700)은 호스트(710) 및 메모리 카드(720)를 포함할 수 있다. 호스트(710)는 호스트 컨트롤러(711) 및 호스트 접속부(712)를 포함할 수 있다. 메모리 카드(720)는 카드 접속부(721), 카드 컨트롤러(722) 및 메모리 장치(723)를 포함할 수 있다. 메모리 장치(723)는 메모리 셀 어레이를 포함할 수 있으며, 메모리 셀 어레이는 다수의 타일(Tile)들을 포함할 수 있다. 이 때, 메모리 카드(720)는 도 1 내지 도 18에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 적어도 두 개의 타일(Tile)들이 하나의 그룹(Group)으로 정의되고, 메모리 카드(720)는 상기 그룹(Group)에 대하여 셋(Set) 기록과 리셋(Reset) 기록 동작을 함께 수행하는 동시 기록 동작을 수행할 수 있다.
호스트(710)는 메모리 카드(720)에 데이터를 기록하거나, 메모리 카드(720)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(711)는 커맨드(CMD), 호스트(710) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(712)를 통해 메모리 카드(720)로 전송할 수 있다.
카드 컨트롤러(722)는 카드 접속부(721)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(722) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(723)에 저장할 수 있다. 메모리 장치(723)는 호스트(710)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(720)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 20은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 20을 참조하면, 메모리 모듈(800)은 메모리 장치들(821 ~ 824)들 및 제어 칩(810)을 포함할 수 있다. 메모리 장치들(821 ~ 824)들 각각은 도 1 내지 도 18에 도시된 실시예들을 이용하여 구현될 수 있다. 제어 칩(810)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(821 ~ 824)을 제어할 수 있다. 예를 들어, 제어 칩(810)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(821 ~ 824)을 활성화하여 기록 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(810)은 각 메모리 장치들(821 ~ 824)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
본 발명의 실시예에 따라, 메모리 장치들(821 ~ 824)들 각각은 메모리 셀 어레이를 포함할 수 있으며, 메모리 셀 어레이는 다수의 타일(Tile)들을 포함할 수 있다. 이에 따라 적어도 두 개의 타일(Tile)들이 하나의 그룹(Group)으로 정의되고, 상기 그룹(Group)에 대하여 셋(Set) 기록과 리셋(Reset) 기록 동작을 함께 수행하는 동시 기록 동작이 수행될 수 있다. .
도 21은 본 발명의 실시예들에 따른 저항성 메모리 시스템을 포함하는 컴퓨팅 시스템(900)을 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(900)은 메모리 시스템(910), 프로세서(920), RAM(930), 입출력 장치(940) 및 전원 장치(950) 포함할 수 있다. 또한, 메모리 시스템(910)은 메모리 장치(911) 및 메모리 콘트롤러(922)를 포함할 수 있다. 한편, 도 21에는 도시되지 않았지만, 컴퓨팅 시스템(900)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(900)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(920)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(920)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(920)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(960)를 통하여 RAM(930), 입출력 장치(940) 및 메모리 시스템(910)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(910) 및/또는 RAM(930)은 도 1 내지 도 18에 도시된 실시예들을 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(920)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(930)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(930)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(930)으로 이용될 수 있다.
입출력 장치(940)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(950)는 컴퓨팅 시스템(900)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 저항성 메모리 장치의 동작방법에 있어서,
    기록 커맨드를 수신하는 단계;
    N 개의 타일들을 포함하는 제1 그룹에 대해, 상기 기록 커맨드에 응답하여 일부의 타일에 대한 셋(Set) 기록 및 나머지 타일에 대한 리셋(Reset) 기록을 포함하는 제1 동시 기록 동작을 수행하는 단계; 및
    상기 제1 그룹에 대해, 상기 기록 커맨드에 응답하여 상기 일부의 타일에 대한 리셋(Reset) 기록 및 상기 나머지 타일에 대한 셋(Set) 기록을 포함하는 제2 동시 기록 동작을 수행하는 단계를 구비하고,
    상기 저항성 메모리 장치는 수직하게 배치되는 다수 개의 레이어들을 포함하고, 상기 제1 그룹에 포함되는 N 개의 타일들은 상기 다수 개의 레이어들에 배치되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법(단, N은 2 이상의 정수).
  2. 제1항에 있어서,
    상기 N 개의 타일들은 제1 타일 및 제2 타일을 포함하고,
    상기 제1 타일의 적어도 일부의 메모리 셀들에 셋(Set) 기록 동작이 수행될 때, 상기 제2 타일의 적어도 일부의 메모리 셀들에 리셋(Reset) 기록 동작이 동시에 수행되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  3. 제1항에 있어서,
    상기 N 개의 타일들 각각은 다수의 제1 라인들 및 다수의 제2 라인들에 연결되는 다수의 메모리 셀들을 포함하고,
    상기 제1 동시 기록 동작에서, 상기 셋(Set) 기록이 수행되는 일부의 타일에 대해 상기 제1 라인에서 상기 제2 라인 방향으로 흐르는 전류가 메모리 셀로 인가되고, 상기 리셋(Reset) 기록이 수행되는 나머지 타일에 대해 상기 제2 라인에서 상기 제1 라인 방향으로 흐르는 전류가 메모리 셀로 인가되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  4. 제1항에 있어서,
    상기 기록 커맨드에 응답하여, 상기 제1 및 제2 동시 기록 동작 수행 전에 상기 제1 그룹의 적어도 일부의 타일들에 대해 프리 리드 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  5. 제4항에 있어서,
    상기 프리 리드 동작을 통해 독출된 데이터에 따라, 상기 제1 그룹을 구성하는 타일들은 변동 가능한 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  6. 제4항에 있어서,
    상기 프리 리드 동작을 통해 독출된 데이터 및 상기 기록 커맨드에 수반되는 기록 데이터의 조합에 따라, 상기 제1 그룹을 구성하는 타일들은 변동 가능한 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  7. 제1항에 있어서,
    상기 제1 및 제2 동시 기록 동작들을 통해 기록된 데이터에 대한 검증 독출 동작을 수행하는 단계; 및
    독출된 데이터에 대한 검증 결과에 따라, 상기 제1 및 제2 동시 기록 동작들을 순차적으로 반복 수행하는 단계를 더 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  8. 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 타일들을 포함하고, 각각의 타일은 다수의 제1 라인들 및 다수의 제2 라인들에 연결되는 다수의 메모리 셀들을 포함하며,
    제1 기록 커맨드를 수신하는 단계;
    상기 제1 기록 커맨드에 응답하여, 제1 타일의 일부의 메모리 셀에 상기 제1 라인으로부터 상기 제2 라인 방향으로 흐르는 전류를 인가함에 의해 제1 셋(Set) 기록 동작을 수행하는 단계; 및
    상기 제1 셋(Set) 기록 동작과 동시에, 제2 타일의 일부의 메모리 셀에 상기 제2 라인으로부터 상기 제1 라인 방향으로 흐르는 전류를 인가함에 의해 제1 리셋(Reset) 기록 동작을 수행하는 단계;
    상기 제1 기록 커맨드에 응답하여, 제1 타일의 다른 일부의 메모리 셀에 상기 제2 라인으로부터 상기 제1 라인 방향으로 흐르는 전류를 인가함에 의해 제2 리셋(Reset) 기록 동작을 수행하는 단계; 및
    상기 제2 리셋(Reset) 기록 동작과 동시에, 제2 타일의 다른 일부의 메모리 셀에 상기 제1 라인으로부터 상기 제2 라인 방향으로 흐르는 전류를 인가함에 의해 제2 셋(Set) 기록 동작을 수행하는 단계를 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  9. 삭제
  10. 제8항에 있어서,
    제2 기록 커맨드를 수신하는 단계;
    상기 제2 기록 커맨드에 응답하여, 상기 제1 타일에 대한 제1 셋(Set) 기록 동작과 함께 제3 타일에 대한 제1 리셋(Reset) 기록 동작을 수행하는 단계; 및
    상기 제2 기록 커맨드에 응답하여, 상기 제1 타일에 대한 제2 리셋(Reset) 기록 동작과 함께 상기 제3 타일에 대한 제2 셋(Set) 기록 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
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