KR101047051B1 - 비휘발성 반도체 메모리 회로 - Google Patents

비휘발성 반도체 메모리 회로 Download PDF

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Abstract

데이터의 리드 및 라이트 마진을 개선한 비휘발성 반도체 메모리 회로를 개시한다. 개시된 비휘발성 반도체 메모리 회로는 메모리 셀 어레이 및 동작 모드에 따라 데이터의 셋 상태와 리셋 상태에 따른 바이어스 신호에 응답하는 전류 구동력이 서로 다르도록 제어하는 리드/라이트 회로 블록을 포함한다.
상변화, 리드, 라이트

Description

비휘발성 반도체 메모리 회로{Non-volatile Semiconductor Memory Circuit}
본 발명은 비휘발성 반도체 메모리 회로에 관한 것으로서, 보다 구체적으로는 리드 마진 및 라이트 마진을 개선한 비휘발성 반도체 메모리 회로에 관한 것이다.
최근 비휘발성 메모리(Non-volatile memory)로서 상변화 메모리(이하PRAM이라 함; Phase Change Random Access Memory)가 주목되고 있다. 즉, PRAM이 비휘발성이면서도 랜덤하게 데이터 억세스가 가능하다는 특징으로 인하여 다양한 반도체 시스템 및 반도체 메모리 장치에 적용하기 위해 연구 개발되고 있는 추세이다.
PRAM의 단위 셀은 워드라인에 연결된 하나의 억세스 소자와 비트라인에 연결된 하나의 가변 저항체(GST)로 구성된다. 가변 저항체(GST)는 가역적 상변화 물질(phase change material)로서, 칼코게나이트(Ge2Sb2Te5) 합금이라는 특수한 얇은 박막 물질이다. 가변 저항체(GST)는 비정질(amorphous) 상태에서는 저항이 높아지고 결정(crystal) 상태에서는 저항이 낮은 전기적 특성을 갖는다. 그리하여, PRAM은 이러한 가변 저항체(GST)의 저항 차이를 이용하여 두 물리적 상태들 중의 하나로 세팅함으로써 메모리 셀 내에 데이터를 저장할 수 있다.
이러한 PRAM의 싱글 레벨 셀(single level cell)의 경우, 리드시 센싱 전압, 예컨대 하나의 기준 전압을 기준으로 두 가지 상태의 데이터로 구분할 수 있다. 즉, 기준 전압에서 데이터를 리드할 수 있으면 이는 리셋 상태, 즉 ‘1’ 의 데이터라고 할 수 있다. 그러나, 기준 전압(VREF)에서 데이터를 리드할 수 없으면 이는 셋 상태, 즉 ‘0’ 의 데이터라고 할 수 있다. 이를 저항의 상태로 설명하면, 가변 저항체(GST)의 저항이 높은 저항 상태이면 ‘1’의 데이터를, 낮은 저항 상태이면 ‘0’의 데이터라고 한다.
이러한 PRAM의 가변 저항체(GST)의 가역적인 상변화는 외부에서 인가한 전기적 펄스(electrical pulse)를 통한 주울 가열(Jule heating)에 의해서 이루어진다. PRAM에서의 가변 저항체(GST)의 상(phase)을 제어하는 과정을 전술한 셋/리셋(set/reset)이라 하며 전기적 펄스를 이용하여 제어한다.
이와 같이, 가변 저항체(GST)의 펄스 전류에 의해 가해지는 열에 의해 데이터의 상태를 제어할 때, 열 변화가 발생되면 가변 저항체(GST)의 저항률의 변화를 초래한다. 그 결과, 각 메모리 셀의 저항 분포가 넓은 범위로 산포되므로, 결정 상태와 비결정 상태사이의 리드 마진(read margin)이 감소된다. 이로써, PRAM 셀의 신뢰성이 저하될 수 있다.
본 발명의 기술적 과제는 셋 데이터와 리셋 데이터간의 저항 분포가 개선된 비휘발성 반도체 메모리 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 일 실시예에 따른 본 발명의 비휘발성 반도체 메모리 회로는, 메모리 셀 어레이 및 동작 모드에 따라 데이터의 셋 상태와 리셋 상태에 따른 바이어스 신호에 응답하는 전류 구동력이 서로 다르도록 제어하는 리드/라이트 회로 블록을 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 다른 실시예에 따른 본 발명의 비휘발성 반도체 메모리 회로는, 메모리 셀 어레이, 테스트 모드의 리드시, 데이터의 셋 및 리셋 상태에 따라 리드 전류의 양을 조절하여 센싱 전압을 가변시킴으로써 상기 메모리 셀 어레이의 선택된 셀의 데이터를 리드하는 리드 회로부 및 라이트 모드시, 데이터의 셋 및 리셋 상태에 따라 라이트 전류의 양을 조절하여 검증용 센싱 전압을 가변시킴으로써 상기 메모리 셀 어레이로 입력 데이터를 라이트하는 검증 라이트 회로부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 또 다른 실시예에 따른 본 발명의 비휘발성 반도체 메모리 회로는, 메모리 셀 어레이, 노말 모드의 경우와 테스트 모드시의 데이터의 셋 및 리셋 상태에 따라 각각 선택적으로 전류 경로를 제공함으로써 상기 메모리 셀 어레이의 선택된 셀의 데이터를 리드하는 리드 회로부 및 라 이트 모드시, 타겟 레벨이 되는 입력 데이터의 레벨에 따라 전류 경로를 선택적으로 제공함으로써 상기 메모리 셀 어레이로 상기 입력 데이터를 라이트하는 검증 라이트 회로부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 또 다른 실시예에 따른 본 발명의 비휘발성 반도체 메모리 회로는, 메모리 셀 어레이, 리드 동작을 제어하는 제 1 활성화 신호, 제 1 및 제 2 테스트 모드 신호 및 제 1바이어스 신호에 응답하여 선택적으로 전류 구동력을 다르게 제공함으로써 상기 메모리 셀 어레이의 선택된 셀의 데이터를 리드하는 리드 회로부 및 라이트 동작을 제어하는 제 2 활성화 신호, 제 3 및 제 4 테스트 모드 신호 및 제 2 바이어스 신호에 응답하여 전류 구동력을 다르게 제공함으로써 상기 메모리 셀 어레이로 상기 입력 데이터를 라이트하는 검증 라이트 회로부를 포함한다.
본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로는 동일한 바이어스 신호 및 동일한 기준 전압에 대해서 데이터의 셋 상태 및 리셋 상태에 따라 전류의 양이 다르게 제어되어 셋 상태와 리셋 상태 사이의 구간이 확장되어 저항 분포가 개선될 수 있다. 이로써, 비휘발성 반도체 메모리 회로의 신뢰성이 향상될 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로의 블록도 이다.
도 1을 참조하면, 메모리 셀 어레이(100), 리드/라이트 회로 블록(200) 및 전압 발생 블록(300)을 포함한다.
메모리 셀 어레이(100)는 매트릭스(matrix) 형태로 배열된 복수의 PRAM 셀(미도시)을 포함한다. 여기서, PRAM 셀은 결정 상태 또는 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질로 된 가변 저항 소자와 가변 저항 소자에 흐르는 전류를 제어하는 억세스(access) 소자를 포함한다. 예를 들어, 억세스 소자는 가변 저항 소자와 연결된 트랜지스터 또는 다이오드 등일 수 있다.
리드/라이트 회로 블록(200)은 메모리 셀 어레이(100) 내에서 선택된 PRAM 셀에 저장된 데이터를 리드하여 출력 데이터(Dout)를 제공하거나, 또는 외부에서 제공된 입력 데이터(Din)를 메모리 셀 어레이(100) 내로 저장하도록 제어한다.
전압 발생 블록(300)은 예를 들어, 클램핑 제어 신호(VCMP), 리드 또는 라이트시의 바이어스 신호(Vbias)등을 리드/라이트 회로 블록(200)에 제공한다. 여기서 언급한 클램핑 제어 신호(VCMP), 바이어스 신호(Vbias)는 일정한 DC 레벨을 갖는 신호로서 예시한다.
특히, 본 발명의 일 실시예에 따른 리드/라이트 회로 블록(200)은 서로 다르게 사이징된 복수개의 트랜지스터를 포함하여, 일정한 레벨을 갖는 바이어스 신호(Vbias)에 응답하여 서로 다른 전류 구동력을 제공하도록 제어함으로써 리드 마진(margin) 및 라이트 마진을 향상시킬 수 있다. 즉, 본 발명의 일 실시예에 따르면 일정한 바이어스 신호(Vbias)와 일정한 기준 전압에 대해서도 데이터의 셋 상태 와 리셋 상태를 정확하게 구분할 수 있도록 제어한다. 이에 대한 자세한 설명은 후술하기로 한다.
도 2는 도 1에 따른 리드/라이트 회로 블록(200)의 개념적인 블록도이다.
도 2를 참조하면, 리드/라이트 회로 블록(200)은 리드 회로부(210) 및 검증 라이트 회로부(250)를 포함한다.
리드 회로부(210)는 바이어스 신호(Vbias), 제 1 및 제 2 테스트 모드 신호(TM1, TM2)와 제 1 활성화 신호(ENB1)에 응답하여 메모리 셀 어레이(도 1의 100 참조)로부터의 데이터를 센싱하여 출력 데이터(Dout)로서 제공한다. 리드 회로부(210)는 제 1 활성화 신호(ENB1)에 응답하여 데이터의 리드 센싱을 수행한다. 이 때, 본 발명의 일 실시예에 따르면 리드 회로부(210)는 노말(normal) 리드의 경우에는 활성화된 제 2 테스트 모드 신호(TM2)와 제 1 활성화 신호(ENB1)에 응답하여 통상의 리드 전류양이 구동되도록 한다. 그러나, 리드 회로부(210)는 테스트 모드의 경우에는 데이터의 셋 및 리셋 상태에 따라 제 1 테스트 모드 신호(TM1)의 활성화 여부로 제어하여 통상의 리드 전류양 대비 각각 110%, 90%로 전류가 구동되도록 함으로써 셋 데이터와 리셋 데이터의 리드 센싱 마진 구간을 넓게 확보할 수 있다.
한편, 검증 라이트 회로부(250)는 바이어스 신호(Vbias), 제 3 및 제 4 테스트 모드 신호(TM3, TM4)와 제 2 활성화 신호(ENB2)에 응답하여 외부의 입력 데이터(Din)를 센싱하여 메모리 셀 어레이(도 1의 100 참조)에 제공한다. 본 발명의 일 실시예에 따르면, 검증 라이트 회로부(250)는 제 2 활성화 신호(ENB2)에 응답하여 데이터의 라이트 동작을 수행한다. 이 때, 본 발명의 일 실시예에 따르면 검증 라 이트 회로부(250)는 라이트(또는 프로그램이라고도 함)시, 데이터의 셋 및 리셋 상태에 따라 제 3 테스트 모드 신호(TM3)의 활성화 여부로 제어하여 검증용 리드 전류양 대비 각각 110%, 90%로 전류양이 구동되도록 함으로써 셋 데이터와 리셋 데이터의 라이트 마진 구간을 넓게 확보할 수 있다.
여기서의 검증 라이트 회로부(250)는, 라이트 수행시, 선택된 해당 메모리 셀의 데이터를 리드하여 라이트하고자 하는 데이터와 동일한지 여부를 검증한 후 라이트 전류를 제공하는 것을 반복적으로 수행하는 ‘검증용 리드(verify read)’ 동작을 수행하는 회로부로 예시하기로 한다.
도 3은 도 2에 따른 리드 회로부(210)의 회로도이고, 도 4는 도 3에 따른 제 1 및 제 2 테스트 모드 신호 생성부(220)의 회로도이다.
도 3및 도 4를 참조하면, 리드 회로부(210)는 바이어스 전압 조절부(215), 프리차지부(216), 클램프부(217), 디스차지부(218) 및 센스앰프(219)를 포함한다.
우선, 바이어스 전압 조절부(215)는 선택된 메모리 셀의 저항 레벨을 리드하기 위한 바이어스 신호(Vbias)에 응답하여 센싱 노드(a)에 센싱 전압(SAI)을 제공한다. 바이어스 전압 조절부(215)는 노말 모드이면 메모리 셀에 저장된 데이터의 셋, 리셋 상태와 무관하게 센싱 기준 전압(Vref)대비 일정한 전류 구동력으로 흐르도록 제어한다. 그러나, 테스트 모드시에는, 바이어스 전압 조절부(215)는 데이터의 셋, 리셋 상태에 따라 노말 모드의 리드 전류를 100%라고 할 때, 이에 대비 예컨대110%, 90%의 전류 구동력으로 각각 흐르드록 제어할 수 있다. 바이어스 전압 조절부(215)는 바이어스 전압 인가부(212) 및 바이어스 전압 선택부(213)를 포함한 다.
바이어스 전압 인가부(212)는 바이어스 신호(Vbias)를 공통으로 인가받도록 병렬로 구비된 제 1 내지 제 3 PMOS 트랜지스터(P1-P3)를 포함한다. 그러나, 제 1 내지 제 3 PMOS 트랜지스터(P1-P3)는 서로의 채널 길이(channel length)를 다르게 사이징하여, 공통의 바이어스 신호(Vbias)를 인가받더라도 서로 구동하는 전류의 양은 다르도록 한다. 구체적으로, 제 3 PMOS 트랜지스터(P3)가 턴온될 때는 노드 a에 통상의 리드 전류의 90%가 흐르도록 제 3 PMOS 트랜지스터(P3)가 사이징되는 것으로 예시하며, 제 2 PMOS 트랜지스터(P2)는 통상의 리드 전류의 10%, 제 1 PMOS 트랜지스터(P1)는 통상 리드 전류의 20%가 흐르도록 사이징될 수 있다. 여기서, 제 1 PMOS 트랜지스터(P1)는 제 2 PMOS 트랜지스터(P2)의 두배의 전류 구동력을 갖도록 사이징하는 것으로 예시한다. 여기서는 10%의 전류 마진으로 설명하나, 예컨대 5%의 전류 마진으로 트랜지스터를 사이징할 때는, 제 3 PMOS 트랜지스터(P3)는 통상의 리드 전류의 95%를 흐르도록 사이징하고, 제 1 PMOS 트랜지스터(P1)는 10%, 제 2 PMOS 트랜지스터(P2)는 5%의 전류 구동력을 갖도록 사이징할 수 있다.
바이어스 전압 선택부(213)는 제 1 내지 제 3 PMOS 트랜지스터(P1-P3)의 드레인에 각각 연결되는 제 4 내지 제 6 PMOS 트랜지스터(P4-P6)를 포함한다. 여기서, 제 4 내지 제 6 PMOS 트랜지스터(P4-P6)는 동일한 사이즈의 트랜지스터로서 예시한다. 제 4 PMOS 트랜지스터(P4)는 제 1 테스트 모드 신호(TM1)에 응답하여 턴온되고, 제 5 PMOS 트랜지스터(P5)는 제 2 테스트 모드 신호(TM2)에 응답하여 턴온되고, 제 6 PMOS 트랜지스터(P6)는 제 1 활성화 신호(ENB1)에 응답하여 턴온될 수 있 다. 즉, 제 4 내지 제 6 PMOS 트랜지스터(P4-P6)는 바이어스 전압 인가부(212)에 의한 전류의 경로 제공 여부를 제어하는 스위칭부이므로 특별한 트랜지스터의 사이징은 필요없다.
제 1 및 제 2 테스트 모드 신호(TM1, TM2)는, 도 4에 도시된 바와 같이, 제 1 및 제 2 테스트 모드 신호 생성부(220)에서 생성되며, 제 1 및 제 2 테스트 모드 신호 생성부(220)는 제 1 내지 제 2 노어 게이트(NR1-NR2) 및 제 1 내지 제 2 인버터(IV1-IV2)를 포함한다. 제 1 및 제 2 테스트 모드 신호 생성부(220)는 테스트 리셋 데이터 신호(Treset)와 제 1 활성화 신호(ENB1)를 조합하여 제 1 테스트 모드 신호(TM1)를 제공한다. 또한, 제 1 및 제 2 테스트 모드 신호 생성부(220)는 테스트 명령 신호(TSCR) 및 제 1 활성화 신호(ENB1)를 조합하여 제 2 테스트 모드 신호(TM2)를 제공한다. 따라서, 제 1 활성화 신호(ENB1)가 로우 레벨로 활성화될 때, 하이 레벨의 활성화된 테스트 명령 신호(TSCR)가 제공되면 하이 레벨의 제 2 테스트 모드 신호(TM2)가 제공된다. 또한, 테스트 리셋 데이터 신호(Treset)는 테스트 모드시의 기대치 데이터를 의미하므로, 제 1 활성화 신호(ENB1)가 로우 레벨로 활성화되고 기대치 데이터의 셋, 리셋 상태에 따라 제 1 테스트 모드 신호(TM1)의 활성화 여부가 제어된다. 그리하여, 바이어스 전압 선택부(213)의 복수의 PMOS 트랜지스터(P4-P6)들은 동작 조건 및 데이터의 상태에 따라 선택적으로 턴온될 수 있으며, 이로 인해 바이어스 전압 인가부(212)의 트랜지스터를 선택적으로 구동시켜 동작 조건에 따라 서로 다른 전류 구동력을 제공할 수 있다.
프리차지부(216)는 데이터 리드 동작 중 프리차지 구간동안 센싱 전압(SAI) 을 일정 레벨로 프리차지 시킨다. 프리차지부(216)는 제 7 PMOS 트랜지스터(P7)를 포함한다. 제 7 PMOS 트랜지스터(P7)는 프리차지 신호(PRE)를 인가받는 게이트, 센싱용 전원 전압(VPP)과 연결된 소스 및 노드 a와 연결된 드레인을 포함한다.
클램프부(217)는 비트라인(BL)을 일정 레벨, 예컨대 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로는, 클램프부(217)는 비트라인(BL)을 상변화 물질의 임계 전압 이하의 소정 레벨로 클램핑시켜, 리드하는 동안 선택된 PRAM 셀의 상변화 물질의 상이 변화되지 않도록 제어한다. 클램프부(217)는 클램핑 제어 신호(VCMP)를 수신하는 제 1 NMOS 트랜지스터(N1)를 포함한다.
디스차지부(218)는 리드 동작이 수행되기에 앞서, 메모리 셀과 비트라인(BL), 센싱 전압(SAI)을 일정 레벨, 예컨대 접지 전압(VSS) 레벨로 디스차지 시키는 역할을 한다. 디스차지부(218)는 제 2 NMOS 트랜지스터(N2)를 포함한다. 제 2 NMOS 트랜지스터(N2)는 디스차지 신호(VDC)를 인가받는 게이트, 비트라인(BL)과 연결된 드레인 및 접지 전압(VSS)과 연결된 소스를 포함한다.
센스앰프(219)는 센싱 전압(SAI)과 센싱 기준 전압(Vref)을 비교하여 제 1 센스앰프 출력 신호(SA_OUT1)를 제공한다. 즉, 센스앰프 제어 신호(SAEN)에 응답하여 비교 동작을 시작하되, 센싱 기준 전압(Vref)과 현재 비트라인(BL)으로 흐르는 전류의 양에 따라 감지되는 센싱 전압(SAI)을 비교하여 제 1 센스앰프 출력 신호(SA_OUT1)를 제공한다.
설명의 편의상, 제 1 센스앰프 출력 신호(SA_OUT1)를 버퍼링하여 최종 출력 신호인 출력 데이터(Dout)로서 제공하는 리드 회로부(210)내 포함되는 기타 회로들 은 생략하였다. 당업자라면 당연히 이해 가능한 내용이므로 본원 발명에서는 생략하였다.
계속해서 리드 회로부(210)의 동작을 설명하기로 한다.
우선, 노말 리드 동작을 설명하기로 한다.
센싱 리드를 제어하는 제 1 활성화 신호(ENB1)가 로우 레벨로 활성화되므로 제 6 PMOS 트랜지스터(P6)가 턴온된다. 또한, 노말의 경우이므로, 테스트 명령 신호(TSCR)도 로우 레벨로 비활성화되므로, 제 2 테스트 모드 신호(TM2)가 로우 레벨이다. 이 때, 바이어스 신호(Vbias)를 인가받은 제 1 내지 제 3 PMOS 트랜지스터(P1-P3)들도 턴온된다. 그리하여, 제 2 PMOS 트랜지스터(P2)로부터 제 5 PMOS 트랜지스터(P5)로의 전류 경로가 형성되고, 제 3 PMOS 트랜지스터(P3)로부터 제 6 PMOS 트랜지스터(P6)로의 전류 경로가 형성된다. 다시 말하면, 제 3 PMOS 트랜지스터(P3)로부터 제 6 PMOS 트랜지스터(P6)로의 전류 경로에 의해 통상 리드 전류의 90%의 전류 구동력이 제공되고, 제 2 PMOS 트랜지스터(P2)로부터 제 5 PMOS 트랜지스터(P5)로의 전류 경로에 의해 10%의 전류 구동력이 제공된다. 따라서, 노말 리드 동작의 경우에는 통상 리드 전류와 실질적으로 동등한 100%의 전류 구동력에 의해 센싱 전압(SAI)이 결정된다. 이 경우에는 종래의 리드 동작처럼, 해당 메모리 셀에 저장된 데이터가 셋 데이터인 경우에는 상변화 물질의 저항이 작기 때문에 해당 비트라인(BL)으로 관통하는 전류의 양이 클 것이다. 따라서, 보다 낮아진 센싱 전압(SAI)과 센싱 기준 전압(Vref)을 비교하여 로우 레벨의 제 1 센스앰프 출력 신호(SA_OUT1)를 제공할 수 있다. 이와 반대로, 해당 메모리 셀에 저장된 데이터가 리셋 데이터인 경우에는 상변화 물질의 저항이 크기 때문에 해당 비트라인(BL)으로 관통하는 전류의 양이 적을 것이다. 따라서, 이전 상태보다 높아진 센싱 전압(SAI)과 센싱 기준 전압(Vref)을 비교하여 하이 레벨의 제 1 센스앰프 출력 신호(SA_OUT1)를 제공할 수 있다.
다음으로, 테스트 모드시의 리드 동작을 설명하기로 한다.
센싱 리드를 제어하는 제 1 활성화 신호(ENB1)는 물론 로우 레벨로 활성화되고, 테스트 명령 신호(TSCR)는 하이 레벨로 활성화된다. 따라서, 제 2 테스트 모드 신호(TM2)는 하이 레벨이 된다. 한편, 비트라인(BL)을 통해 리드할 데이터가 하이 레벨, 즉 리셋 상태이면 기대치(expected data)인 테스트 리셋 데이터 신호(Treset)의 레벨은 하이 레벨로 제공하도록 한다. 유사한 원리로, 비트라인(BL)을 통해 리드할 데이터가 로우 레벨, 즉 셋 상태이면 기대치(expected data)인 테스트 리셋 데이터 신호(Treset)의 레벨은 로우 레벨로 제공하도록 한다.
그리하여, 테스트 모드시에는 제 2 테스트 모드 신호(TM2)는 하이 레벨이므로, 제 2 PMOS 트랜지스터(P2)로부터 제 5 PMOS 트랜지스터(P5)로의 전류 경로는 차단된다. 이 경우에는 기대치 데이터의 셋, 리셋 상태 여부에 따라 제 1 PMOS 트랜지스터(P1)으로부터 제 4 PMOS 트랜지스터(P4)로의 전류 경로 제공 여부가 달라질 수 있다. 다시 말하면, 비트라인(BL)을 통해 리드할 데이터가 리셋 상태이면, 제 1 테스트 모드 신호(TM1)도 하이 레벨이 되어 제 1 PMOS 트랜지스터(P1)으로부터 제 4 PMOS 트랜지스터(P4)로의 전류 경로는 차단된다. 따라서, 이 경우에는 오직 제 3 PMOS 트랜지스터(P3)로부터 제 6 PMOS 트랜지스터(P6)로의 전류 경로만 형 성되므로, 노말 리드시보다 10% 감소된, 즉 통상의 리드 전류 구동력의 90% 수준으로 전류를 공급한다. 따라서, 센싱 전압(SAI)은 노말 대비 더 낮은 레벨이 되므로, 센싱 전압(SAI)의 하강 속도의 기울기는 급하다.
그러나, 비트라인(BL)을 통해 리드할 데이터가 셋 상태이면, 제 1 테스트 모드 신호(TM1)는 로우 레벨이 되어 제 1 PMOS 트랜지스터(P1)으로부터 제 4 PMOS 트랜지스터(P4)로의 전류 경로가 형성된다. 따라서, 이 경우에는 제 3 PMOS 트랜지스터(P3)로부터 제 6 PMOS 트랜지스터(P6)로의 전류 경로에 부가하여 제 1 PMOS 트랜지스터(P1)로부터 제 4 PMOS 트랜지스터(P4)로의 전류 경로가 형성되므로, 노말 리드시보다 20% 증가된, 즉 통상의 리드 전류 구동력의 110% 수준으로 전류를 공급한다. 따라서, 센싱 전압(SAI)은 노말 대비 더 높은 레벨이 되어 센싱 전압(SAI)의 하강 속도의 기울기는 완만하다.
이와 같이, 본 발명의 일 실시예에 따른 리드 회로부(210)는 센스앰프(219)의 센싱 기준 전압(Vref)은 일정하게 하면서, 또한 바이어스 신호(Vbias)도 일정하게 유지하면서도, PMOS 트랜지스터(P1-P3)의 사이징으로 인해 전류 구동력을 조절할 수 있다. 이로써, 테스트 모드시에는 셋 데이터와 리셋 데이터간의 센싱 마진을 보다 확장시키므로 데이터의 구분이 용이해질 수 있다.
도 5는 도 2 내지 도 4에 따른 리드 회로부(210)의 동작을 나타낸 전압 파형도이다.
우선, 시간 t0 이전에는 디스차지 신호(VDC)가 하이 레벨로 활성화되어 비트라인(BL)과 센싱 전압(SAI)을 로우 레벨로 디스차지한다.
시간 t0이 되면, 디스차지 신호(VDC)는 로우 레벨로 비활성화되고, 프리차지 신호(PRE)는 로우 레벨로 활성화된다. 따라서, 센싱 전압(SAI)을 센싱용 전원 전압(VPP)으로 프리차지시킨다. 또한, 비트라인(BL)은 클램프 신호(VCMP)에 의해 클램핑된다.
시간 t1이 되면, 리드 동작을 제어하는 제 1 활성화 신호(ENB1)가 활성화된 로우 레벨로 제공된다. 이에 응답하여 바이어스 전압 조절부(215)가 동작한다. 동작 조건에 따라 (a), (b), (c)의 경우로 센싱 전압(SAI)의 기울기가 조절될 수 있다. 즉, 노말의 경우를 (b)라고 한다면, 테스트 모드시의 셋 데이터에 의해서는 (a)와 같이, 테스트 모드의 리셋 데이터에 대해서는 (c)와 같은 기울기로 센싱 전압(SAI)이 천이된다.
어느 정도 데이터가 안정된 타이밍, 즉 시간 t2에 센스 앰프 제어 신호(SAEN)가 활성화되면서 센스앰프를 동작시켜 센싱 기준 전압(Vref)과 센싱 전압(SAI)을 비교함으로써 제 1 센스 앰프 출력 신호(SA_OUT1)를 제공할 수 있다.
본 발명의 일 실시예에 따르면, 테스트 모드시, 노말의 경우보다 리셋 데이터와 셋 데이터간의 센싱 마진(ΔV1)이 확장됨을 알 수 있다.
도 6은 도 2에 따른 검증 라이트 회로부(250)의 개념적인 블록도이다.
도 6을 참조하면, 검증 라이트 회로부(250)는 바이어스 신호(Vbias), 제 3 내지 제 4 테스트 모드 신호(TM3, TM4) 및 제 2 활성화 신호(ENB2)에 응답하여 제공된 제 2 센스앰프 출력 신호(SA_OUT2)를 이용하여 라이트 데이터를 검증할 수 있다.
라이트 드라이버(230)는 입력 데이터(Din)를 메모리 셀 어레이(도 1의 100 참조)에 라이트한다. 라이트 드라이버(230)가 비활성화된 제 2 활성화 신호(ENB2)를 수신하는 경우에는 구동되지 않으며, 이 경우 검증 센스앰프 제어부(240)도 비활성화된다. 라이트 드라이버(230)가 메모리 셀 어레이(도 1의 100 참조)에 전류를 인가시키는 방법으로, 소정 전압을 일정하게 인가하는 형태일 수도 있고, 소정 전압에서부터 순차적으로 증가 또는 감소하는 형태일 수도 있으나, 이러한 예시에 제한되는 것은 아니다. 설명의 편의상, 라이트 드라이버(230)는 통상의 증가형 스텝 펄스 프로그램 방식(Incremental Step Pulse Programming: 이하 ISPP)으로 전압을 인가하는 것으로 예시한다. 예컨대, 라이트 드라이버(230)의 전압 펄스 스텝은 0.1V 일 수 있다.
특히, 본 발명의 일 실시예에 따른 검증 센스앰프 제어부(240)는 해당 메모리 셀에 라이트 전류가 인가될 때, 해당 메모리 셀에 제공되는 관통 전류에 따라 변화되는 전압의 레벨을 감지할 수 있다. 전술한 대로, 데이터의 셋 및 리셋 상태에 따라 제 3 테스트 모드 신호(TM3) 및 제 4 테스트 모드 신호(TM4)를 이용하여 셋 데이터와 리셋 데이터의 라이트 마진 구간을 넓게 확보할 수 있다.
검증 센스앰프 제어부(240)에 대한 자세한 설명은 후술하기로 한다.
도 7은 검증 센스앰프 제어부(240)에 대한 상세한 회로도이며, 도 8은 도 7에 따른 제 3 및 제 4 테스트 모드 신호 생성부(260)의 회로도이다.
도 7 및 도 8을 참조하면, 검증 센스앰프 제어부(240)는 바이어스 전압 조절부(245), 프리차지부(246), 클램프부(247), 디스차지부(248) 및 센스앰프(249)를 포함한다. 여기서, 서로 다른 참조 번호로 표시된 도 3의 회로도와 동일한 기능을 하는 회로부들에 대해서는 라이트시 사용되는 검증 센스앰프 제어부(240) 전용의 회로일 수도 있고, 필요에 따라 도 3의 리드 회로부(210)와 공통으로 사용될 수도 있음을 배제하지 않는다.
도 7은 도 3의 회로도와 유사하고 제어 신호들만 다르므로 비록 동일 참조 번호를 사용하지 않았다 하더라도, 중복되는 설명을 피하기 위해 도 3과 다른 점에 대해서만 자세히 설명하기로 한다.
검증 센스앰프 제어부(240)도 리드 회로부(도 3의 220 참조)에서와 마찬가지로 동일한 바이어스 신호(Vbias)에 대해 전류 구동력이 서로 다른 복수의 트랜지스터들(PM1-PM3)을 구비하고, 특정 동작 조건을 만족시킬 때 활성화되는 제 3 및 제 4 테스트 모드 신호(TM3, TM4)를 이용하여 전류 구동력이 다른 트랜지스터들(PM1-PM3)을 선택적으로 제어할 수 있다. 검증 센스앰프 제어부(240)의 제 1 내지 제 3 PMOS 트랜지스터들(PM1-PM3)의 사이징도 리드 회로부(210)의 제 1 내지 제 3 PMOS 트랜지스터(P1-P3)와 같이 각각 사이징한 것으로 예시한다.
도 8에 도시된 바와 같이, 라이트 명령 신호(PGM)과 입력 데이터(Din)의 레벨로써 특정 동작 조건을 설정할 수 있다.
즉, 제 3 및 제 4 테스트 모드 신호 생성부(260)는 입력 데이터(Din)와 제 2 활성화 신호(ENB2)를 조합하여 제 3 테스트 모드 신호(TM3)를 제공한다. 또한, 제 3 및 제 2 테스트 모드 신호 생성부(260)는 라이트 명령 신호(PGM) 및 제 2 활성화 신호(ENB2)를 조합하여 제 4 테스트 모드 신호(TM4)를 제공한다.
따라서, 제 2 활성화 신호(ENB2)가 로우 레벨로 활성화될 때, 하이 레벨의 활성화된 라이트 명령 신호(PGM)가 제공되면 하이 레벨의 제 4 테스트 모드 신호(TM4)가 제공된다. 또한, 제 2 활성화 신호(ENB2)가 로우 레벨로 활성화될 때, 입력 데이터(Din)의 셋, 리셋 상태에 따라 제 3 테스트 모드 신호(TM3)의 활성화 여부가 제어된다. 그리하여, 바이어스 전압 선택부(243)의 복수의 PMOS 트랜지스터(PM4-PM6)들은 동작 조건 및 데이터의 상태에 따라 선택적으로 턴온될 수 있으며, 이로 인해 바이어스 인가부(242)의 트랜지스터를 선택적으로 구동시켜 동작 조건에 따라 서로 다른 전류 구동력을 제공할 수 있다.
검증 센스앰프 제어부(240)의 동작을 설명하기로 한다.
검증용 라이트 제어 신호인 제 2 활성화 신호(ENB2)가 로우 레벨로 활성화되면 제 6 PMOS 트랜지스터(PM6)가 턴온된다. 따라서, 제 3 PMOS 트랜지스터(PM3)로부터 제 6 PMOS 트랜지스터(PM6)로의 전류 경로가 형성된다.
한편, 라이트 동작을 개시하는 시점에서는 활성화된 라이트 명령 신호(PGM)에 응답하여 제 4 테스트 모드 신호(TM4)가 활성화된다. 이에 따라 제 5 PMOS 트랜지스터(PM5)는 턴오프된다. 따라서, 제 2 PMOS 트랜지스터(PM2)로부터 제 5 PMOS 트랜지스터(PM5)로의 전류 경로는 차단된다. 입력 데이터(Din)가 하이 레벨, 즉 리셋 상태이면, 제 3 테스트 모드 신호(TM3)는 하이 레벨이 된다. 따라서, 하이 레벨을 수신하는 제 4 PMOS 트랜지스터(PM4)가 턴오프되어 제 1 PMOS 트랜지스터(PM1)로부터 제 4 PMOS 트랜지스터(PM4)로의 전류 경로는 차단된다. 즉, 라이트 모드시, 리셋 데이터의 경우에는 제 3 PMOS 트랜지스터(PM3)로부터 제 6 PMOS 트랜지스 터(PM6)로의 전류 경로만 형성된다.
그러나, 라이트 모드시 입력 데이터(Din)가 로우 레벨, 즉 셋 상태이면, 제 3 테스트 모드 신호(TM3)는 로우 레벨이 된다. 따라서, 로우 레벨을 수신하는 제 4 PMOS 트랜지스터(PM4)가 턴온되어 제 1 PMOS 트랜지스터(PM1)로부터 제 4 PMOS 트랜지스터(PM4)로의 전류 경로가 제공된다. 즉, 라이트 모드시, 셋 데이터의 경우에는 제 3 PMOS 트랜지스터(PM3)로부터 제 6 PMOS 트랜지스터(PM6)로의 전류 경로외에 제 1 PMOS 트랜지스터(PM1)로부터 제 4 PMOS 트랜지스터(PM4)로의 전류 경로가 추가 형성된다.
그리하여, 리셋 데이터를 라이트하게 되면 통상의 라이트 전류대비 10% 감소된 90%의 전류 구동력으로 센싱 전압(SAI)을 제공한다. 이처럼 라이트하려는 하이 레벨의 데이터를 통상보다 낮은 값으로 라이트하도록 제어하는 것은 라이트되기 혹독한(severe) 조건으로 라이트 동작을 수행함으로써 보다 확실하게 구분된 데이터를 라이트할 수 있어 라이트 마진을 향상시킬 수 있다.
이와 반대로, 셋 데이터를 라이트하게되면 통상의 라이트 전류 대비 20% 증가된 110%의 전류 구동력으로 센싱 전압(SAI)을 제공한다. 이처럼 라이트하려는 로우 레벨의 데이터를 통상보다 높은 값으로 라이트하도록 제어하여 보다 확실하게 구분된 데이터를 라이트할 수 있다.
여기서, 설명의 편의상 바이어스 신호(Vbias)와 센싱용 기준 전압(Vref)은 동일한 레벨의 신호로서 예시하였으나 이에 제한되는 것은 아니다. 검증용 센스 앰프에 보다 적절한 전압 조건의 검증용 기준 전압과 바이어스 신호가 새롭게 제시될 수 있음은 물론이다.
도 9는 도 6 내지 도 8에 따른 검증 센스앰프 제어부(240)의 동작을 나타낸 전압 파형도이다.
도 9도 도 5와 유사한 원리로 동작되는 것을 나타내므로 결과 신호인 센싱 전압(SAI)에 대해서만 간략히 설명하기로 한다.
즉, 센싱 전압(SAI)의 천이 기울기 측면에서, 종래의 라이트 전류에 대응되는 센싱 전압(SAI)의 기울기가 (e)라면, 하이 레벨의 리셋 데이터에 의해서는 (f)와 같이, 로우 레벨의 셋 데이터에 의해서는 (d)와 같은 기울기로 센싱 전압(SAI)이 천이됨을 알 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 테스트 모드시, 종래의 경우보다 리셋 데이터와 셋 데이터간의 라이트 마진(ΔV2)이 확장됨을 알 수 있다.
이상과 같이, 본 발명의 실시예에서는 리드뿐 아니라 라이트에서도 일정한 바이어스 신호(Vbias)에 대해서 선택적으로 전류 구동력을 다르게 제공할 수 있다. 하지만, 이는 어디까지나 바람직한 예를 보여주기 위함일 뿐 발명에 제한을 두는 것은 아니다. 즉, 리드 마진을 개선하기 위해서는 리드 회로부(210)만 구비할 수도 있고, 역으로 라이트 마진을 개선하기 위해서는 검증 센스앰프 제어부(270)만 선택적으로 구비할 수도 있음은 물론이다.
도 10은 도 2 내지 도 9에 따른 데이터의 저항 분포도이다.
도 10을 참조하면, X축은 저항을 나타내고 Y축은 셀의 수를 나타낸다.
점선으로 표시된 g는 종래의 셋 데이터 상태와 리셋 데이터 상태를 나타낸 다. g에서 알 수 있듯이, 셋 상태의 저항은 저저항 상태로서 종 모양(bell shaped)의 정규 분포도를 갖고, 리셋 상태의 저항은 고저항 상태로서 종 모양의 정규 분포도를 갖는다. 종래 기술의 셋 데이터 상태와 리셋 데이터 상태의 리드 마진(ΔM1)을 보면, 그 구간이 좁으므로 셋 데이터와 리셋 데이터의 구분이 어려움을 알 수 있다.
한편, 본 발명의 일 실시예에 따른 경우, 즉, 셋 데이터 및 리셋 데이터에 따라 라이트되는 조건을 보다 강화하여 반복적으로 검증 후 라이트하고 리드한 경우, h의 실선으로 표시된 셋 데이터 상태와 리셋 데이터 상태는 종래의 경우보다 그 분포 위치가 이동된 것을 알 수 있다.
다시 말하면, 셋 데이터일 경우, 보다 어렵게 라이트될 수 있는 조건으로 셀 데이터(SAI) 전압을 높이고, 리셋 데이터일 경우, 보다 어렵게 라이트될 수 있는 조건으로 셀 데이터(SAI) 전압을 낮춘다. 따라서, h의 경우처럼 셋 데이터일 경우 최대 저항값은 종래보다 낮게 하향 조정되고, 리셋 데이터의 최소 저항값은 종래보다 상향 조정될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 셋 데이터 및 리셋 데이터와의 리드 마진(ΔM2)이 종래보다 더 확장됨을 알 수 있다. 이로써, 본 발명의 일 실시예에 따르면 데이터 구분이 모호해지는 구간을 전적으로 방지하도록 제어함으로써 신뢰성을 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로의 블록도,
도 2는 도 1에 따른 리드/라이트 회로 블록의 블록도,
도 3은 도 2에 따른 리드 회로부의 회로도,
도 4는 도2에 따른 제 1 및 제 2 테스트 모드 신호 생성부의 회로도,
도 5는 도 2에 따른 리드 회로부의 동작을 나타낸 전압 파형도,
도 6은 도 2에 따른 검증 라이트 회로부의 회로도,
도 7은 도 6에 따른 검증 센스 앰프부의 회로도,
도 8은 도 7에 따른 제 3 및 제 4 테스트 모드 신호 생성부의 회로도,
도 9는 도 6에 따른 검증 라이트 회로부의 동작을 나타낸 전압 파형도, 및
도 10은 도 1에 따른 셋 데이터와 리셋 데이터의 저항 분포도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 메모리 셀 어레이 200: 리드/라이트 회로 블록
210: 리드 회로부 250: 검증 라이트 회로부
300: 전압 생성 블록

Claims (34)

  1. 삭제
  2. 메모리 셀 어레이; 및
    동작 모드에 따라 데이터의 셋 상태와 리셋 상태에 따른 바이어스 신호에 응답하는 전류 구동력이 서로 다르도록 제어하는 리드/라이트 회로 블록을 포함하며,
    상기 리드/라이트 회로 블록은,
    테스트 모드 리드시 상기 바이어스 신호에 응답하여 데이터의 리셋 상태보다 셋 상태에 더 많은 전류가 흐르도록 제어하며 상기 메모리 셀 어레이의 선택된 메모리 셀의 데이터를 리드하는 리드 회로부; 및
    라이트 모드시 상기 바이어스 신호에 응답하여 데이터의 리셋 상태보다 셋 상태에 더 많은 전류가 흐르도록 제어함으로써 상기 메모리 셀 어레이에 데이터를 라이트하는 검증 라이트 회로부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 회로.
  3. 제 2항에 있어서,
    상기 리드 회로부는,
    상기 바이어스 신호를 수신하도록 병렬로 구비된 복수개의 트랜지스터를 포함하는 비휘발성 반도체 메모리 회로.
  4. 제 3항에 있어서,
    상기 복수개의 트랜지스터는 상기 바이어스 신호에 응답하여 서로 다른 전류 구동력을 갖도록 채널 길이가 서로 다르게 설계된 것을 특징으로 하는 비휘발성 반도체 메모리 회로.
  5. 제 2항에 있어서,
    상기 검증 라이트 회로부는,
    상기 바이어스 신호를 수신하도록 병렬로 구비된 복수개의 트랜지스터를 포함하는 비휘발성 반도체 메모리 회로.
  6. 제 5항에 있어서,
    상기 복수개의 트랜지스터는 상기 바이어스 신호에 응답하여 서로 다른 전류 구동력을 갖도록 채널 길이가 서로 다르게 설계된 것을 특징으로 하는 비휘발성 반도체 메모리 회로.
  7. 삭제
  8. 메모리 셀 어레이;
    테스트 모드의 리드시, 데이터의 셋 및 리셋 상태에 따라 리드 전류의 양을 조절하여 센싱 전압을 가변시킴으로써 상기 메모리 셀 어레이의 선택된 셀의 데이터를 리드하는 리드 회로부; 및
    라이트 모드시, 데이터의 셋 및 리셋 상태에 따라 라이트 전류의 양을 조절하여 검증용 센싱 전압을 가변시킴으로써 상기 메모리 셀 어레이로 입력 데이터를 라이트하는 검증 라이트 회로부를 포함하며,
    상기 리드 회로부는, 상기 테스트 모드 리드시 상기 리셋 데이터인 경우의 전류의 양은 노말 모드시 리드 전류의 양보다 적도록 제어하고,
    상기 테스트 모드 리드시 상기 셋 데이터인 경우의 전류의 양은 상기 노말 모드시 리드 전류의 양보다 많도록 제어하는 비휘발성 반도체 메모리 회로.
  9. 제 8항에 있어서,
    상기 리드 회로부는,
    상기 테스트 모드 리드시 상기 데이터가 리셋 상태이면 상기 노말 모드시의 상기 센싱 전압보다 낮도록 제어하고,
    상기 테스트 모드 리드시 상기 데이터가 셋 상태이면 상기 노말 모드시의 상기 센싱 전압보다 높도록 제어하는 비휘발성 반도체 메모리 회로.
  10. 제 9항에 있어서,
    상기 리드 회로부는,
    리드 동작의 활성화를 제어하는 바이어스 신호를 수신하도록 병렬로 구비된 복수개의 트랜지스터를 포함하는 비휘발성 반도체 메모리 회로.
  11. 제 10항에 있어서,
    상기 복수개의 트랜지스터는 상기 바이어스 신호에 응답하여 서로 다른 전류 구동력을 갖도록 채널 길이가 서로 다르게 설계된 것을 특징으로 하는 비휘발성 반도체 메모리 회로.
  12. 메모리 셀 어레이;
    테스트 모드의 리드시, 데이터의 셋 및 리셋 상태에 따라 리드 전류의 양을 조절하여 센싱 전압을 가변시킴으로써 상기 메모리 셀 어레이의 선택된 셀의 데이터를 리드하는 리드 회로부; 및
    라이트 모드시, 데이터의 셋 및 리셋 상태에 따라 라이트 전류의 양을 조절하여 검증용 센싱 전압을 가변시킴으로써 상기 메모리 셀 어레이로 입력 데이터를 라이트하는 검증 라이트 회로부를 포함하며,
    상기 검증 라이트 회로부는,
    상기 라이트 모드시 상기 리셋 상태의 데이터일 경우의 전류의 양은 상기 셋 상태의 데이터일 경우보다 더 적게 흐르도록 제어하는 비휘발성 반도체 메모리 회로.
  13. 제 12항에 있어서,
    상기 검증 라이트 회로부는,
    상기 테스트 모드 리드시 상기 리셋 상태의 데이터의 경우 상기 셋 상태의 데이터인 경우보다 상기 검증용 센싱 전압이 더 낮도록 제어하는 비휘발성 반도체 메모리 회로.
  14. 제 13항에 있어서,
    상기 검증 라이트 회로부는,
    라이트 검증 동작의 활성화를 제어하는 바이어스 신호를 수신하도록 병렬로 구비된 복수개의 트랜지스터를 포함하는 비휘발성 반도체 메모리 회로.
  15. 제 14항에 있어서,
    상기 복수개의 트랜지스터는 상기 바이어스 신호에 응답하여 서로 다른 전류 구동력을 갖도록 채널 길이가 서로 다르게 설계된 것을 특징 비휘발성 반도체 메모리 회로.
  16. 삭제
  17. 메모리 셀 어레이;
    노말 모드의 경우와 테스트 모드시의 데이터의 셋 및 리셋 상태에 따라 각각 선택적으로 전류 경로를 제공함으로써 상기 메모리 셀 어레이의 선택된 셀의 데이터를 리드하는 리드 회로부; 및
    라이트 모드시, 타겟 레벨이 되는 입력 데이터의 레벨에 따라 전류 경로를 선택적으로 제공함으로써 상기 메모리 셀 어레이로 상기 입력 데이터를 라이트하는 검증 라이트 회로부를 포함하며,
    상기 리드 회로부는, 상기 테스트 모드 리드시 상기 리셋 데이터의 경우의 전류의 양은 상기 노말 모드시 리드 전류의 양보다 적도록 제어하고,
    상기 테스트 모드 리드시 상기 셋 데이터의 경우의 전류의 양은 상기 노말 모드시 리드 전류의 양보다 많도록 제어하는 비휘발성 반도체 메모리 회로.
  18. 제17항에 있어서,
    상기 리드 회로부는,
    상기 선택된 메모리 셀의 저항 레벨을 리드하도록 제어하는 바이어스 신호에 응답하여 가변되는 센싱 전압을 제공하는 바이어스 전압 조절부; 및
    센싱 기준 전압 및 상기 센싱 전압을 비교하는 센스 앰프를 포함하는 비휘발성 반도체 메모리 회로.
  19. 제18항에 있어서,
    상기 바이어스 전압 조절부는, 상기 바이어스 신호를 공통으로 인가받도록 병렬로 구비된 트랜지스터를 포함하는 바이어스 전압 인가부; 및
    상기 트랜지스터의 드레인과 각각 연결되며, 상기 각각의 노말 및 테스트 모드에 따라 선택적으로 활성화되는 복수의 스위칭 트랜지스터를 포함하는 바이어스 전압 선택부를 포함하는 비휘발성 반도체 메모리 회로.
  20. 제 19항에 있어서,
    상기 바이어스 전압 인가부내에 병렬로 구비된 상기 트랜지스터는, 상기 바이어스 신호에 응답하여 서로 다른 전류 구동력을 갖도록 채널 길이가 서로 다르게 설계된 것을 특징으로 하는 비휘발성 반도체 메모리 회로.
  21. 삭제
  22. 메모리 셀 어레이;
    노말 모드의 경우와 테스트 모드시의 데이터의 셋 및 리셋 상태에 따라 각각 선택적으로 전류 경로를 제공함으로써 상기 메모리 셀 어레이의 선택된 셀의 데이터를 리드하는 리드 회로부; 및
    라이트 모드시, 타겟 레벨이 되는 입력 데이터의 레벨에 따라 전류 경로를 선택적으로 제공함으로써 상기 메모리 셀 어레이로 상기 입력 데이터를 라이트하는 검증 라이트 회로부를 포함하며,
    상기 검증 라이트 회로부는, 상기 라이트 모드시 상기 리셋 상태의 데이터일 경우의 전류의 양은 상기 셋 상태의 데이터일 경우보다 더 적게 흐르도록 제어하며, 상기 검증 라이트 회로부는, 상기 입력 데이터를 라이트하도록 제어하는 바이어스 신호에 응답하여 가변되는 검증용 센싱 전압을 제공하는 바이어스 전압 조절부; 및 검증용 센싱 기준 전압 및 상기 검증용 센싱 전압을 비교하는 센스 앰프를 포함하는 비휘발성 반도체 메모리 회로.
  23. 제 22항에 있어서,
    상기 바이어스 전압 조절부는,
    상기 바이어스 신호를 공통으로 인가받도록 병렬로 구비된 트랜지스터를 포함하는 바이어스 전압 인가부; 및
    상기 트랜지스터의 드레인과 각각 연결되며, 상기 입력 데이터의 셋 및 리셋 상태에 따라 선택적으로 활성화되는 복수의 스위칭 트랜지스터를 포함하는 바이어스 전압 선택부를 포함하는 비휘발성 반도체 메모리 회로.
  24. 제 23항에 있어서,
    상기 바이어스 전압 인가부내에 병렬로 구비된 상기 트랜지스터는, 상기 바이어스 신호에 응답하여 서로 다른 전류 구동력을 갖도록 채널 길이가 서로 다르게 설계된 것을 특징으로 하는 비휘발성 반도체 메모리 회로.
  25. 메모리 셀 어레이;
    리드 동작을 제어하는 제 1 활성화 신호가 활성화 되면 제 1 바이어스 신호의 제어에 따라 전류를 구동하되, 제 1 및 제 2 테스트 모드 신호의 활성화 여부에 따라 전류 구동력을 다르게 제공함으로써, 상기 메모리 셀 어레이의 선택된 셀의 데이터를 리드하도록 구성되는 리드 회로부; 및
    라이트 동작을 제어하는 제 2 활성화 신호가 활성화 되면 제 2 바이어스 신호의 제어에 따라 전류를 구동하되, 제 3 및 제 4 테스트 모드 신호의 활성화 여부에 따라 전류 구동력을 다르게 제공함으로써, 상기 메모리 셀 어레이로 입력 데이터를 라이트하도록 구성되는 검증 라이트 회로부를 포함하며,
    상기 리드 회로부는, 상기 선택된 메모리 셀의 저항 레벨을 리드하도록 제어하는 상기 제 1바이어스 신호에 응답하여 레벨이 가변되는 센싱 전압을 제공하는 바이어스 전압 조절부; 및 센싱 기준 전압 및 상기 센싱 전압을 비교하는 센스 앰프로 구성되고,
    상기 바이어스 전압 조절부는, 상기 제 1 바이어스 신호를 공통으로 인가받도록 병렬로 구비된 트랜지스터를 포함하는 바이어스 전압 인가부; 및 상기 트랜지스터의 드레인과 각각 연결되며, 노말 모드 또는 테스트 모드 여부에 따라 선택적으로 활성화되는 복수의 스위칭 트랜지스터를 포함하는 바이어스 전압 선택부를 포함하는 비휘발성 반도체 메모리 회로.
  26. 제 25항에 있어서,
    상기 바이어스 전압 인가부내에 병렬로 연결된 상기 트랜지스터는, 상기 제 1 바이어스 신호에 응답하여 서로 다른 전류 구동력을 갖도록 채널 길이가 서로 다르게 설계된 것을 특징으로 하는 비휘발성 반도체 메모리 회로.
  27. 제 25항에 있어서,
    상기 제 1 테스트 모드 신호는 테스트 모드에서 리셋 데이터를 리드할 경우 활성화되고,
    상기 제 2 테스트 모드 신호는 테스트 모드에서 셋 데이터를 리드할 경우 활성화되고,
    상기 제 3 테스트 모드 신호는 라이트 모드에서 리셋 데이터를 라이트할 경우 활성화되며,
    상기 제 4테스트 모드 신호는 라이트 모드에서 셋 데이터를 라이트할 경우 활성화되는 비휘발성 반도체 메모리 회로.
  28. 메모리 셀 어레이;
    리드 동작을 제어하는 제 1 활성화 신호가 활성화 되면 제 1 바이어스 신호의 제어에 따라 전류를 구동하되, 제 1 및 제 2 테스트 모드 신호의 활성화 여부에 따라 전류 구동력을 다르게 제공함으로써, 상기 메모리 셀 어레이의 선택된 셀의 데이터를 리드하도록 구성되는 리드 회로부; 및
    라이트 동작을 제어하는 제 2 활성화 신호가 활성화 되면 제 2 바이어스 신호의 제어에 따라 전류를 구동하되, 제 3 및 제 4 테스트 모드 신호의 활성화 여부에 따라 전류 구동력을 다르게 제공함으로써, 상기 메모리 셀 어레이로 입력 데이터를 라이트하도록 구성되는 검증 라이트 회로부를 포함하며,
    상기 검증 라이트 회로부는, 라이트 모드시 리셋 상태의 데이터일 경우의 전류의 양은 셋 상태의 데이터일 경우보다 더 적게 흐르도록 제어하며, 상기 검증 라이트 회로부는, 상기 입력 데이터를 라이트하도록 제어하는 상기 제 2바이어스 신호에 응답하여 레벨이 가변되는 검증용 센싱 전압을 제공하는 바이어스 전압 조절부; 및 검증용 센싱 기준 전압 및 상기 검증용 센싱 전압을 비교하는 센스 앰프로 구성되는 비휘발성 반도체 메모리 회로.
  29. 제 28항에 있어서,
    상기 바이어스 전압 조절부는,
    상기 제 2 바이어스 신호를 공통으로 인가받도록 병렬로 구비된 트랜지스터를 포함하는 바이어스 전압 인가부; 및
    상기 트랜지스터의 드레인과 각각 연결되며, 상기 입력 데이터의 셋 및 리셋 상태에 따라 선택적으로 활성화되는 복수의 스위칭 트랜지스터를 포함하는 바이어스 전압 선택부를 포함하는 비휘발성 반도체 메모리 회로.
  30. 제 29항에 있어서,
    상기 바이어스 전압 인가부내에 병렬로 구비된 상기 트랜지스터는, 상기 제 2바이어스 신호에 응답하여 서로 다른 전류 구동력을 갖도록 채널 길이가 서로 다르게 설계된 것을 특징으로 하는 비휘발성 반도체 메모리 회로.
  31. 제 28항에 있어서,
    상기 제 1 테스트 모드 신호는 테스트 모드에서 리셋 데이터를 리드할 경우 활성화되고,
    상기 제 2 테스트 모드 신호는 테스트 모드에서 셋 데이터를 리드할 경우 활성화되고,
    상기 제 3 테스트 모드 신호는 라이트 모드에서 리셋 데이터를 라이트할 경우 활성화되며,
    상기 제 4테스트 모드 신호는 라이트 모드에서 셋 데이터를 라이트할 경우 활성화되는 비휘발성 반도체 메모리 회로.
  32. 삭제
  33. 삭제
  34. 삭제
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