KR101047052B1 - 상변화 메모리 장치 및 이를 위한 테스트 회로 - Google Patents

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Abstract

개시된 테스트 회로는 테스트 모드 신호에 응답하여, 외부로부터 공급되는 전류에 의한 데이터를 메모리 셀로 전달한다.
비휘발, 전류, 테스트

Description

상변화 메모리 장치 및 이를 위한 테스트 회로{Phase-Change Memory Apparatus and Test Circuit Therefor}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 상변화 메모리 장치 및 이를 위한 테스트 회로에 관한 것이다.
비휘발성 메모리에는 플래쉬 메모리 장치, 상변화 메모리 장치 등이 있으며, 특히 상변화 메모리 장치는 전류를 이용하여 라이트(write) 동작을 수행한다.
도 1은 일반적인 상변화 메모리 장치의 개략도이다.
도시한 것과 같이, 상변화 메모리 장치(10)는 복수의 셀 매트(110), X-디코더(120), Y-디코더(130), 라이트 드라이버(W/D) 및 센스앰프(S/A) 블럭(140), 글로벌 비트라인 스위치(GYSW, 150), 로컬 비트라인 스위치(LYSW, 160) 및 로컬 워드라인 스위치(LXSW, 170)를 포함한다.
이러한 상변화 메모리 장치에서의 프로그램 원리를 도 2를 참조하여 설명하면 다음과 같다.
라이트 동작을 위한 전류는 라이트 드라이버(W/D)(142)로부터 센스앰프 입출력 라인(SIO)로 공급된다. 센스앰프 입출력 라인(SIO)과 각각의 글로벌 비트라 인(GBL-1, GBL-2) 간에는 글로벌 비트라인 스위치(150-1, 150-2)가 존재하며, 글로벌 비트라인 스위치(150-1, 150-2)의 온/오프에 따라 글로벌 비트라인(GBL)이 선택된다. 글로벌 비트라인 스위치(150-1, 150-2)는 스위치 제어신호(gysw) 및 그 반전신호(gyswB)에 의해 구동되는 전송 게이트로 구성할 수 있다. 미설명 부호 144는 센스앰프(S/A)를 나타낸다.
라이트 드라이버(142)로부터 센스앰프 입출력 라인(SIO)으로 전달된 데이터는 글로벌 비트라인 스위치(150-1, 150-2) 및 글로벌 비트라인(GBL-1, GBL-2)을 거쳐 로컬 비트라인 스위치(160)를 통해 비트라인과 워드라인에 의해 선택된 셀에 프로그램된다.
그런데, 상변화 메모리 셀의 프로그램을 위해서는 많은 양의 전류와 긴 시간이 요구된다.
도 3은 일반적인 상변화 메모리 셀의 프로그램 전류 프로파일을 나타낸다.
리셋(reset) 데이터를 프로그램하는 경우, 도 2에 도시한 것과 같이 짧은 시간에 많은 양의 전류를 인가한다(P_rs).
한편, 셋(set) 데이터를 프로그램하기 위해서는 직사각(rectangular)파형(P_s1) 또는 슬로우 -치(slow quench)파형(P_s2)으로 전류를 인가한다.
이와 같이, 상변화 메모리 셀의 프로그램을 위해서는 많은 양의 전류가 필요하며, 특히 셋 데이터의 경우 많은 양의 전류 외에도 긴 프로그램 필요한 것을 알 수 있다.
따라서, 테스트를 위한 라이트 동작시 테스트에 소요되는 시간이 길고, 많은 양의 전류가 필요하므로 한 번에 여러 셀을 동시에 프로그램하는 데 어려움이 있다. 더욱이, 셋 데이터의 경우 평균 300ns 이상의 시간이 필요하기 때문에 여러 개의 셀을 동시에 프로그램하는 것이 효율적이지만, 전류량 소모 측면에서 한 번에 여러 셀을 프로그램하는 데 한계가 있다.
즉, 하나의 뱅크에서 라이트 동작을 위해 동시 선택 가능한 셀의 개수는 라이트 트라이버(W/D)의 구동 능력과, 글로벌 비트라인 스위치(150), 로컬 비트라인 스위치(160), 로컬 워드라인 스위치(170)의 전류 공급 능력이 뒷받침되어야 한다. 이러한 조건을 만족시키기 위해서는 트랜지스터의 사이즈를 증가시켜야 하나, 이는 반도체 메모리 장치의 면적 감소율을 저해한다.
결과적으로, 라이트 트라이버(W/D)의 구동 능력 한계와 스위칭 소자의 트랜지스터의 전류 부담(current burden) 한계로 인해, 하나의 매트마다 1 또는 2개의 셀에 데이터를 프로그램하여 X8 또는 X16 동작으로 프로그램하는 방식을 사용한다. 이에 따라, 512Mbit의 셀에 X16으로 프로그램하는 경우 32M번의 프로그램 동작이 필요하게 된다.
테스트 시간은 제품의 단가와 직결되며, 따라서 테스트 시간이 증가할수록 제품의 단가가 증가하므로 테스트 시간을 단축시킬 수 있는 방안이 절실히 요구되는 실정이다.
본 발명은 상술한 요구를 해결하기 위하여 안출된 것으로서, 전류 구동 방식으로 프로그램 동작을 수행하는 반도체 메모리 장치의 테스트 시간을 단축시킬 수 있는 상변화 메모리 장치 및 이를 위한 테스트 회로를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 라이트 드라이버와 스위칭 소자의 성능과 무관하게 메모리 셀에 프로그램 전류를 공급할 수 있는 상변화 메모리 장치 및 이를 위한 테스트 회로를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 테스트 회로는 테스트 모드 신호에 응답하여, 외부로부터 공급되는 전류에 의한 데이터를 메모리 셀로 전달한다.
한편, 본 발명의 일 실시예에 의한 상변화 메모리 장치는 복수의 셀 매트를 포함하는 메모리 뱅크; 및 테스트 모드 신호에 응답하여 외부로부터 공급되는 전류에 의한 데이터를 상기 메모리 뱅크로 전달하는 테스트 회로;를 포함한다.
아울러, 본 발명의 다른 실시예에 의한 상변화 메모리 장치는 입출력 라인으로 프로그램 전류를 인가하는 라이트 드라이버; 및 테스트 모드 신호에 응답하여, 외부로부터 공급되는 전류에 의한 데이터를 상기 입출력 라인에 인가하는 테스트 회로;를 포함한다.
본 발명에 의하면, 테스트 모드시 메모리 셀에 전류를 직접 공급하여 여러 개의 메모리 셀을 동시에 테스트할 수 있다.
이에 따라, 테스트에 소요되는 시간을 단축시킬 수 있으며, 결과적으로 제품의 단가를 낮출 수 있는 이점이 있다.
본 발명에서는 반도체 메모리 장치, 특히 상변화 메모리 장치와 같이 전류 구동 방식으로 프로그램 동작을 수행하는 비휘발성 메모리 장치의 테스트 모드시, 메모리 셀에 외부로부터 직접 전류를 공급한다.
통상의 경우 라이트 드라이버를 이용하여 메모리 셀에 전류를 공급하나, 이 경우 라이트 드라이버의 구동 능력과 라이트 드라이버를 통과한 전류를 패스시키기 위한 스위칭 소자의 성능에 따라 공급 가능한 전류량이 한정될 수 밖에 없다. 이와 달리, 본 발명에서는 외부로부터 메모리 셀에 직접 전류를 공급하기 때문에, 라이트 드라이버와 스위칭 소자의 성능에 제약을 받지 않고 많은 양의 전류를 공급할 수 있으며, 따라서 한 번에 여러 셀을 동시에 프로그램할 수 있어 테스트에 필요한 시간을 대폭 단축시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 4는 본 발명의 일 실시예에 의한 테스트 회로의 구성도이다.
도시한 것과 같이, 본 발명에 의한 테스트 회로(20)는 전류원으로부터 공급되는 전류를 공급받는 패드(210) 및 테스트 모드 신호(TM)에 응답하여 패드(210)를 통해 공급된 전류에 의한 데이터를 센스앰프 입출력 라인(SIO)을 통해 글로벌 비트라인 스위치(GYSW)로 전달하는 스위칭부(220)를 포함한다.
테스트 모드 신호(TM)가 인에이블되면 스위칭부(220)가 턴온되고, 패드(210)로 공급된 전류에 의한 데이터가 스위칭부(220)를 통해 글로벌 비트라인 스위치(GYSW)로 전달된다. 테스트를 위해 입력되는 어드레스에 따라 글로벌 비트라인 스위치(GYSW)의 온/오프가 결정되며, 턴온된 글로벌 비트라인 스위치(GYSW)를 통해 전달된 데이터는 로우 어드레스 및 칼럼 어드레스에 의해 선택된 메모리 셀에 기록된다.
즉, 테스트를 위한 전류를 라이트 드라이버가 아닌 외부로부터 직접 공급하므로, 라이트 드라이버의 구동 능력과 무관하게 많은 양의 전류를 메모리 셀에 공급할 수 있다.
도 5는 본 발명의 일 실시예에 의한 테스트 회로를 구비한 상변화 메모리 장치의 구성도이다.
본 발명의 일 실시예에 의한 상변화 메모리 장치(30)는 복수의 셀 매트를 포함하는 메모리 뱅크(310), 메모리 뱅크(310)와 접속되어 접근하고자 하는 메모리 셀의 로우(row) 어드레스를 출력하는 X-디코더(220), 메모리 뱅크(310)와 접속되어 접근하고자 하는 메모리 셀의 칼럼(column) 어드레스를 출력하는 Y-디코더(330), Y-디코더(330)에 의해 선택된 비트라인을 구동하는 라이트 드라이버와 X-디코더(320) 및 Y-디코더(330)에 의해 선택된 메모리 셀로부터의 데이터를 증폭하는 센 스앰프를 포함하는 W/D 및 S/A 블럭(340), 복수의 글로벌 비트라인이 접속되며, Y-디코더(130)의 출력 신호에 따라 글로벌 비트라인을 선택하는 글로벌 비트라인 스위치(GYSW, 350) 및 테스트 모드 신호(TM)에 응답하여 외부로부터 공급되는 전류에 의한 데이터를 센스앰프 입출력 라인(SIO)로 공급하는 테스트 회로(20)를 포함한다.
이러한 상변화 메모리 장치에서, 테스트 모드시의 프로그램 동작을 도 6을 참조하여 설명하면 다음과 같다.
메모리 뱅크(310)를 구성하는 각 셀 매트(312)에는 로컬 비트라인 스위치(314)와 로컬 워드라인 스위치(316)가 접속된다.
노멀 프로그램 동작시, 라이트 동작을 위한 전류는 라이트 드라이버(W/D)로부터 센스앰프 입출력 라인(SIO)으로 공급된다. 그리고, 센스앰프 입출력 라인(SIO)으로 전달된 데이터는 글로벌 비트라인 스위치(350) 및 글로벌 비트라인(GBL)을 거쳐, 로컬 비트라인 스위치(314) 및 로컬 워드라인 스위치(316)에 의해 선택된 셀에 프로그램된다.
한편, 테스트 회로(20)는 외부 전류원과 센스앰프 전원공급 라인(VSIO) 간에 접속된 패드(210) 및 센스앰프 전원공급 라인(VSIO)과 센스앰프 입출력 라인(SIO) 간에 접속된 스위칭부(220)를 포함한다.
테스트 모드 신호(TM)가 인에이블되면, 패드(210)로부터 공급되는 전류에 의한 데이터가 스위칭부(220)를 통해 센스앰프 입출력 라인(SIO)로 전달된다. 그리고, 글로벌 비트라인 스위치(350)를 구성하는 스위치 중, 테스트를 위해 입력된 어 드레스에 의해 턴온된 스위치를 통해 글로벌 비트라인(GBL)으로 데이터가 전달된다. 아울러, 로우 어드레스 및 칼럼 어드레스에 의해 선택된 메모리 셀에 데이터가 프로그램된다.
본 발명의 바람직한 실시예에서, 전류원으로부터의 전류를 공급하는 패드(210)의 개수는 상변화 메모리 장치의 용량에 따라 가변됨은 물론이다.
한편, 테스트 모드 제어 회로(미도시)에 의해 X-디코더(320)를 제어하여, 인에이블되는 워드라인의 개수를 제어할 수 있다. 보다 구체적으로는 X-디코더(320)가 짝수번째 워드라인, 또는 홀수번째 워드라인을 선택하도록 하여 하나의 뱅크에 대해 X32로 동작하게 하거나, 모든 워드라인을 선택하도록 하여 X64로 동작하게 할 수 있다. 이에 따라, 하나의 뱅크에 대하여 메모리 셀의 1/2 또는 전체 메모리 셀에 대한 테스트를 일괄적으로 수행할 수 있어 테스트 소요 시간을 대폭 단축시킬 수 있다.
결과적으로, 외부로부터 프로그램 전류를 공급함으로써, 라이트 드라이버의 구동 능력과 무관하게 동시에 여러 셀에 프로그램 동작을 수행할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
일반적인 상변화 메모리 장치는 512Mbit의 칩을 테스트할 때 약 50초 정도의 시간이 소요되었다. 그러나, 본 발명을 적용하는 경우 라이트 드라이버의 성능과 무관하게 많은 양의 전류를 공급할 수 있으므로, 동시에 테스트 가능한 셀의 개수를 증대시킬 수 있어 512Mbit 칩의 테스트 시간을 20초 이하로 단축시킬 수 있다.
즉, 테스트 시간을 기존보다 2~4배 감소시킬 수 있어 테스트에 소요되는 비용을 줄일 수 있고, 결과적으로 제품의 원가 절감을 기대할 수 있다.
도 1은 일반적인 상변화 메모리 장치의 개략도,
도 2는 일반적인 상변화 메모리 장치에서의 프로그램 원리를 설명하기 위한 도면,
도 3은 일반적인 상변화 메모리 셀의 프로그램 전류 프로파일,
도 4는 본 발명의 일 실시예에 의한 테스트 회로의 구성도,
도 5는 본 발명의 일 실시예에 의한 테스트 회로를 구비한 상변화 메모리 장치의 구성도,
도 6은 본 발명의 일 실시예에 의한 상변화 메모리 장치에서의 프로그램 원리를 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
20 : 테스트 회로 210 : 패드
220 : 스위칭부

Claims (13)

  1. 테스트 모드 신호에 응답하여, 외부로부터 공급되는 전류에 의한 데이터를 메모리 셀로 전달하는 회로로서,
    외부로부터 전류를 공급받는 적어도 하나의 패드; 및
    상기 패드와 접속되어, 상기 테스트 모드 신호에 응답하여 상기 패드로부터 전달된 전류에 의한 데이터를 입출력라인에 인가하는 스위칭부;
    를 포함하는 상변화 메모리 장치의 테스트 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 입출력라인은 센스앰프 입출력 라인인 것을 특징으로 하는 상변화 메모리 장치의 테스트 회로.
  4. 제 1 항에 있어서,
    상기 패드는, 센스앰프 전원공급 라인과 외부 전류원 간에 접속되는 것을 특징으로 하는 상변화 메모리 장치의 테스트 회로.
  5. 복수의 셀 매트를 포함하는 메모리 뱅크; 및
    테스트 모드 신호에 응답하여 외부로부터 공급되는 전류에 의한 데이터를 상기 메모리 뱅크로 전달하는 테스트 회로;
    를 포함하고,
    상기 테스트 회로는, 외부로부터 전류를 공급받는 적어도 하나의 패드; 및
    상기 패드와 접속되어, 상기 테스트 모드 신호에 응답하여 상기 패드로부터 전달된 전류에 의한 데이터를 센스앰프 입출력 라인에 인가하는 스위칭부;
    를 포함하는 상변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 셀 매트의 각 메모리 셀은 상기 센스앰프 입출력 라인에 접속되고,
    상기 테스트 회로는, 상기 외부로부터 공급되는 전류에 의한 데이터를 상기 센스앰프 입출력 라인에 인가하는 것을 특징으로 하는 상변화 메모리 장치.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 패드는, 센스앰프 전원공급 라인과 외부 전류원 간에 접속되는 것을 특징으로 하는 상변화 메모리 장치.
  9. 제 5 항에 있어서,
    상기 메모리 뱅크의 짝수번째, 또는 홀수번째, 또는 전체 로우 어드레스를 지정하는 디코더를 더 포함하고,
    상기 테스트 회로는, 상기 디코더에 의해 선택된 메모리 셀에 상기 외부로부터 공급되는 전류에 의한 데이터를 전달하는 것을 특징으로 하는 상변화 메모리 장치.
  10. 입출력 라인으로 프로그램 전류를 인가하는 라이트 드라이버; 및
    테스트 모드 신호에 응답하여 외부로부터 전류를 공급받는 적어도 하나의 패드, 및 상기 패드와 접속되며, 상기 테스트 모드 신호에 응답하여 상기 패드로부터 전달된 전류에 의한 데이터를 상기 입출력라인에 인가하는 스위칭부를 포함하는 테스트 회로;
    를 포함하는 상변화 메모리 장치.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 입출력라인은 센스앰프 입출력 라인인 것을 특징으로 하는 상변화 메모리 장치.
  13. 제 12 항에 있어서,
    상기 패드는, 센스앰프 전원공급 라인과 외부 전류원 간에 접속되는 것을 특징으로 하는 상변화 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130125320A (ko) * 2012-05-08 2013-11-18 삼성전자주식회사 저항성 메모리 테스트를 위한 방법, 시스템 및 아키텍쳐

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101062742B1 (ko) * 2009-02-05 2011-09-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 테스트 방법
US8767493B2 (en) * 2011-06-27 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM differential voltage sensing apparatus
KR101889509B1 (ko) * 2012-04-20 2018-09-20 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
KR20130134609A (ko) * 2012-05-31 2013-12-10 에스케이하이닉스 주식회사 패드를 통해 전류를 인가하고 측정할 수 있는 반도체 장치
CN108520765B (zh) * 2018-04-08 2020-08-11 中国科学院上海微系统与信息技术研究所 相变存储器阵列中的位线寄生参数的测量系统及方法
KR101936951B1 (ko) 2018-04-11 2019-01-11 주식회사 맴레이 메모리 제어 장치 및 이를 포함하는 메모리 시스템
KR101952827B1 (ko) 2018-06-29 2019-02-27 주식회사 맴레이 메모리 제어 장치 및 이를 포함하는 메모리 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004171730A (ja) * 2002-10-31 2004-06-17 Renesas Technology Corp 半導体装置および半導体記憶装置
KR100781550B1 (ko) * 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6940777B2 (en) * 2002-10-31 2005-09-06 Renesas Technology Corp. Semiconductor device and semiconductor memory device provided with internal current setting adjustment circuit
CN1905077B (zh) * 2006-06-27 2013-10-30 中国科学院上海微系统与信息技术研究所 相变存储器器件单元测试系统及测试方法
KR100816752B1 (ko) * 2006-09-15 2008-03-25 삼성전자주식회사 프로그램 루프 동작을 수행하는 상 변화 메모리 장치 및그것의 프로그램 방법
KR100827703B1 (ko) 2006-12-14 2008-05-07 삼성전자주식회사 상변화메모리 장치의 테스트 방법
US7791933B2 (en) 2007-12-21 2010-09-07 International Business Machines Corporation Optimized phase change write method
KR101369362B1 (ko) 2008-01-09 2014-03-05 삼성전자주식회사 상 변화 메모리 장치, 이의 리던던시 셀 테스트 방법 및액세스 방법
KR101047051B1 (ko) * 2009-05-20 2011-07-06 주식회사 하이닉스반도체 비휘발성 반도체 메모리 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004171730A (ja) * 2002-10-31 2004-06-17 Renesas Technology Corp 半導体装置および半導体記憶装置
KR100781550B1 (ko) * 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130125320A (ko) * 2012-05-08 2013-11-18 삼성전자주식회사 저항성 메모리 테스트를 위한 방법, 시스템 및 아키텍쳐
KR102066724B1 (ko) * 2012-05-08 2020-01-15 삼성전자주식회사 저항성 메모리 테스트를 위한 방법, 시스템 및 아키텍쳐

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