以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
[実施の形態1]
(全体構成)
本発明の実施の形態1に従う半導体装置の概要について図1〜図3を用いて説明する。なお、以下の説明において、先頭に記号“/”が付された信号は、当該“/”を付さない信号を反転した信号であるものとする。
図1に示されるように、本発明の実施の形態1に従う半導体装置は、メモリコア部1000とロジック回路ブロック1001とを備える。メモリコア部1000とロジック回路ブロック1001とは、同一チップ1002上に形成される。なお、図示しないが、SRAM、ゲートアレイ、FPGA、不揮発性RAM、ROM等も搭載され得る。
図2に示されるように、ロジック回路ブロック1001とメモリコア部1000とは、接続ノード2a〜2m,2p〜2rを介して信号の送受信を行なう。ロジック回路ブロック1001からメモリコア部1000に対して、コマンド、アドレス、データが送信され、これに従って、メモリコア部1000からロジック回路ブロック1001にデータが送信される。
ロジック回路ブロック1001は、ピン1aから外部クロック信号CLKを、ピン1bからコマンドCMDを、ピン1dから基準電圧vrefを受ける。また、ピン1cを用いてデータDATの入出力を行なう。さらに、ピン1eからは、テストモード時にメモリコア部1000での動作テスト結果を示すためのテスト出力TOUTが出力される。ピン1fには、テストモード時に動作テストで使用する外部テスト電圧Vextが印加される。ピン1gには、メモリコア部1000内のプログラム回路に情報を記憶させるためのプログラム入力PRGINが入力される。
ロジック回路ブロック1001は、入力信号に論理処理を施し、メモリコア部1000に対応する信号を出力する。なお、ピン1dで受ける基準電圧vrefおよび外部テスト電圧Vextは、そのままノード2mおよび2pへそれぞれ出力される。
図2に示されるように、メモリコア部1000には、接続ノード2a〜2k,2p,2rを介して以下に示す信号が供給される。ノード2aから、クロック信号CLK、/CLKが供給される。ノード2bから、クロックイネーブル信号CKEが供給される。ノード2cからは、制御信号である、ワード線の活性化を示す信号ROWA、ワード線のリセット(プリチャージ)に関連する信号PC、コラム系回路のリード動作に関連する信号READ、コラム系回路のライト動作に関連する信号WRITE、オートプリチャージ動作を指示する信号APC、リフレッシュ動作に関連する信号REF、ならびにセルフリフレッシュモードに関する信号SRIおよびSWOが供給される。
最大で信号ROWA、信号PC、信号READ、信号WRITEの合計4コマンドを同時に発することが可能である。
ノード2dから、アクトバンク信号AB0〜AB7が供給される。アクトバンク信号は、ロウ系およびコラム系のそれぞれのアクセスにおいて、アクセス対象となるバンクを指定する。ノード2eから、プリチャージバンク信号PB0〜PB7が供給される。ノード2fから、リードバンク信号RB0〜RB7が供給され、ノード2gから、ライトバンク信号WB0〜WB7が供給される。
ノード2hから、アクトアドレス信号AA0〜AA10が供給され、ノード2iから、リードアドレス信号RA0〜RA5が供給され、ノード2jから、ライトアドレス信号WA0〜WA5が供給される。
ノード2kからは、入力データDI0〜DI511が供給される。なお、メモリコア部1000から出力される出力データDQ0〜DQ511は、ノード2lを介してロジック回路ブロック1001に送信される。
ノード2pからは、ピン1fおよび1gにそれぞれ与えられた外部テスト電圧Vextおよびプログラム入力PRGINがメモリコア部1000へ伝達される。ノード2qは、テストモード時にメモリコア部1000から出力されたテスト出力TOUTをピン1eへ伝達する。ノード2rからは、所定のBIST(Built In Self Test)を起動するためのBIST信号がメモリコア部1000へ供給される。
図3を参照して、メモリコア部1000は、バッファ3a〜3l、モードデコーダ4、アクトバンクラッチ5d、プリチャージバンクラッチ5e、リードバンクラッチ5f、ライトバンクラッチ5g、ロウアドレスラッチ5h、リードアドレスラッチ5i、ライトアドレスラッチ5j、セルフリフレッシュタイマ6、リフレッシュアドレスカウンタ7、マルチプレクサ8、プリデコーダ9、10、11、モードレジスタ12、基準電圧制御回路
13、同期回路14、データ入出力回路15、メモリ部20、I/Oポート23およびグローバルデータバスGIO1,GIO2を含む。
バッファ3aは、クロック信号CLK、/CLKを受けて内部クロックint.CLK、/int.CLKを出力する。バッファ3c〜3kのそれぞれは、基準電圧制御回路13から基準電圧vrefの供給を受ける。バッファ3bは、クロックイネーブル信号CKEを受ける。バッファ3cは、バッファ3bの出力に応じて動作し、ノード2cで受ける制御信号を取込む。モードデコーダ4は、バッファ3cの出力を受けて、内部制御信号(信号ROWA、信号COLA、信号PC、信号READ、信号WRITE、信号APCおよび信号SR等)を出力する。
アクトバンクラッチ5dは、バッファ3dを介してアクトバンク信号AB0〜AB7をラッチする。プリチャージバンクラッチ5eは、バッファ3eを介して、プリチャージバンク信号PB0〜PB7をラッチする。リードバンクラッチ5fは、バッファ3fを介して、リードバンク信号RB0〜RB7をラッチする。ライトバンクラッチ5gは、バッファ3gを介してライトバンク信号WB0〜WB7をラッチする。ロウアドレスラッチ5hは、バッファ3hを介してアクトアドレス信号AA0〜AA10をラッチする。リードアドレスラッチ5iは、バッファ3iを介してリードアドレス信号RA0〜RA5をラッチする。ライトアドレスラッチ5jは、バッファ3jを介してライトアドレス信号WA0〜WA5をラッチする。
バッファ3kは、入力データDI0〜DI511を取込む。バッファ3lは、データ入出力回路15から出力されるデータを取込み、ノード2lに出力する。
セルフリフレッシュタイマ6は、モードデコーダ4から出力される信号SRを受けて動作を開始する。リフレッシュアドレスカウンタ7はセルフリフレッシュタイム6の指示に従い、リフレッシュ動作を行なうためのアドレスを発生する。マルチプレクサ8は、通常動作ではロウアドレスラッチ5hの出力を、セルフリフレッシュ動作ではリフレッシュアドレスカウンタ7の出力を出力する。プリデコーダ9は、マルチプレクサ8から受けるロウアドレスをデコードする。プリデコーダ10は、リードアドレスラッチ5iから受けるコラムアドレスをデコードする。プリデコーダ11は、ライトアドレスラッチ5jから受けるコラムアドレスをデコードする。モードレジスタ12は、ロウアドレスラッチ5hの出力に応じて、所定の動作モードに対応する情報を(たとえば、バースト長に対応するデータ等)を保持する。
グローバルデータバスGIO1は、メモリ部20から読出されるデータをデータ入出力回路15に伝送する。グローバルデータバスGIO2は、データ入出力回路15で受ける入力データをメモリ部20に伝送する。図示しないが、メモリ部20は、アクトバンク信号AB0〜AB7によってそれぞれ活性化される8個のバンクに分割されているものとする。さらに、バンクのそれぞれに対して、ロウデコーダおよびコラムデコーダが配置されており、ロウデコーダは、プリデコーダ9の出力に応答して対応するロウ方向の選択を行ない、コラムデコーダは、プリデコーダ10および11の出力に応答して、対応するコラム方向の選択を行なうものとする。
各バンクは、バンクアドレスにより制御される。バンクアドレスは、それぞれのコマンドに対応して存在する。たとえば、信号ROWAとアクトバンク信号ABn(n=0〜7)とにより、対応するバンクのワード線が活性化される。信号PCとプリチャージバンク信号PBn(n=0〜7)とにより、対応するバンクのワード線がリセットされる。信号READとリードバンク信号RBn(n=0〜7)とにより、対応するバンクのセンスアンプからデータがリードされる。また、信号WRITEとライトバンク信号WBn(n=
0〜7)とにより、対応するバンクのセンスアンプにデータがライトされる。メモリ部20は、I/Oポート23を介してグローバルデータバスGIO1、GIO2とデータの受渡しを行なう。
同期回路14は、PLL回路等で構成され、テストモードにおいて内部テストクロック(BISTクロック)を発生する。テストモード以外では、ピン1d(外部)から入力される基準電圧vrefが入力バッファ3c〜3kのスレッショルド電圧を決定する。この際、テスト系回路である同期回路14は停止状態にある。テストモードにおいては、ピン1dは、同期回路14に電源電圧を供給するためのピンとして使用する。この際、バッファに対しては、内部で発生した基準電圧を供給する。
メモリコア部1000は、テストモードにおいては、たとえば、バッファ3aの出力する内部クロックint.CLKに代わり当該BISTクロックを基準に動作する。または、動作テストを実行する一部の回路が、内部クロックint.CLKに代わり当該BISTクロックを基準に動作する。
メモリコア部1000は、BIST回路30と、プログラム回路31と、テストメモリ35と、内部電圧制御回路40と、内部電圧配線41と、リーク検知回路45とをさらに備える。
BIST回路30は、BIST信号に応答して、予め設定された所定の動作テストの実行を制御する。テストメモリ35は、当該動作テストの結果を示すデータを一時的に記憶するとともに、テスト出力TOUTとして外部へ出力する。プログラム回路31は、メモリコア部1000の実動作時における各種パラメータの設定に用いられるプログラム情報を不揮発的に記憶する。当該プログラム情報は、プログラム入力PRGINに応答して、ヒューズ素子等のプログラム素子に書込まれる。当該プログラム情報は、たとえば、動作テストのテスト出力TOUTを解析して得ることができる。
内部電圧制御回路40は、内部電圧配線41によって伝達される内部電圧を制御する。内部電圧配線41は、内部電圧をメモリコア部1000内の内部回路群へ供給する。内部電圧制御回路40によって制御される内部電圧レベルは、プログラム回路31に記憶されたプログラム情報に基づいて設定される。
リーク検知回路45は、メモリコア部1000内の内部回路群でスタンバイモード時に発生するリーク電流が基準レベル(許容レベル)であるか否かを検知するために設けられる。
(内部電圧の制御および動作テスト構成)
図4は、図3に示されたテストメモリ35および内部電圧制御回路40の構成を示すブロック図である。
まず、内部電圧の制御構成について説明する。
図4を参照して、内部電圧制御回路40は、内部回路群42を構成するNチャネルMOS(N−MOS)トランジスタへ基板電圧として印加される内部電圧Vbbを制御するものとする。したがって、内部電圧Vbbは一般的には、負電圧に設定される。内部電圧Vbbは、内部電圧配線41を介して内部回路群42へ供給される。ここで、内部回路群42は、内部電圧Vbbを受けて動作するメモリコア部1000内の回路群を総称的に示すものである。また、本実施の形態において、MOSトランジスタは、電界効果型トランジスタの代表例として示される。
図4を参照して、内部電圧制御回路40は、内部電圧Vbbを制御するための、分圧回路46、セレクタ回路50、電圧比較器55および電圧発生回路60を含む。
分圧回路46は、電源電圧Vccおよび内部電圧配線41の間に、ノードNdを介して接続された固定抵抗回路47および可変抵抗回路48を有する。なお、以下、本明細書の図面中では、単独の記号「R」は、「抵抗素子」であることを示すものとし、RBや1R,R2等のように、「R」に添字や数字を付する場合には、抵抗値を示すものとする。
分圧回路46は、内部電圧Vbbと電源電圧Vccとの電圧差を、固定抵抗回路47および可変抵抗回路48の抵抗比に応じた分圧比K(K:0<K<1の実数)で分圧して、内部電圧Vbbに応じた検出電圧VdivをノードNdに生成する。可変抵抗回路48の抵抗値は、セレクタ回路50から伝達された調整信号P0〜P3に応じて変化する。すなわち、分圧比Kの設定も、調整信号P0〜P3に応じて調整可能である。
セレクタ回路50は、BIST回路30からの切換信号CHPに応答して、テストモード時には、BIST回路30によって生成された調整信号P0〜P3を分圧回路46へ供給する。一方、テストモード時以外の実動作時には、プログラム回路31にプログラムされた調整信号P0〜P3を可変抵抗回路48へ供給する。なお、実動作時に使用する調整信号P0〜P3については、通常動作時(ノーマルモード)用と、待機動作時(スタンバイモード)用とを独立してプログラム回路31にプログラムしてもよい。
次に、分圧回路の構成ならびに分圧比の設定および調整について説明する。
図5は、図4に示された分圧回路46の構成を詳細に示す回路図である。
図5を参照して、図4に示した固定抵抗回路47は電流源として動作し、ノードNdには、可変抵抗回路48の抵抗値ΣRに応じた検出電圧Vdivが生成される。上述の分圧比Kを用いて、検出電圧Vdivは下式(1)で示される。
Vdiv=(Vcc−Vbb)・K (ただし、0<K<1)…(1)
可変抵抗回路48は、ノードNdおよび内部電圧配線41の間に直列に接続された抵抗素子70〜74と、抵抗素子70〜73にそれぞれ対応して設けられるバイパススイッチ80〜83を含む。
抵抗素子70の抵抗値をRuとすると、抵抗素子71、72および73の電気抵抗は、それぞれ2Ru(Ruの2倍)、4Ruおよび8Ruである。さらに抵抗素子74の抵抗値はRBである。
バイパススイッチ80〜83は、抵抗素子70〜73にそれぞれ並列に接続される。バイパススイッチ80は、調整信号P0がローレベル(“0”)のときにオンして、抵抗素子70のバイパス経路を形成する。一方で、バイパススイッチ80は、調整信号P0がハイレベル(“1”)のときはオフされる。なお以下においては、2値的な電圧状態であるハイレベルおよびローレベルのそれぞれを、HレベルおよびLレベルとも表記する。
バイパススイッチ81および82は、バイパススイッチ80と同様に、対応する調整信号P1およびP2がLレベルのときにそれぞれオンして、抵抗素子71および72のバイパス経路をそれぞれ形成する。これに対して、バイパススイッチ83は、対応する調整信号P3がHレベルのときにオンして、抵抗素子73のバイパス経路を形成する。
バイパススイッチ80〜83の各々によって形成されるバイパス経路の抵抗値は、Ruと比較して無視できるものとする。この結果、可変抵抗回路48の抵抗値ΣRは、4ビットの調整信号P0〜P3に応答して、16段階に段階的に変化する。
図6は、調整信号P0〜P3の設定と動作テスト結果例を示す概念図である。
図6を参照して、調整レベル“−8”のときには、調整信号(P0,P1,P2,P3)=(0,0,0,1)に設定されるので、バイパススイッチ80〜83の各々がオンする。この結果、ΣR=RBに設定される。
調整レベル“−7”から“−1”までは、調整レベルが1増えるごとに、調整信号P0〜P2が、P0を最下位ビットとしてインクリメントされる。これに応じて、ΣRは“RB+Ru”から“RB+7Ru”まで、+Ruずつ変化する。
調整レベル“0”では、調整信号(P0,P1,P2,P3)=(0,0,0,0)に設定されるので、バイパススイッチ80〜82がオンして、バイパススイッチ83がオフする。この結果、ΣR=RB+8Ruに設定される。
調整レベル“+1”から“+7”までは、調整レベルが1増えるごとに、調整信号P0〜P2が、P0を最下位ビットとしてインクリメントされる。これに応じて、ΣRは“RB+9Ru”から“RB+15Ru”まで、+Ruずつ変化する。
このようにして、可変抵抗回路48の抵抗値は、4ビットの調整信号P0〜P3に応答して、“RB”から“RB+15R”までの間で24=16段階に設定可能である。これ
により、分圧回路46の分圧比Kも、調整信号P0〜P3に応じて16段階に設定可能である。
再び図4を参照して、電圧比較器55は、基準電圧発生回路52によって固定的に生成された基準電圧Vr1と、分圧回路46によって生成された検出電圧Vdivとの比較によって、基準電圧Vr1と内部電圧Vbbとを実質的に比較する。具体的には、電圧比較器55は、検出電圧Vdivが基準電圧Vr1よりも低いときには、内部電圧Vbbが目標レベルより高いと判断して制御信号VACTをHレベルへ活性化し、検出電圧Vdivが基準電圧Vr1よりも高いときには、内部電圧Vbbが目標レベルよりも低いと判断して、制御信号VACTをLレベルへ非活性化する。
すなわち、分圧回路46および電圧比較器55は、基準電圧Vr1と分圧回路46での分圧比Kとによって下式(2)で示される目標電圧Vtrgと内部電圧Vbbとを比較する。
Vtrg=Vcc−Vr1/K …(2)
電圧発生回路60は、電圧比較器55からの制御信号VACTに応答して動作する。具体的には、電圧発生回路60は、制御信号VACTの活性化に応答して動作して、内部電圧配線41に負電荷を供給する。一方、制御信号VACTの非活性時は、電圧発生回路60は非動作状態となり、内部電圧配線41への負電荷の供給は実行されない。電圧発生回路60には、負電荷を供給するための一般的なチャージポンプ回路の構成を適用可能である。このように構成された内部電圧の制御系によって、内部電圧Vbbは、目標電圧Vtrg以下に維持される。
このように、分圧回路46によって内部電圧Vbbを検出電圧Vdivに変換して内部電圧制御を実行することにより、基準電圧Vr1を正電圧に設定しても、負電圧の内部電
圧Vbbを制御することができる。一般に、負電圧レベルを基準電圧として正確に設定することは困難であるため、内部電圧が負電圧である場合には、上述したような構成が有利である。
次に、内部電圧制御に関するテストモードでの動作テスト構成を説明する。
内部電圧制御回路40は、さらに、電圧比較器65と、伝達ゲート66と、ラッチ回路67とを含む。
電圧比較器65は、テストモード時に、電圧比較器55の出力をさらに増幅して電圧比較信号VCMPを生成する。伝達ゲート66は、テストモード時に、BIST回路30からのテスト制御信号TCMPに応答して、電圧比較器55の出力を電圧比較器65へ伝達する。ラッチ回路67は、電圧比較器65が出力した電圧比較信号VCMPを一時的に保持する。
テストモード時には、テスト制御信号TSTに応答してオンするスイッチ51によって、内部電圧配線41は、外部テスト電圧Vextが伝達されるノード2rと接続される。外部テスト電圧Vextは、内部電圧Vbbの目標レベル(たとえば設計値)に対応して設定される。
一方、電圧発生回路60の動作はBIST回路30からのテスト制御信号/TSTに応答して停止される。すなわち、テストモード時には、内部電圧配線41上の内部電圧Vbbは、外部から強制的に目標レベルへ設定される。
この状態の下で、BIST回路30は、図6に示した調整レベル“−8”〜“+7”のそれぞれを実現するように、調整信号P0〜P3を段階的に変化させる。それぞれの調整レベルにおいて、内部電圧Vbb(すなわち外部テスト電圧Vext)に応じた検出電圧Vdivと基準電圧Vr1との比較結果を示す電圧比較信号VCMPを監視することによって、実動作時に内部電圧Vbbを目標レベルに維持可能である所望の調整信号P0〜P3の設定を求めることができる。
次に、上述した所望の調整信号P0〜P3を効率的に外部に出力するためのテスト構成について説明する。
再び図4を参照して、テストメモリ35は、書込制御部37と、メモリ部36と、読出制御部38と、スイッチ39とを有する。
スイッチ39は、ラッチ回路67と書込制御部37との間に設けられ、BIST回路からのテスト制御信号TRAに応答して、ラッチ回路67に保持された電圧比較信号VCMPを書込制御部37へ伝達する。
図7は、書込制御部37の構成を示すブロック図である。
図7を参照して、書込制御部37は、ラッチ回路67に保持された電圧比較信号VCMPを一時的に保持するためのラッチ回路91,92と、ラッチ回路91,92の保持データの一致比較を実行する論理回路93と、BIST回路30によって設定された調整信号P0〜P3のレベルを保持するラッチ回路95と、論理回路93の出力に応答してラッチ回路95に保持された調整信号P0〜P3をメモリ部36へ書込む書込回路96とを有する。
ラッチ回路95に保持される調整信号P0〜P3は、図6に示したそれぞれの調整レベルに対応して順次更新される。それぞれの調整レベルにおいて、テスト結果として得られた電圧比較信号VCMPは、調整レベルが変更されるごとに、ラッチ回路91および92へ交互に出力される。たとえば、調整レベル“−8”での電圧比較信号VCMPがラッチ回路91へ出力されると、次の調整レベル“−7”での電圧比較信号VCMPは、ラッチ回路92へ出力される。さらに次の調整レベル“−6”では、電圧比較信号VCMPはラッチ回路91へ出力され、ラッチ回路91の保持内容が更新される。
図6には、このような動作テスト結果の一例が併せて示されている。
再び図6を参照して、調整信号P0,P1,P2,P3=(0,0,0,1)に設定される調整レベル“−8”では分圧比Kが最小となり、調整信号P0,P1,P2,P3=(1,1,1,0)に設定される調整レベル“+7”では分圧比Kが最大となる。それらの中間の調整レベル“−7”〜“+6”では、調整レベルが1段階すつ上昇するたびに、分圧比Kも大きくなる。
なお、実動作時には、分圧比が小さく、すなわち検出電圧Vdivが相対的に低くなるほど、電圧発生回路60の動作頻度が上昇するので、内部電圧Vbbはより低く(負電圧側に)設定される。
テストモード時には、調整レベル“−8”〜“+7”を順に実現するように、調整信号P0〜P3を順次更新していくと、内部電圧Vbbを外部テスト電圧Vext(すなわち、実動作時の目標レベル)に設定するのに必要な分圧比が実現された調整レベルにおいて、電圧比較信号VCMPがHレベルからLレベルへ変化する。そして、その調整レベルにおいて、図6に示した論理回路(EX−OR)93の出力がHレベルへ設定される。
図6に示した動作テスト結果例では、調整レベル“−8”〜“−3”では、電圧比較信号VCMPはHレベルに設定され、調整レベル“−2”〜“+7”では、電圧比較信号VCMPはLレベルに設定される。したがって、論理回路(EX−OR)93の出力は、調整レベル“−2”ではHレベルに設定され、それ以外の調整レベルでは、Lレベルに設定される。
この結果、図7に示した書込制御部37によって、調整レベル“−3”に対応する調整信号(P0,P1,P2,P3)=(1,0,1,1)がメモリ部36へ書込まれ記憶される。メモリ部36へ記憶された調整信号P0〜P3は、BIST回路30からのテスト制御信号TRBに応答して、テスト出力TOUTとして、図2および図3に示した経路を介して外部へ出力される。
得られた動作テスト結果に基づいたプログラム入力PRGINをピン1gへ印加することにより、プログラム回路31には、実動作時の内部電圧Vbbに関する制御に用いる調整信号(P0,P1,P2,P3)=(1,0,1,1)をプログラムすることができる。この結果、内部電圧制御回路40は、実動作時において、内部電圧Vbbをテストモード時の外部テスト電圧Vextのレベル以下へ制御することができる。
図8は、テストモード時における内部電圧制御に関する動作テストを説明するタイミングチャートである。
図8を参照して、動作テストは、図6に示した調整レベル“−8”〜“+7”にそれぞれ対応する複数のテストサイクルから構成される。図8には、先頭の3つのテストサイクルTC1〜TC3が代表的に示される。
上述したように、テストモード時には、一定周期のBISTクロックが生成され、内部電圧制御に関する動作テストも当該BISTクロックに応答して実行される。各テストサイクルにおいて、BISTクロック数がカウントされ、テストサイクルの開始時に活性化されるトリガ信号TR0の生成から所定カウント数C1のクロックサイクル経過後にトリガ信号TR1が生成され、トリガ信号TR1の生成からさらに所定カウント数C2のクロックサイクル経過後にトリガ信号TR2が生成される。
トリガ信号TR0の生成に応答して、BIST回路30は、当該テストサイクルに対応した調整レベルを実現する調整信号P0〜P3を設定する。内部電圧制御回路40は、設定された調整信号P0〜P3に対応した動作を開始する。
所定カウント数C1は、分圧回路46によって生成される検出電圧Vdivが安定し、電圧比較器55の出力が所定の振幅に達するタイミングに対応して設定される。このタイミングで、BIST回路からのテスト制御信号TCMPが活性化されて、当該テストサイクルに対応する電圧比較信号VCMPが生成される。
さらに、トリガ信号TR2の生成に応答して、BIST回路30は、テスト制御信号TRAを活性化する。これにより、当該テストサイクルでの電圧比較信号VCMPはテストメモリ35へ伝達される。
テストサイクルTC2以降においても、各テストサイクルにおいて、対応する調整レベルを実現するために調整信号P0〜P3が更新された後で、同様の動作が実行される。この結果、図6に示した調整レベル“−8”〜“+7”にそれぞれ対応するテストサイクルが実行されて、実動作時に用いられるべき、すなわち目標レベルの内部電圧Vbbを得るための調整信号P0〜P3の設定を求めることができる。
(内部回路群でのリーク電流を検知する構成)
次に、内部回路群におけるリーク電流を評価するための構成について説明する。
図9は、図3に示されたリーク検知回路45の構成を示す回路である。
図9を参照して、リーク検知回路45は、スタンバイモード時に内部回路群42a,42bのそれぞれでのリーク電流が基準レベル(許容レベル)以下であるかどうかを検知するために設けられる。
内部回路群42aは、電源ノード43aから動作電流の供給を受ける。電源ノード43aには、電圧平滑キャパシタ44aが設けられている。同様に、内部回路群42bは、電源ノード43bから動作電流の供給を受ける。電源ノード43bには、電圧平滑キャパシタ44bが設けられている。以下においては、電源ノード43aおよび43bの電圧を内部動作電圧Vin(a)、Vin(b)ともそれぞれ称する。
リーク検知回路45は、電流スイッチ102a,102bと、テスト電流調整部110と、テストモード時にテスト電流Itに応じた電流を電源ノード43aおよび43bへ供給するためのカレントミラー回路とを含む。当該カレントミラー回路は、N−MOSトランジスタ120,122と、PチャネルMOS(P−MOS)トランジスタ116,124,126a,126bとを有する。本実施の形態では、カレントミラー回路によって、テスト電流Itと同レベルの電流が電源ノード43aおよび43bへ供給されるものとする。
電流スイッチ102aおよび102bは、内部回路群42a,42bの動作電源電圧である電源電圧Vccと、電源ノード43aおよび43bとの間にそれぞれ電気的に結合される。電流スイッチ102aおよび102bは、たとえば、制御信号/CKE1および/CKE2をそれぞれのゲートに受けるP−MOSトランジスタで構成される。制御信号/CKE1および/CKE2は、内部回路群42aおよび42bの動作時において、Lレベルへ活性化される。したがって、スタンバイモードおよびテストモードでは、制御信号/CKE1および/CKE2の各々は、Hレベルへ非活性化される。
テスト電流調整部110は、電源電圧VccとノードN1の間に接続された抵抗素子111と、ノードN1および接地電圧GNDの間に接続された抵抗素子112と、ノードN1およびN2の電圧差を増幅してノードN3に出力する電圧比較器113と、ノードN2および接地電圧GNDの間に接続された可変抵抗回路115と、P−MOSトランジスタ114とを含む。トランジスタ114は電源電圧VccおよびノードN2の間に接続される。トランジスタ114のゲートはノードN3と接続される。
ノードN1には、抵抗素子111および112の抵抗値R1およびR2に応じた所定電圧Vr2が生成される。可変抵抗回路115は、図5に示した可変抵抗回路48と同様の構成を有し、調整信号P0〜P3に代えて、調整信号TP0〜TP3をBIST回路30から受ける。したがって、可変抵抗回路115の抵抗値Rtは、可変抵抗回路48と同様に、調整信号TP0〜TP3に応答して16段階に設定することが可能である。
テスト電流調整部110においては、ノードN2が仮想的にノードN1と接続されて、ノードN2の電圧レベルは所定電圧Vr2と等しくなる。この結果、トランジスタ114および可変抵抗回路115の通過電流で与えられるテスト電流Itは、所定電圧Vr2と可変抵抗回路115の抵抗値Rtに基づき、It=Vr2/Rtに設定される。
したがって、テスト電流調整部110は、BIST回路30からの調整信号TP0〜TP3に応じて、テスト電流Itを16段階に可変設定することができる。
トランジスタ116は、電源電圧VccおよびノードN4の間に接続され、トランジスタ120は、ノードN4および接地電圧GNDの間に接続され、トランジスタ122は、ノードN5および接地電圧GNDの間に接続される。トランジスタ116のゲートは、ノードN3と接続され、トランジスタ120および122の各ゲートは、ノードN4と接続される。トランジスタ124は、電源電圧VccおよびノードN5の間に接続され、そのゲートはノードN5と接続される。
トランジスタ126aは、電源電圧Vccおよび電源ノード43aの間に接続され、トランジスタ126bは、電源電圧Vccおよび電源ノード43bの間に接続される。トランジスタ126aおよび126bの各ゲートは、ノードN5と接続される。
この結果、トランジスタ126aおよび126bは、テスト電流調整部110によって調整されたテスト電流Itを電源ノード43aおよび43bへそれぞれ供給することができる。テストモード時には、電流スイッチ102aおよび102bがオフされた状態で、トランジスタ126aおよび126bによるテスト電流Itの電源ノード43a,43bへの供給が実行される。
この際にテスト電流Itは、内部回路群42aおよび42bにおけるリーク電流の規格値(許容値)に対応して設定される。したがって、テストモード時における電源ノード43aおよび43bの内部動作電圧Vin(a)およびVin(b)は、内部回路群42aおよび42bのリーク電流が規格値を超えない場合には、電源電圧Vccと電流トランジ
スタ126aおよび126bのオン抵抗とによって決まる所定電圧Vrrを下回ることがない。
一方、内部回路群42aおよび42bにおけるリーク電流が規格値を超えてしまった場合には、内部動作電圧Vin(a)またはVin(b)は所定電圧Vrrを下回ってしまう。
したがって、テストモード時において、ノードN6の電圧と所定電圧Vrrとを比較するための電圧比較器130と、ノードN6と電源ノード43aおよび43bを選択的に接続可能なスイッチ137とをさらに設けることによって、内部回路群42aおよび42bのリーク電流が規格値を超えているかどうかを、電圧比較器130の出力信号VLEAKによって判定することができる。
ラッチ回路135は、電圧比較器130からの出力信号VLEAKを一時的に保持するために設けられる。ラッチ回路135に保持された出力信号VLEAKは、図4に示した電圧比較信号VCMPと同様に、テストメモリ35を介してテスト出力TOUTとして外部へ出力する構成とすることができる。
このように、実施の形態1に従う構成においては、リーク検知回路45を設けることによって、半導体装置内部を実際に流れる内部電流を測定することなく、内部回路群におけるリーク電流を評価することができる。この結果、簡易な構成で、内部回路のリーク電流を評価することが可能となる。
[実施の形態2]
実施の形態2においては、実施の形態1に示した内部電圧制御回路とリーク検知回路とを組合せて構成された、リーク電流の評価機能および調整機能とを併有するリーク電流制御回路の構成について説明する。
図10は、実施の形態2に従うリーク電流制御回路100の構成を示す回路図である。
図10を参照して、リーク電流制御回路100は、図4に示された内部電圧制御回路40と図9に示されたリーク検知回路45とを含む。
リーク検知回路45は、BIST回路30からの調整信号TP0〜TP3に応じて調整可能なテスト電流Itを内部回路群42を供給することにより、内部回路群42でのリーク電流が規格値を超えているかどうかを判定する。
内部電圧制御回路40は、BIST回路30またはプログラム回路31から与えられる調整信号P0〜P3に応答して、内部回路群42を構成するN−MOSトランジスタ群の基板電圧に相当する内部電圧Vbbを制御する。
テストモード時において、テスト電流調整部110に与えられる調整信号TP0〜TP3が内部回路群42のリーク電流の規格値に対応するように設定される。この状態で、BIST回路30は、内部電圧制御回路40へ与えられる調整信号P0〜P3を、図6に示した調整レベル“−8”〜“+7”のそれぞれに対応させて段階的に設定する。
それぞれの調整レベルにおいて、内部電圧Vbbは、調整信号P0〜P3に応じたレベルに設定される。N−MOSトランジスタ群の基板電圧(内部電圧Vbb)のレベルに応じて、内部回路群42のリーク電流も変化する。具体的には、内部電圧Vbbをより深い負電圧に設定することによって、N−MOSトランジスタ群のターンオフ時のリーク電流
を減少して、内部回路群42のリーク電流を削減できる。
この結果、内部回路群42のリーク電流が規格値を超えないように内部電圧Vbbを設定するための所望の調整信号P0〜P3をテストモード時に得ることができる。当該所望の調整信号P0〜P3は、図7に説明したテストメモリ35を介して、テスト出力TOUTとして半導体装置外部に読出すことができる。
このようにしてテストモード時に得られたテスト出力TOUTの解析に基づいたプログラム入力PRGINをピン1gへ印加することにより、プログラム回路31には、実動作時のスタンバイモードで用いられる調整信号P0〜P3がプログラムされる。この結果、実動作時のスタンバイモードにおいて、リーク電流制御回路100は、プログラムされた調整信号P0〜P3に応じて内部電圧Vbbを制御することにより、内部回路群42でのリーク電流を規格値(許容値)以下に抑制できる。
一方、実動作時のノーマルモードでは、内部回路群42中のN−MOSトランジスタは所定動作を実行するために十分な電流を駆動する必要がある。したがって、内部電圧Vbbのレベルを設定するための調整信号P0〜P3は、スタンバイモード用とノーマルモード用とを別々に設定することが望ましい。ノーマルモード用の調整信号P0〜P3も、テストモード時に別の動作テストによって求めることができる。この結果、プログラム回路31は、スタンバイモード用およびノーマルモード用の調整信号P0〜P3のそれぞれを記憶する。
プログラム回路31と内部電圧制御回路40との間には、セレクタ105がさらに設けられる。セレクタ105は、テスト制御信号TSTに応じて、プログラム回路31にプログラムされた、ノーマルモード用の調整信号P0〜P3およびスタンバイモード用の調整信号P0〜P3の一方を内部電圧制御回路に伝達する。既に説明したように、内部電圧制御回路40内のセレクタ回路50は、テストモード時であるか、実動作モード(ノーマルモードおよびスタンバイモードを含む)のいずれであるかを示す切換信号CHPに応答して、プログラム回路31およびBIST回路30からそれぞれ伝達された調整信号P0〜P3を選択的に可変抵抗回路48へ伝達する。この結果、内部電圧Vbbは、スタンバイモードおよびノーマルモードのそれぞれにおいて、動作テスト結果に基づいて策定された適正レベルに設定される。
このような構成とすることにより、簡易な回路構成によって、実施の形態1と同様に内部回路群におけるリーク電流を評価するのみならず、リーク電流を規格値(許容値)以下に設定するための回路調整を実行することが可能となる。
また、図11に示されるように、実施の形態2に従うリーク電流制御回路によって、内部回路群42中のP−MOSトランジスタの基板電圧を制御することも可能である。
図11を参照して、リーク電流制御回路100♯は、図10に示したリーク電流制御回路100の構成と比較して、内部電圧制御回路40に代えて内部電圧制御回路40♯を含む点で異なる。
内部電圧制御回路40♯は、BIST回路30またはプログラム回路31から与えられる調整信号PP0〜PP3に応答して、内部回路群42を構成するP−MOSトランジスタ群の基板電圧に相当する内部電圧Vppを制御する。すなわち、内部電圧Vppは正電圧である。内部電圧Vppは、内部電圧配線41♯によって、P−MOSトランジスタへ印加される。
したがって、内部電圧制御回路40♯は、内部電圧制御回路40と比較して、負電荷を供給する電圧発生回路60に代えて、内部電圧配線41♯へ正電荷を供給するための電荷供給回路160を含む点で異なる。内部電圧制御回路40♯のそれ以外の構成および基本的な動作は、内部電圧制御回路40と同様なので詳細な説明は繰返さない。
[実施の形態2の変形例]
図12は、実施の形態2の変形例に従うリーク電流制御回路の構成例を示す回路図である。
図12を参照して、実施の形態2の変形例に従うリーク電流制御回路101は、図10に示したリーク電流制御回路100と比較して、内部電圧制御回路40に代えて内部電圧制御回路140を含む点で異なる。
内部電圧制御回路140は、調整信号P0〜P3に応じて分圧比が調整される分圧回路46に代えて、リーク検知回路45での検出結果に応じて分圧比が調整される分圧回路146を含む点で異なる。
分圧回路146は、電源電圧VccとノードNdの間に接続された固定抵抗回路47と、ノードNdおよび内部電圧配線41の間に接続されたトランジスタ150とを有する。トランジスタ150のゲートには、リーク検知回路45中の電圧比較器130が出力する制御電圧Vcが入力される。
この結果、トランジスタ150は、制御電圧Vcに応じて電気抵抗が変化する可変抵抗として作用する。既に説明したように、制御電圧Vcは、内部回路群42の電源ノード43の電圧と所定電圧Vrrとの比較結果に応じて設定される。したがって、分圧回路146の分圧比Kも、内部回路群42でのリーク電流の評価結果に応じて変化する。
具体的には、内部回路群42でのリーク電流が規格値より大きいときには、制御電圧Vcも上昇するのでトランジスタ150の抵抗値が大きくなり、内部電圧Vbbの設定値を低くしよう(負電圧側)とする。これにより、内部回路群42でのN−MOSトランジスタの基板電圧がより深い負電圧となって、リーク電流は減少する。このように構成されたフィードバックループによって、内部電圧配線41上の内部電圧Vbb、すなわち内部回路群42内のN−MOSトランジスタに印加される基板電圧は、内部回路群42でのリーク電流が規格値以下となるレベルに収束していく。
すなわち、リーク電流制御回路101は、半導体装置のスタンバイモード時にリーク電流を制御するために設けられており、リーク検知回路45の検知結果に基づいて、内部電圧Vbb(基板電圧)をフィードバック制御している。この結果、リーク電流制御回路101においては、リーク電流制御回路100とは異なり、調整信号P0〜P3の設定および動作テストに関する構成は省略されている。その他の部分の構成は、図10に示されたリーク電流制御回路100と同様であるので、詳細な説明は繰り返さない。
以上説明したように、実施の形態2の変形例に従うリーク電流制御回路では、半導体装置のスタンバイモード時において、内部回路でのリーク電流が規格値以下となるような自動制御ループを形成することできる。
また、図13に示されるように、実施の形態2の変形例に従うリーク電流制御回路によって、内部回路群42中のP−MOSトランジスタの基板電圧を制御することも可能である。
図13を参照して、リーク電流制御回路101♯は、図12に示したリーク電流制御回路101の構成と比較して、内部電圧制御回路140に代えて内部電圧制御回路140♯を含む点で異なる。
内部電圧制御回路140♯は、リーク検知回路45での検知結果に応答して、内部電圧配線41♯上の内部電圧Vppを制御する。既に説明したように、内部電圧Vppは、内部回路群42を構成するP−MOSトランジスタ群へ基板電圧として印加される。
したがって、内部電圧制御回路140♯は、内部電圧制御回路140と比較して、負電荷を供給する電圧発生回路60に代えて、内部電圧配線41♯へ正電荷を供給するための電荷供給回路160を含む点で異なる。内部電圧制御回路140♯のその他の構成および基本的な動作は、内部電圧制御回路140と同様なので詳細な説明は繰返さない。
以上、実施の形態1および2においては、内部回路群を構成するN−MOSまたはP−MOSトランジスタに印加される基板電圧を制御するための構成について説明したが、内部電圧制御回路およびリーク電流制御回路は、MOSトランジスタの印加電圧の制御に共通に適用することができる。すなわち、実施の形態1および2に示した内部電圧制御回路およびリーク電流制御回路によって、内部回路に含まれるMOSトランジスタ群のゲート印加電圧やソース印加電圧を同様に制御することによっても、ターンオフされたMOSトランジスタ群を十分に逆バイアスすることによって、リーク電流を同様に制御することが可能である。
[実施の形態3]
実施の形態3においては、実施の形態1で説明した内部電圧制御回路を用いて、MRAMデバイスのデータ書込電流レベルを調整する構成について説明する。
図14は、実施の形態3に従うMRAMデバイスのデータ書込に関連する構成を示す第1の図である。
図14を参照して、実施の形態3に従うMRAMデバイスは、メモリセルアレイ210と、行デコーダ215W,215Rと、ライトディジット線ドライブ回路220と、ワード線ドライバ230と、Vpp発生回路40♯とを備える。
メモリセルアレイ210は、行列状に配列された複数のMTJメモリセルMCを有する。ここで、MTJメモリセルの構成およびデータ原理について説明しておく。
図15は、MTJメモリセルの構造およびデータ記憶原理を説明する概念図である。
図15を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって磁気トンネル接合が形成される。
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLの磁化方向と自由磁化層VLの磁化方向とが同じ(平行
)である場合に最小値Rminとなり、両者の磁化方向が反対(反平行)方向である場合に最大値Rmaxとなる。
データ書込時においては、リードワード線RWLが非活性化されて、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを磁化するためのデータ書込磁界H(BL)およびH(WDL)は、ビット線BLおよびライトディジット線WDLを流れるデータ書込電流によってそれぞれ発生される。特に、ビット線BL上のデータ書込電流は、書込データのレベルに応じて、+Iwおよび−Iwのいずれかの方向に流される。
図16は、MTJメモリセルのデータ書込の電流と、トンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
図16を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H
(HA)は、自由磁化層VLにおいて磁化困難軸(HA:Hard Axis)方向に作用する磁
界を示す。磁界H(EA)およびH(HA)は、図15に示したデータ書込磁界H(BL)およびH(WDL)にそれぞれ対応する。
MTJメモリセルにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層FLと平行あるいは反平行(反対)方向に磁化される。MTJメモリセルは、自由磁化層VLの2通りの磁化方向と対応させて、1ビットのデータを記憶することができる。
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図16に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図16に示すように、データ書込時の動作点は、ライトディジット線WDLとビット線BLとの両方に所定のデータ書込電流を流したときに、MTJメモリセルの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えられるように設計される。
図16に例示された動作点では、データ書込対象であるMTJメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはライトディジット線WDLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。
トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちMTJメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子TMR、アクセストランジスタATRのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子TMR以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた2種類の正規メモリセルの電気抵抗についても、RmaxおよびRminで示し、両者の差
をΔR(すなわち、ΔR=Rmax−Rmin)と示すものとする。
再び図14を参照して、メモリセルアレイ210において、MTJメモリセルMCの行にそれぞれ対応して、リードワード線RWLおよびライトディジット線WDLが配置され、MTJメモリセルMCの列にそれぞれ対応してビット線BLが配置される。各MTJメモリセルMCは、対応するビット線BLおよびソース電圧線SLの間に直列に接続されたトンネル磁気抵抗素子TMRおよびアクセストランジスタATRを有する。アクセストランジスタATRは、代表的にはN−MOSトランジスタで構成され、そのゲートは対応するリードワード線RWLと接続される。各アクセストランジスタATRのソースと接続されたソース電圧線SLは、接地電圧GNDを供給する。
行デコーダ215Wは、入力アドレスで示されるロウアドレスRAに基づいて、各メモリセル行ごとにロウデコード信号/Rdwを生成する。行デコーダ215Wは、データ書込時に、選択されたメモリセル行(以下、「選択行」とも称する)のロウデコード信号/RdwをLレベルに活性化し、それ以外のメモリセル行(以下、「非選択行」とも称する)のロウデコード信号/RdwをHレベルに非活性化する。データ書込時以外には、行デコーダ215Wは、ロウデコード信号/Rdwの各々をHレベルへ非活性化する。
ライトディジット線ドライブ回路220は、各ライトディジット線WDLの一端側と電源電圧Vccとの間に接続されたドライバトランジスタ222を有する。ドライバトランジスタ222は、P−MOSトランジスタで構成され、そのゲートは、対応するメモリセル行のロウデコード信号/Rdwを受ける。各ライトディジット線WDLの他端側は、行選択結果にかかわらず接地電圧GNDと接続されている。
したがって、データ書込時に選択行においては、ロウデコード信号/Rdwの活性化(Lレベル)に応答して、対応するドライバトランジスタ222がターンオンして、選択行のライトディジット線WDLには、ライトディジット線ドライブ回路220から接地電圧GNDに向う方向にデータ書込電流Ipが流される。データ書込電流Ipによって、MTJメモリセルMCに対して磁化困難軸(HA)に沿ったデータ書込磁界が印加される。
Vpp発生回路40♯は、P−MOSトランジスタであるドライバトランジスタ222へ基板電圧として印加される内部電圧Vppを制御する。内部電圧Vppは、内部電圧配線41♯によって伝達されている。なお、Vpp発生回路40♯の構成は、図11に示した内部電圧制御回路40♯と同様であるので詳細な説明は繰返さない。すなわち、Vpp発生回路40♯は、テストモード時にはBIST回路から与えられ、実動作時にはプログラム回路から与えられる調整信号PP0〜PP3に応じて、内部電圧Vppを段階的に設定することができる。
あるいは図17に示すように、ライトディジット線ドライブ回路220を、各ライトディジット線WDLの一端側と接地電圧GNDとの間に接続されたN−MOSトランジスタで構成されたドライバトランジスタ224で構成することもできる。
この場合には、ドライバトランジスタ224のゲートには、図14に示したロウデコード信号/Rdwの反転レベルを有するロウデコード信号Rdwが入力される。すなわちロウデコード信号Rdwはデータ書込時に選択行においてHレベルに活性化され、それ以外にはLレベルに非活性化される。
Vbb発生回路40は、N−MOSトランジスタであるドライバトランジスタ224へ基板電圧として印加される内部電圧Vbbを制御する。内部電圧Vbbは、内部電圧配線41によって伝達されている。なお、Vbb発生回路40の構成は、図4に示した内部電
圧制御回路40と同様であるので詳細な説明は繰返さない。すなわち、Vbb発生回路40は、テストモード時にはBIST回路から与えられ、実動作時にはプログラム回路から与えられる調整信号P0〜P3に応じて、内部電圧Vbbを段階的に設定することができる。
このような構成とすることにより、調整信号P0〜P3,PP0〜PP3に応じた内部電圧Vbb,Vppの制御によって、ドライバトランジスタ222,224のしきい値電圧を変化させて、その電流駆動能力を調整することが可能となる。これにより、データ書込電流Ipのレベルを調整して、磁化困難軸方向のデータ書込磁界の強度を微調整することが可能となる。
次に、ビット線BLに対するデータ書込電流の供給構成およびデータ読出構成について、図18を用いて説明する。
図18を参照して、実施の形態3に従うMRAMデバイスは、さらに、各メモリセル列に対応して設けられたビット線ドライバ250a,250bと、データ書込回路251とを備える。
ビット線ドライバ250aは、対応するビット線BLの一端側と、電源電圧Vccおよび接地電圧GNDとの間にそれぞれ接続されたドライバトランジスタ252および254を有する。同様に、ビット線ドライバ250bは、対応するビット線BLの他端側と、電源電圧Vccおよび接地電圧GNDとの間にそれぞれ接続されたドライバトランジスタ256および258を有する。ドライバトランジスタ252,256はP−MOSトランジスタで構成され、ドライバトランジスタ254,258はN−MOSトランジスタで構成される。
ドライバトランジスタ252および254のゲートには書込制御信号/WTa1およびWTa0がそれぞれ入力され、ドライバトランジスタ256および258のゲートには、書込制御信号/WTb0およびWTb1がそれぞれ入力される。
各メモリセル列において、ビット線ドライバ250aは、書込制御信号/WTa0およびWTa1に応じて、対応するビット線BLの一端側を、電源電圧Vccまたは接地電圧GNDで駆動するか、あるいは、いずれの電圧とも接続せずにフローティング状態とする。同様に、ビット線ドライバ250bは、書込制御信号/WTb0およびWTb1に応じて、対応するビット線BLの他端側を、電源電圧Vccまたは接地電圧GNDで駆動するか、あるいはフローティング状態とする。フローティング状態のビット線BLの各々は、必要に応じて、図示しないプリチャージ回路によって、固定電圧にプリチャージされる。
データ書込回路251は、書込データDINおよび列選択結果に応じて、各メモリセル列における書込制御信号/WTa1,WTa0,/WTb0,WTb1を制御する。書込制御信号/WTa1,WTa0,/WTb0,WTb1は、選択列のビット線BLに書込データDINに応じた方向のデータ書込電流+Iwまたは−Iwが流れるように設定される。以下においては、ビット線BL上の異なる方向のデータ書込電流+Iwおよび−Iwを総称して、データ書込電流±Iwとも表記する。
データ書込回路251は、データ書込時以外には、各メモリセル列において、書込制御信号/WTa1,/WTb0をHレベルへ設定し、書込制御信号WTa0,WTb1をLレベルに設定する。これにより、データ書込時以外には、各ビット線BLは、フローティング状態に設定される。
また、データ書込回路251は、データ書込時において非選択メモリセル列に対応する、書込制御信号/WTa1,WTa0,/WTb0,WTb1の各々をHレベルに設定する。これにより、データ書込時に非選択列のビット線BLは、意図しない電流が流れない様に、その両端を接地電圧GNDと接続される。
これに対して、データ書込回路251は、データ書込時において選択メモリセル列に対応する書込制御信号/WTa1,WTa0,/WTb0,WTb1を、書込データDINに応じて設定する。
具体的には、書込データDINがHレベルであるときには、書込制御信号/WTa1およびWTa0はLレベルに設定され、書込制御信号/WTb0およびWTb1はHレベルに設定される。これにより、選択列のビット線BLには、ビット線ドライバ250aから250bへ向かう方向にデータ書込電流+Iwが流される。
これに対して、書込データDINがLレベルであるときには、書込制御信号/WTa1およびWTa0はHレベルに設定され、書込制御信号/WTb0およびWTb1はLレベルに設定される。これにより、選択列のビット線BLには、ビット線ドライバ250bから250aへ向かう方向にデータ書込電流−Iwが流される。なお、ビット線ドライバ250a,250bの駆動電圧を、接地電圧GNDおよび電源電圧Vcc以外の独立した電圧とすることも可能である。
データ書込電流±Iwによって、MTJメモリセルMCに対して磁化容易軸(EA)に沿ったデータ書込磁界が印加される。対応するライトディジット線WDLおよびビット線BLの両方にデータ書込電流が流されたMTJメモリセルMCにおいて、ビット線BL上のデータ書込電流±Iwの方向に応じた書込データが磁気的に書込まれる。
Vpp♯発生回路240♯は、P−MOSトランジスタで構成されたドライバトランジスタ252および256へ基板電圧として印加される内部電圧Vpp♯を制御する。内部電圧Vpp♯は、内部電圧配線241♯によって伝達されている。なお、Vpp発生回路240♯の構成は、図11に示した内部電圧制御回路40♯と同様であるので詳細な説明は繰返さない。すなわち、Vpp♯発生回路240♯は、テストモード時にはBIST回路から与えられ、実動作時にはプログラム回路から与えられる調整信号PP0♯〜PP3♯に応じて、内部電圧Vpp♯を段階的に設定することができる。
同様に、Vbb♯発生回路240は、N−MOSトランジスタで構成されたドライバトランジスタ254および258へ基板電圧として印加される内部電圧Vbb♯を制御する。内部電圧Vbbは、内部電圧配線41によって伝達されている。なお、Vbb♯発生回路240の構成は、図4に示した内部電圧制御回路40と同様であるので詳細な説明は繰返さない。すなわち、Vbb♯発生回路240は、テストモード時にはBIST回路から与えられ、実動作時にはプログラム回路から与えられる調整信号P0♯〜P3♯に応じて、内部電圧Vbb♯を段階的に設定することができる。
このような構成とすることにより、調整信号P0♯〜P3♯,PP0♯〜PP3♯に応じた内部電圧Vbb♯,Vpp♯の制御によって、ドライバトランジスタ252,254,256,258のしきい値電圧を変化させて、電流駆動能力を調整することが可能となる。これにより、データ書込電流±Iwのレベルを調整して、磁化容易軸方向のデータ書込磁界の強度を微調整することが可能となる。また、調整信号P0〜P3,PP0〜PP3およびP0♯〜P3♯,PP0♯〜PP3♯を別々に設定することにより、磁化困難軸および磁化容易軸方向のデータ書込磁界の強度をそれぞれ独立に調整できる。
次に、データ読出に関する構成について説明する。
再び図14を参照して、行デコーダ215Rは、ロウアドレスRAに基づいて、メモリセル行ごとにロウデコード信号Rdrを生成する。行デコーダ215Rは、データ読出時に、選択行のロウデコード信号RdrをHレベルに活性化し、非選択行のロウデコード信号RdrをLレベルに非活性化する。データ読出時以外には、行デコーダ215Rは、ロウデコード信号Rdrの各々をLレベルへ非活性化する。
したがって、データ読出時には、ロウデコード信号Rdrに応じて、選択行のリードワード線RWLがHレベルへ活性化され、非選択行のリードワード線RWLはLレベルへ非活性化される。一方、データ書込時以外には各リードワード線RWLはLレベルに非活性化されている。この結果、データ読出時には、選択行のメモリセルにおいてはアクセストランジスタATRがオンして、各ビット線BLは、対応するMTJメモリセルMCのトンネル磁気抵抗素子TMRを介して接地電圧GNDへプルダウンされる。
再び図18を参照して、各ビット線BLとデータ線DIOとの間には、読出選択ゲートRCSGが設けられる。読出選択ゲートRCSGは、対応するコラム選択線CSLに応答してオンまたはオフする。コラム選択線CSLは、データ読出時に選択列においてHレベルに活性化され、それ以外ではLレベルに非活性化されている。
したがって、データ読出時において、データ線DIOは、読出選択ゲートRCSG、選択列のビット線BLおよび選択メモリセル中のトンネル磁気抵抗素子TMRを介して接地電圧GNDへプルダウンされている。この状態で、データ読出時にターンオンする電流供給トランジスタ260によってデータ線DIOが電源電圧Vccにプルアップされる。電流供給トランジスタ260は、たとえば、電源電圧Vccおよびデータ線DIOの間に接続されて、ゲートに制御信号/REを受けるP−MOSトランジスタで構成される。制御信号/REは、データ読出時の所定期間においてLレベルへ活性化される。
この結果、データ読出時にデータ線DIOには、選択メモリセルの電気抵抗(すなわち記憶データ)に応じた電圧が発生する。したがって、データ読出回路265によって、データ線DIOの電圧と読出基準電圧VRrefとを比較することによって、選択メモリセルの記憶データを読出すことができる。なお、読出基準電圧VRrefは、記憶データが電気抵抗Rminに対応する選択メモリセルが接続された場合におけるデータ線DIOの電圧と、記憶データが電気抵抗Rmaxに対応する選択メモリセルが接続された場合におけるデータ線DIOの電圧との中間レベルに設定されている。
データ読出回路265の後段にはスイッチ回路270が配置される。スイッチ回路270は、テストモード時以外には、MRAMデバイスの外部へ出力データDOUTを出力する経路へ、データ読出回路265の出力信号を伝達する。これに対して、テストモード時には、スイッチ回路270は、テスト制御信号TSTに応答してデータ読出回路265の出力をデータ比較回路280へ伝達する。
データ比較回路280は、テストモード時にBIST回路30から与えられるテスト期待値と、選択メモリセルからの読出データとの比較機能を有する。データ比較回路は、たとえば排他的NORゲートで構成される。また、データ比較回路280に、データ読出回路265の出力信号を複数ビットラッチする機能を持たせて、テストモード時の読出データとテスト期待値とを当該複数ビット同士で比較する構成とすることも可能である。データ比較回路280の出力はテストメモリ35へ伝達される。
テストモード時には、データ書込特性を評価するために、メモリセルアレイ210内の
少なくとも一部のメモリセルに対応するライトディジット線WDLおよびビット線BLに対して、所定レベルのデータをテスト書込みするためのデータ書込電流Ip,±Iwが供給される。
その後、当該テスト書込対象となったMTJメモリセルMCからのデータ読出を実行し、当該所定レベルのデータが書込まれているか否かをデータ比較回路280の出力に基づいて評価することによって、データ書込磁界が適当な強度を有しているか、すなわち、データ書込電流Ip,±Iwのレベルが妥当であるかを評価することができる。データ書込電流Ip,±Iwのレベルが過小であると、データ書込動作が不安定となる一方で、データ書込電流Ip,±Iwのレベルが過大であると消費電力の増大を招いてしまう。したがって、MRAMデバイスにおいては、データ書込電流を適正レベルへ精密に調整することが重要である。
図19は、テストモード時のデータ書込電流の調整方法を説明するためのフローチャートである。
図19を参照して、データ書込電流のチューニングが開始されると(ステップS100)、まず、ビット線ドライバ250a,250b中のドライバトランジスタの基板電圧である内部電圧Vbb♯,Vpp♯を固定する一方で、ライトディジット線ドライブ回路220中のドライバトランジスタ222,224の基板電圧である内部電圧Vbb,Vppの設定を段階的に変化させて、所定レベルのデータ書込が正常に実行できるか否かの動作テストを実行する。すなわち、磁化容易軸方向のデータ書込磁界H(EA)の設定を固定する一方で、磁化困難軸方向のデータ書込磁界H(HA)の設定を段階的に変化させるテストが実行される。
図18に示したデータ比較回路280を用いて、データ書込磁界H(HA)のそれぞれの設定レベルにおけるデータ書込結果が評価される。その結果、データ書込結果が不良(NG)から良好(OK)に変化した設定レベルに基づいて、データ書込時に印加されるデータ書込磁界H(HA)の候補点が抽出される(ステップS110)。
次に、ライトディジット線WDLに対応するドライバトランジスタ222,224の基板電圧である内部電圧Vbb,Vppの設定を固定する一方で、ビット線BLに対応するドライバトランジスタの基板電圧である内部電圧Vbb♯,Vpp♯を段階的に変化させて、所定レベルのデータ書込が正常に実行できるか否かの動作テストを実行する。すなわち、磁化困難軸方向のデータ書込磁界H(HA)の設定を固定する一方で、磁化容易軸方向のデータ書込磁界H(EA)の設定を段階的に変化させるテストが実行される。
その結果、データ書込結果が不良(NG)から良好(OK)に変化した設定レベルに基づいて、データ書込時に印加されるデータ書込磁界H(EA)の候補点が抽出される(ステップS120)。
さらに、ステップS110および120で求められた候補点でのデータ書込磁界H(EA)およびH(HA)を平均化して、データ書込時の動作点に相当するデータ書込磁界H(EA)およびH(HA)が仮決定される(ステップS130)。さらに、ステップS130で仮決定された動作点に対して、磁化容易軸および磁化困難軸のそれぞれについてマージン等を考慮して、最終的な動作点が決定される(ステップS140)。
既に説明したように、データ書込磁界H(EA)およびH(HA)の強度は、ドライバトランジスタの基板電圧によって調整可能であるので、ステップS140で決定された動作点の磁界強度を発生するために必要な調整信号P0〜P3,PP0〜PP3,P0♯〜
P3♯,PP0♯〜PP3♯が動作テスト結果の解析によって算出される。算出されたプログラムデータは、プログラム回路へ書込まれる(ステップS150)。これにより、MRAMデバイスの実動作時には、ステップS140で決定された動作点に相当データ書込磁界を発生することが可能となる。以上の一連の手順によって、データ書込電流のチューニングが終了する(ステップS160)。
次に、図19で説明したデータ書込電流チューニングの具体例について、図20〜図23を用いて説明する。
図20〜図23の各々において、横軸は、磁化容易軸に沿ったデータ書込磁界H(EA)を示し、縦軸は、磁化困難軸に沿ったデータ書込磁界H(HA)を示している。データ書込磁界H(EA)は、図18に示されたVbb♯発生回路240およびVpp♯発生回路240♯にそれぞれ与えられる調整信号P0♯〜P3♯およびPP0♯〜PP3♯によって、段階的に設定可能である。同様に、データ書込磁界H(HA)は、図14および図17にそれぞれ示されたVpp発生回路40♯およびVbb発生回路40およびにそれぞれ与えられる調整信号PP0〜PP3およびP0〜P3によって、段階的に設定可能である。
4ビットの調整信号を用いる場合には、これらのデータ書込磁界H(EA),H(HA)は、図6に示したのと同様に16段階に調整できる。すなわち、横軸および縦軸上の“0”点は、図6に示された調整レベル“0”に対応する。この状態から調整信号を段階的に変化させることによって、データ書込電流Ip,±Iwが増加・減少する方向に内部電圧Vbb,Vpp,Vbb♯,Vpp♯の設定を変化させれば、結果として、データ書込磁界H(EA),H(HA)の設定を段階的に調整することができる。
図20には、標準的なケースでのデータ書込電流の調整が示される。
図20を参照して、まず、図19のステップS110に示したように、磁化容易軸方向のデータ書込磁界H(EA)を固定値EAfxに固定した状態で、磁化困難軸方向のデータ書込磁界H(HA)を変化させる。図20では、一例として、固定値EAfx=“+2”である。
これにより、アステロイド特性線290を跨いで、データ書込が不良(NG)から良好(OK)に変化する境界に対応する2つのテスト点PA1(2,−2)およびPA2(2
,−1)が得られる。
同様に、図19のステップS120に示したように、磁化困難軸方向のデータ書込磁界H(HA)を固定値HAfx(たとえば、HAfx=“+2”)に固定した状態で、磁化容易軸方向のデータ書込磁界H(EA)を変化させる。これにより、アステロイド特性線290を跨いで、データ書込が不良(NG)から良好(OK)に変化する境界に対応する2つのテスト点PA3(−2,2)およびPA4(−1,2)が得られる。
図19のステップS130に示したように、データ書込が正常であったテスト点(すなわち候補点)であるPA2、PA4を平均化して、仮動作点が得られる。図20の例では、PA5(0,0)、PA6(0,1)、PA7(1,0)およびPA8(1,1)が仮動作点として得られる。
さらに、図19のステップS140に示したように、仮動作点PA5〜PA8に磁界マージン(ここでは、H(EA)およびH(HA)とも“+2”)を付加して、動作点PAf(3,2)が得られる。
図19のステップS150に示したように、当該動作点PAfに対応したデータ書込磁界(すなわちデータ書込電流)を発生するための調整信号P0〜P3,PP0〜PP3,P0♯〜P3♯,PP0♯〜PP3♯がプログラム回路へ書込まれる。これにより、実動作時には、プログラムされた調整信号群に基づいてドライバトランジスタの基板電圧が設定されるので、動作点PAfに相当するデータ書込磁界を印加したデータ書込が実行される。
次に、図21には、このようなデータ書込電流調整の効果の1つとして、アステロイド特性線が、設計値に従うアステロイド特性線290から製造ばらつきによって実際のアステロイド特性線290♯にずれてしまった場合におけるデータ書込電流の調整について説明する。
図21を参照して、図20と同様に、固定値EAfx=“+2”およびHAfx=“+2”として図19にのステップS110およびS120を実行する。これにより、アステロイド特性線290♯を跨いで、データ書込が不良(NG)から良好(OK)に変化する境界に対応する2つのテスト点の組、PB1(2,−4)およびPB2(2,−3)の組と、PB3(−5,2)およびPB4(−4,2)の組とが得られる。
さらに、図19のステップS130を実行して、候補点であるPB2、PB4を平均化して、仮動作点が得られる。図20の例では、PB5(−1,−1)およびPB6(−1,0)が仮動作点として得られる。さらに、図19のステップS140を実行して、仮動作点PB5,PB6に磁界マージン(ここでは、H(EA)およびH(HA)とも“+2”)を付加して、動作点PBf(1,1)が得られる。得られた動作点PBfに相当するデータ書込磁界を発生するための調整信号はプログラム回路へ記憶され、実動作時には、プログラムされた調整信号群に基づいてドライバトランジスタの基板電圧が設定される。
このように、アステロイド特性線が設計値からずれた場合でも、データ書込マージンを確保するとともに、過剰な電流供給による消費電力の増大および内部磁気ノイズの発生を避けるように、データ書込電流を適正なレベルへ設定できる。
なお、図20および図21においては、データ書込磁界H(EA)とH(HA)との印加バランスが均衡している場合について説明した。これは、データ書込磁界H(HA)およびH(EA)をそれぞれ発生するためのデータ書込電流を供給するドライバトランジスタが、ある程度設計値どおりに仕上がった場合の調整に相当している。
これに対して、どちらか一方のドライバトランジスタにおいて、トランジスタサイズの製造ばらつき等によって、設計値よりも小さい電流供給力しか有していないようなケースも考えられる。
図22および図23では、このような場合においても、データ書込電流を調整可能であることが示される。
図22においては、データ書込磁界H(EA)を供給するドライバトランジスタの供給能力が相対的に低く仕上がってしまった場合における調整手法が示される。
このような場合には、データ書込磁界の固定値EAfxおよびHAfxは、図20および図21のケースとは異なって、アンバランスな値に設定される。たとえば、固定値EAfx=“+4”に設定され、HAfx=“0”に設定されている。
この状態で、図19に示されたデータ書込電流のチューニングフローが実行されて、アステロイド特性線290を跨いで、データ書込が不良(NG)から良好(OK)に変化する境界に対応する2つのテスト点の組、PC1(4,−4)およびPC2(4,−3)の組と、PC3(0,0)およびPC4(1,0)の組とが得られる。
さらに、候補点であるPC2、PC4を平均化して、仮動作点が得られる。図22の例では、PC5〜PC8が仮動作点として得られる。仮動作点PC5〜PC8に磁界マージンを付加して、動作点PCf(5,0)が得られる。得られた動作点PCfに相当するデータ書込磁界を発生するための調整信号はプログラム回路へ記憶され、実動作時には、プログラムされた調整信号群に基づいてドライバトランジスタの基板電圧が設定される。
一方、図23については、データ書込磁界H(HA)を供給するドライバトランジスタの供給能力が相対的に低く仕上がってしまった場合における調整手法が示される。
このような場合には、データ書込磁界の固定値EAfxおよびHAfxは、図20および図21のケースとは異なって、アンバランスな値に設定される。たとえば、固定値HAfx=“+4”に設定され、EAfx=“0”に設定されている。
この状態で、図19に示されたデータ書込電流のチューニングフローが実行されて、アステロイド特性線290を跨いで、データ書込が不良(NG)から良好(OK)に変化する境界に対応する2つのテスト点の組、PD1(0,0)およびPD2(0,1)の組と、PD3(−4,4)およびPD4(−3,4)の組とが得られる。
さらに、候補点であるPD2、PD4を平均化して、仮動作点が得られる。図23の例では、PD5〜PD8が仮動作点として得られる。仮動作点PD5〜PD8に磁界マージンを付加して、動作点PDf(0,5)が得られる。得られた動作点PDfに相当するデータ書込磁界を発生するための調整信号はプログラム回路へ記憶され、実動作時には、プログラムされた調整信号群に基づいてドライバトランジスタの基板電圧が設定される。
図22および図23に示したように、データ書込磁界H(HA)およびH(EA)をそれぞれ発生させるためのデータ書込電流のドライバトランジスタ間に、製造ばらつき等に起因する相対的な電流供給能力差が生じた場合においても、データ書込マージンを確保するとともに、過剰な電流供給による消費電力の増大および内部磁気ノイズの発生を避けるように、データ書込電流を適正なレベルへ設定できる。
このように、実施の形態3に従う構成においては、ドライバトランジスタの内部電圧を、実施の形態1に従う内部電圧制御回路で制御することにより、テストモード時において適正なデータ書込電流のレベルを精密に調整するとともに、当該テストモードで得られた調整結果を反映して、実動作時のデータ書込電流を設定することが可能となる。
また、実施の形態3においては、ドライバトランジスタの基板電圧をデータ書込電流調整レベルに用いる構成を示したが、基板電圧ではなくドライバトランジスタのソース電圧やゲート印加電圧のレベルを同様に設定することも可能である。
なお、実施の形態3では、ビット線ドライバ250a,250bにCMOS構成のドライバを適用する構成例を示したが、同一導電型のドライバトランジスタ(たとえば、相対的に電流駆動力の大きいN−MOSトランジスタ)のみで構成することも可能である。このような構成においても、ドライバトランジスタへの印加電圧の設定に応じて、データ書込電流のレベルを同様に調整することができる。
[実施の形態4]
実施の形態4では、OUMデバイスにおけるデータ書込電流の調節について説明する。
図24は、本発明の実施の形態4に従うOUMデバイス301の全体構成を説明する回路図である。
図24を参照して、実施の形態4に従うOUMデバイス301は、データ端子304a,304bと、メモリセルアレイ305と、行デコーダ320と、ワード線ドライバ322と、列デコーダ324と、列選択部325とを備える。
メモリセルアレイ305は、複数のOUMセルを有する。これらのOUMセルは、正規メモリセル300(以下、単に「メモリセル300」とも称する)と、ダミーセル列311および312を形成するダミーメモリセル300dに分類される。ダミーセル列311および312に配置されたダミーメモリセル300dは、メモリセル300と同一の特性(形状および構造)を有し、メモリセル300とメモリセル行を共有するように配置される。
メモリセル300およびダミーメモリセル300dによって共有されたメモリセル行にそれぞれ対応して、ワード線WLおよびコレクタ線CLが配置される。メモリセル300によって構成されるメモリセル列にそれぞれ対応してビット線BLが配置され、ダミーセル列311に対してはダミービット線DBL0が配置され、ダミーセル列312に対しては、ダミービット線DBL1が配置される。コレクタ線CLは、接地電圧GNDと接続される。
メモリセル300およびダミーメモリセル300dの各々は、対応するビット線BL(またはダミービット線DBL0,DBL1)およびコレクタ線CLの間に直列に接続された、カルコゲナイド層310およびスイッチングトランジスタ315を有する。
ここで、OUMセルの構成およびデータ記憶原理について説明しておく。
図25は、OUMセルによって構成されたメモリセルアレイの一部を示す平面図である。
図25を参照して、行列状に配列されたワード線WLおよびビット線BLの交点に対応して、カルコゲナイド層310を有するメモリセル300が配置される。
図26は、図25におけるP−Q断面図である。
図26を参照して、スイッチングトランジスタ315は、p型領域330上に形成されたn型領域332と、n型領域332内に形成されたp型領域334とを有する。スイッチングトランジスタ315は、p型領域330、n型領域332およびp型領域334によるpnp型の縦型寄生バイポーラトランジスタで形成される。
n型領域332は、図24および図25に示したワード線WLに相当する。また、カルコゲナイド層310およびスイッチングトランジスタ315の間には、通過電流によって発熱する加熱素子335が設けられる。データ書込時には、スイッチングトランジスタ315がターンオンされるとともに、ビット線BLからカルコゲナイド層310および加熱素子335を通過するデータ書込電流が流される。当該データ書込電流の供給パターン(たとえば供給期間および供給電流量)に応じて、カルコゲナイド層310は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層310は、アモル
ファス状態時および結晶状態時のそれぞれにおいて、異なる電気抵抗を有する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
すなわち、OUMセルは、MTJメモリセルと同様に、記憶データに応じて電気抵抗RmaxおよびRminのいずれかを有することとなる。なお、MTJメモリセルおよびOUMセルのデータ記憶時における電気抵抗はそれぞれ異なるが、本明細書では記憶データのレベルに応じた2種類の電気抵抗を共通にRmaxおよびRminで表現するものとする。
したがって、データ読出時には、スイッチングトランジスタ315をターンオンさせて、相変化に至らないレベルのデータ読出電流をカルコゲナイド層310に通過させることによって、選択メモリセルの電気抵抗に基づいてデータ読出を実行することができる。
すなわち、OUMデバイスにおいても、MRAMデバイスと同様に、データ書込電流のレベルによって、データ書込の正常/不良が左右される。したがって、データ書込マージン確保および消費電力の抑制の観点から、データ書込電流レベルの設定を精密に実行する必要がある。
上述したように、OUMセルからのデータ読出は、記憶データレベルに応じた電気抵抗差の検知によって、代表的には、選択メモリセルの通過電流の検知によって実行される。しかし、一般的に、メモリセルの信頼性等を考慮すればデータ読出時での通過電流は、微小レベルに留まってしまう。
このため、各OUMセルごとに1ビットのデータ記憶を実行するアレイ構成では、データ読出対象に選択された1個のOUMセルの通過電流を所定の基準電流と比較して読出す必要がある。このようなアレイ構成では、ビット当たりの面積を小さくして高集積化が図られる反面、上述したような高精度の電流検知が必要となるので、製造ばらつき等に起因する電流レベルの変動によって、データ読出精度が悪化するおそれがある。
したがって、記憶データの信頼性が強く要求される用途では、相補データを書込まれた2個のOUMセルによって1ビットのデータ記憶を実行するアレイ構成を採用することが望ましい。しかしながら、このようなアレイ構成では、高集積化が妨げられるため、記憶データ容量が優先的に要求される用途では、十分なパフォーマンスを得ることができない。
このようにメモリデバイスのアプリケーションによって重要視される特性は異なるが、用途に応じて異なるアレイ構成を採用すれば、設計の煩雑化や製コストの複雑化を招いてしまい、コストに悪影響を与える。特に、用途の異なる複数の機能ブロックから構成されるシステムLSI(Large Scale Integrated circuit)へMRAMデバイスを組込む場合に、この問題は顕著になってしまう。
実施の形態4に従うOUMデバイス301では、このような問題点をも解決するために、メモリセル300の各々が1ビットのデータを記憶する第1のモードと、組をなす2個のメモリセル300ごとに1ビットのデータを記憶する第2のモードとを有する。当該第1および第2のモードのそれぞれでは、入力アドレスのデコード結果に基づいて、1個のメモリセルおよび組をなす2個のメモリセルがそれぞれアクセス対象に選択されるので、以下においては、それぞれのモードを「1セルデコードモード」および「2セルデコードモード」ともそれぞれ称する。モード制御信号MDSは、OUMデバイス301が、1セルデコードモードおよび2セルデコードモードのいずれによって動作するかを指示するための電気信号である。
また、後の説明で明らかになるように、実施の形態4に従うOUMデバイスにおいても、実施の形態3に従うMRAMデバイスと同様に、データ書込電流レベルの設定を調整するための構成が設けられている。
再び図24を参照して、実施の形態4に従うOUMデバイスにおけるアドレス選択について説明する。
ワード線ドライバ322は、ワード線WLにそれぞれ対応して設けられる。ワード線ドライバ322は、行デコーダ320からの行選択結果に応じて、データ読出およびデータ書込時の各々において、選択行のワード線WLをHレベルへ活性化する。列デコーダ324は、入力アドレスによって示されるコラムアドレスCAと、OUMデバイス301におけるデコードモードを示すモード制御信号MDSとを受ける。
メモリセルアレイ305において、メモリセル300の列は順番に2つずつのペアに分割され、2セルデコード時においては、それぞれのペアにおいて、隣接する、すなわち同一のメモリセル行に属する2個のメモリセルが組を形成して、1ビットのデータ記憶を実行するものとする。図24においては、奇数番目のメモリセル列(以下、「奇数列」と称する)および偶数番目のメモリセル列(以下、「偶数列」と称する)が代表的に1つずつ示されている。以下では、奇数列のビット線をビット線BLと表記し、偶数列のビット線をビット線BL♯と表記するものとする。
列デコーダ324は、モード制御信号MDSおよびコラムアドレスCAに応じて、コラムデコード信号CDS、デコード制御信号SCD0,SCD1,DCDを生成する。
列選択部325は、奇数列に対応して設けられた、列選択部CSG、デコード選択部MSGa,MSGbおよび読出選択ゲートRSGa,RSGbと、偶数列に対応して設けられた、列選択部CSG♯、デコード選択部MSGa♯,MSGb♯および読出選択ゲートRSGa♯,RSGb♯とを含む。
同一のペアを構成するメモリセル列にそれぞれ対応する列選択部CSGおよびCSG♯の出力は、共通のコラムデコード信号CDSによって制御される。したがって、1セルデコードモードおよび2セルデコードモードの各々において、選択メモリセルに対応するペアに属する列選択部CSGおよびCSG♯の出力はHレベルへ活性化され、それ以外の列選択部CSGおよびCSG♯の出力はLレベルへ非活性化される。
1セルデコードモードでは、デコード制御信号SCD0,SCD1は、コラムアドレスCAに応じて、一方がHレベルへ他方がLレベルへ設定される。また、デコード制御信号DCDは、Lレベルに設定される。
これに対して、2セルデコードモード時には、デコード制御信号SCD0,SCD1の各々はLレベルに固定され、デコード制御信号DCDはHレベルに設定される。
奇数列において、デコード選択部MSGaは、対応する列選択部CSGの出力とデコード制御信号SCD0とのAND論理演算結果を出力する。デコード選択部MSGbは、対応する列選択部CSGの出力とデコード制御信号DCDとのAND論理演算結果を出力する。偶数列において、デコード選択部MSGa♯は、対応する列選択部CSG♯の出力とデコード制御信号SCD1とのAND論理演算結果を出力する。デコード選択部MSGb♯は、対応する列選択部CSG♯の出力とデコード制御信号DCDとのAND論理演算結果を出力する。
奇数列において、読出選択ゲートRSGaおよびRSGbは、対応するビット線BLと読出データ線RDL1との間に並列に接続される。読出選択ゲートRSGaおよびRSGbのゲートには、デコード選択部MSGaおよびMSGbの出力がそれぞれ入力される。
これに対して偶数列においては、読出選択ゲートRSGa♯およびRSGb♯は、対応するビット線BL♯と読出データ線RDL1およびRDL2との間にそれぞれ接続される。読出選択ゲートRSGa♯およびRSGb♯のゲートには、デコード選択部MSGa♯およびMSGb♯の出力がそれぞれ入力される。読出選択ゲートRSGa,RSGbおよびRSGa♯,RSGb♯は、N−MOSトランジスタで構成される。
したがって、1セルデコードモードでのデータ読出時には、1つのメモリセル列が選択されて、1つの選択列において読出選択ゲートRSGa(またはRSGa♯)がオンして、選択列のビット線BLまたはBL♯が読出データ線RDL1と接続される。一方、読出データ線RDL2は、いずれのビット線とも接続されない。
これに対して、2セルデコードモードでのデータ読出時には、ペアを構成する2つのメモリセル列(奇数列および偶数列)が選択されて、2つの選択列のそれぞれにおいて、読出選択ゲートRSGbおよびRSGb♯がオンする。この結果、選択列のビット線BLおよびBL♯は、読出データ線RDL1およびRDL2と接続される。
図示しないが、列選択部325において、同様の構成が各メモリセル列に対応して設けられている。
このように、行デコーダ320、列デコーダ324および列選択部325によって、入力アドレスに基づいたメモリセル300へのアクセスが切換えられる。すなわち、1セルデコードモードでは、メモリセル300のうちの入力アドレスに応じた1個の選択メモリセルがアクセス対象に選択され、2セルデコードモードでは、メモリセル300の2個ずつの組のうちの1つが入力アドレスに応じて選択され、当該組を構成する2個の選択メモリセルがアクセス対象に選択される。
次に、データ書込のための構成についてさらに説明する。
各ビット線BLおよびダミービット線DBL0,DBL1の各々に対しては、ビット線ドライバ350が設けられる。ビット線ドライバ350は、ドライバトランジスタ351および352を有する。ドライバトランジスタ351および352は、相対的に電流駆動力の大きいNチャネルMOSトランジスタで構成される。ドライバトランジスタ351は、内部電圧配線410および対応するビット線BLまたはダミービット線DBL0,DBL1の間に接続され、ドライバトランジスタ352は、接地電圧GNDおよび対応するビット線BLまたはダミービット線DBL0,DBL1の間に接続される。
各メモリセル列においてドライバトランジスタ351および352のゲート電圧は、その通過電流量および電流通過タイミングを制御するために、データ書込回路340によって、コラムアドレスCAおよび入力データDINに基づいて制御される。
内部電圧配線410によって伝達される内部電圧Vcsは、上述したように、データ書込電流を駆動するビット線ドライバ350に対して、ソース電圧として印加される。
ソース電圧発生回路400Sは、図4に示された内部電圧制御回路40と同様に構成されて、調整信号P0〜P3に応じた目標レベルへ内部電圧Vcsを制御する。すなわち、
ソース電圧発生回路400Sは、テストモード時にはBIST回路から与えられ、実動作時にはプログラム回路から与えられる調整信号P0〜P3に応じて、内部電圧Vcsを段階的に設定することができる。
このような構成とすることにより、調整信号P0〜P3に応じて、ドライバトランジスタ351,352の電流駆動能力を調整して、データ書込電流のレベルを調整することが可能となる。
図27は、実施の形態4に従うOUMデバイスにおけるデータ書込構成を示す回路図である。図27には、特に、図24に示したデータ書込回路340の構成が示されている。
図27を参照して、データ書込回路340は、奇数列の各々に対応して設けられた伝達ゲート341,342、ラッチ回路344およびドライブ制御回路345と、偶数列の各々に対応して設けられた、伝達ゲート341♯,342♯、インバータ343、ラッチ回路344♯およびドライブ制御回路345♯とを有する。さらに、ダミーセル列のダミービット線DBL0,DBL1に対しては、ドライブ制御回路345dが設けられる。
伝達ゲート341および342は、データ端子304bへの入力データDINを伝達する書込データ線DLとラッチ回路344との間に並列に接続される。伝達ゲート341および342は、N―MOSトランジスタで構成され、それぞれのゲートには、図24で説明したデコード選択部MSGaおよびMSGbの出力がそれぞれ入力される。
インバータ343は、書込データ線DL上の入力データDINを反転して出力する。伝達ゲート341♯は、書込データ線DLおよびラッチ回路344♯の間に接続され、伝達ゲート342♯は、インバータ343の出力ノードおよびラッチ回路344♯の間に接続される。伝達ゲート341♯および342♯は、N―MOSトランジスタで構成され、それぞれのゲートには、図24で説明したデコード選択部MSGa♯およびMSGb♯の出力がそれぞれ入力される。
したがって、1セルデコードモードでは、選択メモリセルに対応する1つの選択列において、伝達ゲート341または341♯がオンして、対応するラッチ回路344または344♯に入力データDINが伝達されて書込データWDとして保持される。
一方、2セルデコードモードでは、選択メモリセルに対応する対をなす2つの選択列のそれぞれにおいて、伝達ゲート342および342♯がオンする。この結果、2つの選択列にそれぞれ対応するラッチ回路344および344♯に入力データDINおよびその反転データがそれぞれ伝達されて、書込データWDとして保持される。
ドライブ制御回路345,345♯の各々は、対応するメモリセル列の選択結果および対応するラッチ回路344,344♯にラッチされた書込データWDに応じて、対応するビット線ドライバ350の動作を制御する書込制御信号WTA,WTBを生成する。
ドライブ制御回路345,345♯の各々は、データ書込時以外(制御信号WE=Lレベル)、または、データ書込時であっても対応するメモリセル列が非選択列である場合には、非ライト動作を実行するために、書込制御信号WTA,WTBの各々をLレベルに設定する。したがって、非ライト動作時には、対応するビット線BL(BL♯)は、フローティング状態に設定される。
これに対して、データ書込時(WE=Hレベル)であり、かつ、対応するメモリセル列が選択された場合には、各ドライブ制御回路345,345♯は、対応するラッチ回路3
44,344♯にラッチされた書込データWDに応じて、書込制御信号WTA,WTBを設定する。
具体的には、書込制御信号WTA,WTBによって、対応するドライバトランジスタ351,352のオン・オフが制御される。カルコゲナイド層310を結晶状態およびアモルファス状態のうちの書込データWDに応じたいずれか一方に相変化させるようなパターン(たとえば供給期間および供給電流量)を有するデータ書込電流がビット線BL,BL♯に流れるように、ドライバトランジスタ351,352のオン・オフは制御される。
同様の構成は、各奇数列および各偶数列に対応して設けられる。なお、ビット線ドライバ350の駆動電圧を、接地電圧GNDおよび電源電圧Vcc以外の独立した電圧とすることも可能である。
この結果、実施の形態4に従うOUMデバイスでは、1セルデコードモードでのデータ書込時には、1個の選択メモリセルに対して入力データDINが書込まれ、2セルデコードモードのデータ書込時には、組をなす2個の選択メモリセルの一方(奇数列)に入力データDINが書込まれ、他方のメモリセルに入力データDINの反転データ(相補データ)が書込まれる。このようにして、電気信号であるモード制御信号MDSに応答して、データ読出およびデータ書込動作を、1セルデコードモードおよび2セルデコードモードに対応させて切換えることが可能である。
また、既に説明したように、データ書込マージンが確保可能な範囲でデータ書込電流を適正レベルに調整して、低消費電力化を図ることができる。
なお、実施の形態4に従うOUMデバイス301では、ビット線ドライバ350のソース電圧の設定を調整することによってデータ書込電流を調整する構成を示したが、ドライバトランジスタ351,352の基板電圧やゲート印加電圧の設定を調整することによって、データ書込電流を調整する構成とすることも可能である。
再び図24を参照して、OUMデバイスのデータ読出構成について説明する。
OUMデバイス301は、さらに、読出データ線RDL1,RDL2と、参照データ線DLr0,DLr1と、ダミー選択ゲートDSG0,DSG1と、電流供給トランジスタ346〜349と、データ読出回路360とを備える。
電流供給トランジスタ346および347は、たとえばN−MOSトランジスタで構成され、読出データ線RDL1およびRDL2と電源電圧Vcc♯との間にそれぞれ接続される。電流供給トランジスタ346および347は、たとえばN−MOSトランジスタで構成され、参照データ線DLr0およびDLr1と電源電圧Vcc♯との間にそれぞれ接続される。電流供給トランジスタ346〜349の各々は、同等の電流供給能力を有し、各ゲートはたとえば電源電圧Vcc♯と接続される。これにより読出データ線RDL1,RDL2および参照データ線DLr0,DLr1の各々は、電源電圧Vcc♯によってプルアップされる。なお、電流供給トランジスタ346〜349のゲートにデータ読出動作時に活性化される信号を入力して、データ読出動作時においてのみ読出データ線および参照データ線を電源電圧Vcc♯でプルアップする構成としてもよい。
ダミー選択ゲートDSG0は、ダミービット線DBL0と参照データ線DLr0との間に接続されて、ダミー制御信号DSL0の活性化(Hレベル)に応答してオンする。ダミー選択ゲートDSG1は、ダミービット線DBL1と参照データ線DLr1との間に接続されて、ダミー制御信号DSL1に応答してオン・オフする。ダミー選択ゲートDSG0
,DSG1は、たとえばNチャネルMOSトランジスタで構成される。ダミー制御信号DSL0およびDSL1の各々は、1セルデコードモードにおいてHレベルに設定され、2セルデコードモードにおいてLレベルに設定される。
なお、読出選択ゲートRSGa,RSGb,RSGa♯,RSGb♯およびダミー選択ゲートDSG0,DSG1の各々は、データ読出時以外では、デコードモードおよび列選択結果にかかわらず、強制的にターンオフされるものとする。
データ読出回路360は、スイッチ361,362と、センスアンプ364〜366と、ラッチ回路368とを有する。スイッチ361は、読出データ線RDL2および参照データ線DLr1の一方を選択的にノードNR1と接続する。スイッチ362は、読出データ線RDL2および参照データ線DLr0の一方を選択的にノードNR3と接続する。ノードNR2は、読出データ線RDL1と接続されている。
センスアンプ364は、ノードNR2に対するノードNR1の電圧差(または電流差)を増幅し、センスアンプ365は、ノードNR2に対するノードNR3の電圧差(または電流差)をセンスアンプ364とは逆の極性で増幅する。センスアンプ366は、センスアンプ364および365の出力差をさらに増幅する。ラッチ回路368は、センスアンプ364〜366の増幅動作の所要時間を考慮して、センスアンプ366からの出力が所定レベル以上の振幅に達したときのタイミングで、センスアンプ366の出力をラッチする。
次に、それぞれのデコードモードでのデータ読出について詳細に説明する。
データ読出動作時には、ロウアドレスRAに応答して、選択行のワード線WLがHレベルに活性化され、対応するメモリセル300およびダミーメモリセル300dにおいて、スイッチングトランジスタ315がターンオンする。これにより、各ビット線BL,BL♯およびダミービット線DBL0,DBL1は、対応するカルコゲナイド層310を介してコレクタ線CL(接地電圧GND)へプルダウンされる。
既に説明したように、1セルデコードモードでは、列選択部325は、選択列のビット線BL(またはBL♯)を読出データ線RDL1と接続し、読出データ線RDL2をいずれのビット線とも非接続とする。したがって、読出データ線RDL1には、選択メモリセルの電気抵抗RaxまたはRmin(すなわち記憶データ)に応じた電流および電圧が発生する。
一方、ダミー選択ゲートDSG0およびDSG1の各々がターンオンするので、参照データ線DLr0には電気抵抗Rmaxに対応した電流および電圧が発生し、参照データ線DLr1には、電気抵抗Rminに応じた電流および電圧が発生する。
スイッチ361および362は、1セルデコードモードでは、参照データ線DLr1およびDLr0をノードNR1およびNR3とそれぞれ接続する。この結果、センスアンプ364は、選択メモリセルおよびダミーメモリセルDMC(電気抵抗Rmin)のそれぞれへのアクセス結果を比較し、センスアンプ365は、選択メモリセルおよびダミーメモリセルDMC(電気抵抗Rmax)のそれぞれへのアクセス結果を比較することになる。この結果、センスアンプ364および365のうちの一方の出力がほとんど振幅しないのに対して、他方の出力は、選択メモリセルの記憶データに応じて異なった極性で振幅する。したがってセンスアンプ364および365の出力を、センスアンプ366によってさらに増幅することにより、選択メモリセルから記憶データを読出すことが可能である。
2セルデコードモードにおいて、行選択は、1セルデコードモードと同様に実行される。すなわち、各ビット線BL,BL♯およびダミービット線DBL0,DBL1は、対応するカルコゲナイド層310を介してコレクタ線CL(接地電圧GND)にプルダウンされている。
既に説明したように、2セルデコードモードでは、列選択部325は、選択列のビット線BLおよびBL♯を読出データ線RDL1およびRDL2とそれぞれ接続する。したがって、読出データ線RDL1およびRDL2には、2個の選択メモリセルの一方ずつの電気抵抗(すなわち記憶データ)に応じた電流および電圧が発生する。一方、ダミー選択ゲートDSG0およびDSG1の各々がターンオフする。
スイッチ361および362は、2セルデコードモードでは、読出データ線RDL2をノードNR1およびNR3とそれぞれ接続する。この結果、センスアンプ364および365は、相補のデータがそれぞれ書込まれている2個の選択メモリセルのそれぞれへのアクセス結果を、互いに逆の極性で比較することになる。この結果、センスアンプ364および365の出力は、選択メモリセルの記憶データに応じて、それぞれ異なった極性で振幅する。したがって、センスアンプ364および365の出力を、センスアンプ366によってさらに増幅することにより、選択メモリセルの電気抵抗がRmaxおよびRminのいずれにより近いかを検知できる。この結果、選択メモリセルの記憶データを読出すことができる。
データ読出回路360の後段には、図18に示したMRAMデバイスの構成と同様に、スイッチ回路270およびデータ比較回路280が配置される。スイッチ回路270およびデータ比較回路280の動作は、図18で説明したのと同様であるので、詳細な説明は繰り返さない。
これにより、実施の形態4に従うOUMデバイスにおいても、実施の形態3に従うMRAMデバイスと同様に、メモリセルアレイ305内の少なくとも一部のメモリセルに対して、調整信号P0〜P3に応じて調整可能なデータ書込電流によって所定レベルのデータをテスト書込し、その後、当該テスト書込対象となったMTJメモリセルMCからのデータ読出を実行して、その際のデータ比較回路280の出力に基づいて評価することによって、データ書込電流量が適正であるか否かを評価することができる。
実施の形態4に従う構成においては、モード制御信号MDSのレベルに応じて、データ読出およびデータ書込におけるメモリセルへのアクセスを、1セルデコードモードおよび2セルデコードモードで切換えることができる。すなわち、共通のアレイ構成において、電気信号のレベルに応じて、1ビットの記憶に要するメモリセルの個数を切換えることができる。
さらに、アドレスとモード制御信号とを適切に対応付けることにより、同一メモリセルアレイ内において、1セルデコードモードでの動作領域と、2セルデコードモードでの動作領域とを設けることも可能である。この結果、本発明の実施の形態4に従う不揮発性記憶装置は、アレイ構成を変更することなく、データ容量が優先されるアプリケーションおよびデータ信頼性が優先されるアプリケーションの両方に柔軟に対応することができる。
特に、これら動作領域の境界についても、アドレスおよびモード制御信号の設定によって、アレイ構成を変更することなくソフト的に設定を切換えることができる。これにより、実施の形態4に従うOUMデバイスは、そのアプリケーションに応じて、データ容量が要求される場合には、1セルデコードモードでの動作領域を増やし、データ信頼性が要求される場合には、2セルデコードモードでの動作領域を増やすというような柔軟な動作を
も実現することができる。
さらに、ダミーメモリセル300dを正規のメモリセル300と同様の特性(構成および形状)とすることによって、ダミーメモリセルを作製するための特別の設計や製造工程が不要となり、連続的に作成されたOUMセルの一部を用いて、ダミーメモリセルを構成できる。したがって、製造工程の複雑化によるチップ面積の増大およびメモリセルアレイの加工マージンの低下等といった問題を招くことなく、ダミーメモリセルを製造することができる。特に、メモリセルアレイ305内での構造の連続性を確保できるので、メモリセルおよびダミーメモリセルの特性の安定化にも寄与できる。
また、データ読出精度が相対的に劣る1セルデコードモードにおいても、HレベルおよびLレベルをそれぞれ記憶するメモリセルMCとそれぞれ同様の特性を有するダミーメモリセル群を参照してデータ読出を実行できるので、データ読出精度を向上できる。
なお、MTJメモリセルとOUMセルとは、選択メモリセルの電気抵抗(あるいは通過電流)に応じてデータ読出が実行される点で共通するので、実施の形態4に示す構成をMTJメモリセルで構成されたメモリセルアレイへ適用することも可能である。この場合には、データ読出構成については、図24に示したのと同様の構成を用いることができるが、データ書込構成については、図17および図18に示された、ライトディジット線ドライブ回路およびビット線ドライバを適用する必要がある。
[実施の形態5]
実施の形態5以降では、実施の形態3で説明した、MRAMデバイスにおけるデータ書込電流レベルの調整について、種々のケースに対応した手法について説明していく。
図28および29は、実施の形態5におけるデータ書込電流の調整を説明する概念図である。
図28(a)には、図16と同様に設計時の理想的なデータ書込特性が示される。図28(a)において、横軸は磁化容易軸方向の磁界H(EA)の方向および大きさを示し、縦軸は磁化困難軸方向に沿った磁界H(HA)の方向および大きさを示している。これまで説明したように、磁界H(EA)の方向および大きさは、選択されたビット線BLを流れるビット線電流IBLの方向および大きさで決まり、磁界H(HA)の方向および大きさは、選択されたライトディジット線WDLを流れるディジット線電流IDLの方向および大きさで決まる。したがって、以降では、データ書込特性を示す図における縦軸および横軸を、それぞれビット線電流IBLおよびディジット線電流IDLで示すこととする。
既に説明したように、ライトディジット線WDL上のデータ書込電流Ipは一定方向であるので、データ書込動作は、IDL>0の領域のみで実行されるものとする。一方、ビット線電流IBLは、書込データがHレベルおよびLレベルのいずれであるかによってその方向が異なる。したがって、Hレベルデータ書込時にIBL>0(すなわちIBL=+Iw)に設定され、Lレベルデータの書込時にIBL<0(すなわちIBL=−Iw)に設定されるものとする。
図28(a)に示した理想的な状態では、Lレベルデータ書込時におけるアステロイド特性線390♯と、Hレベルデータ書込時におけるアステロイド特性線391♯とは、IDL軸(縦軸)に対して対称である。このため、Lレベルデータ書込時の動作点400♯とHレベルデータ書込時の動作点401♯もIDL軸(縦軸)に関して対称とできる。この結果、Hレベルデータ書込時およびLレベルデータ書込時のそれぞれにおけるビット線電流IBLは、互いに反対方向であり、かつ、大きさ(絶対値)が互いに等しくなる。
図28(b)に示されるように、実施の形態5においては、製造時のばらつき等によって、作製されたMTJメモリセルに対するHレベルデータ書込およびLレベルデータ書込時の実際のアステロイド特性線390および391が、IDL軸(縦軸)に関して、非対称となってしまったケースを想定して、このようなケースに対応するためのデータ書込電流の調整を説明する。
すなわち、実施の形態5では、書込データに応じて適正なビット線電流IBLの大きさが異なるようなデータ書込特性の非対称性を想定している。これに対応して、実際のアステロイド特性線390および391に合わせて、図28(a)に示した設計時の動作点400♯および401♯を、調整された動作点400および401にずらす必要が生じる。すなわち、実施の形態5においては、データ書込に必要なビット線電流IBLの絶対値が、書込データがHレベルおよびLレベルのいずれであるかによって異なっており、これに対応したデータ書込電流の調整が要求される。
もし、ビット線電流IBLの大きさが電流方向ごとに調整できない場合には、相対的に大きなビット線電流が必要な条件(図28ではLレベル書込時)に合わせて、両方のレベルでのデータ書込を行なう必要がある。しかし、この場合には、相対的に小さなビット線電流が必要な条件(図28ではHレベル書込時)では、過剰なビット線電流が流れることになる。これにより、非選択メモリセルへの磁気ノイズが増加するので、データ書込動作の安定性が低下する。
図29には、図28の現象がより詳細に示される。
図29(a)には、IBL<0の範囲、すなわちLレベルデータ書込時における、設計時のアステロイド特性線390♯(図28(a))および実際のアステロイド特性線390(図28(b))が示されている。このようにアステロイド特性線が設計時からずれることにより、Lレベルデータ書込時の実際の動作点400は、設計時の動作点400♯とは異なるように調整される。すなわち、データ書込電流−Iwに相当するビット線電流が、設計値IB0♯からIB0へ調整される。
同様に、図29(b)には、IBL>0の範囲、すなわちHレベルデータ書込時における、設計時のアステロイド特性線391♯(図28(a))および実際のアステロイド特性線391(図28(b))が示されている。アステロイド特性線が設計時からずれるので、Hレベルデータ書込時の実際の動作点401は、設計時の動作点401♯とは異なるように調整される。すなわち、データ書込電流+Iwに相当するビット線電流が、設計値IB1♯からIB1へ調整される。
図28および図29に示した例では、Lレベルデータ書込時のビット線電流を設計値IB0♯よりも大きく調整し(|IB0|>|IB0♯|)、Hレベルデータ書込時のビット線電流を設計値IB1♯よりも小さく調整(|IB1|<|IB1♯|)する必要がある。すなわち、実施の形態5では、データ書込電流Ipに相当するディジット線線電流IDLが設計値IDL♯に固定される一方で、ビット線電流IBLの大きさ(絶対値)がLレベルデータおよびHレベルデータの書込時でそれぞれ異なるように調整を行なう。
次に、図29に示したような動作点の調整が可能なMRAMデバイスの構成について説明する。
図30は、実施の形態5に従うMRAMデバイスの構成を示すブロック図である。
図30を参照して、実施の形態5に従うMRAMデバイスは、図14および図18で説明した実施の形態3に従うMRAMデバイスと同様に、複数のメモリセルMCが配列されたメモリセルアレイ210と、メモリセルMCの各行に対応して設けられたライトディジット線WDLおよびリードワード線RWLと、メモリセルMCの各列に対応して設けられたビット線BLと、ビット線BLごとに設けられたビット線ドライバ250a,250bと、ライトディジット線ドライブ回路220とを備える。
さらに、図示しないが、実施の形態5に従うMRAMデバイスにおいても、実施の形態3に従うMRAMデバイスと同様に、図14に示した行デコーダ215R,215Wと、図18に示したデータ書込回路251およびデータ読出構成とが示されているものとする。MRAMデバイスのこれらの要素については、実施の形態3で説明したのと同様であるので詳細な説明は繰返さない。
ライトデジタル線ドライブ回路220は、各ライトディジット線WDLごとに設けられたドライブユニット220uを有する。各ドライブユニット220uは、図14に示されたドライバトランジスタ222に相当し、電源電圧Vccの供給を受ける。選択行のドライブユニット220uは、各行ごとに生成された行デコーダ215Wからのロウデコード信号/Rdwに応答して、対応のライトディジット線WDLの一端側を電源電圧Vccで駆動する。これにより、選択行のライトディジット線WDLにデータ書込電流Ipに相当する電流IDLが流される。
実施の形態5に従うMRAMデバイスは、さらに、電圧制御回路440と、内部電圧配線441R,441Lとをさらに備える。電圧制御回路440は、独立の内部電圧VLおよびVRを、内部電圧配線441Lおよび441Rにそれぞれ生成するVL発生回路440LおよびVR発生回路440Rを含む。
VL発生回路440Lの構成は、実施の形態1で説明した(2)式中の目標電圧Vtrgを適正に設定することにより、図4に示した内部電圧制御回路40と同様とすることができる。すなわち、VL発生回路440Lが生成する内部電圧VLは、調整信号PVL0〜PVL3に応じて段階的に設定可能である。同様に、VR発生回路440Rの構成についても、(2)式で説明した目標電圧Vtrgを適正に設定することにより、図4に示した内部電圧制御回路40と同様とすることができる。すなわち、VR発生回路440Rが生成する内部電圧VRは、調整信号PVR0〜PVR3に応じて段階的に設定可能である。このように、内部電圧VRおよびVLは、電圧制御回路440によって、互いに独立に制御される。調整信号PVL0〜PVL3およびPVR0〜PVR3は、先に説明した調整信号P0〜P3と同様に、テストモード時にはBIST回路から与えられ、実動作時にはプログラム回路から与えられる構成とすることができる。
内部電圧配線441Lは、各ビット線ドライバ250a中のドライバトランジスタ(P−MOSトランジスタ)252のソースと接続される。同様に、内部電圧配線441Rは、各ビット線ドライバ250b中のドライバトランジスタ(P−MOSトランジスタ)256のソースと接続される。このように、VL発生回路440Lの調整信号PVL0〜PVL3と、VR発生回路440Rの調整信号PVR0〜PVR3とが独立に設けられているので、各ドライバトランジスタ252に印加されるソース電圧および各ドライバトランジスタ256に印加されるソース電圧を独立に設定することができる。
Hレベルデータ書込時には、ドライバトランジスタ252および258によって、ビット線BL上を、データ書込電流+Iwに相当するビット線電流IB1が流れる。すなわち、ビット線電流IB1のレベルは、各ドライバトランジスタ252のソース電圧によって変化する。反対に、Lレベルデータ書込時には、ドライバトランジスタ256および25
4によって、ビット線BL上を、データ書込電流−Iwに相当するビット線電流IB0が流れる。すなわち、ビット線電流IB0のレベルは、各ドライバトランジスタ256のソース電圧によって変化する。したがって、上記の構成とすることにより、Hレベルデータ書込時のビット線電流IB1と、Lレベルデータ書込時のビット線電流IB0との大きさが異なるように調整することができる。
実施の形態5に従うMRAMデバイスにおいては、テストモード時に、メモリセルアレイ210中のメモリセルMCの全部または一部に対して、調整信号PVL0〜PVL3,PVR0〜PVR3をBIST回路によって段階的に変化させてデータ書込試験を実行することにより、図28および29に示した、調整された動作点400および401に対応するビット線電流IB0およびIB1を流すための内部電圧VRおよびVLを求めることができる。さらに、テストモードで求められた内部電圧VLおよびVRを実現するための調整信号PVL0〜PVL3,PVR0〜PVR3をプログラム回路に記憶させて、実動作時にはプログラム回路に記憶された調整信号PVL0〜PVL3,PVR0〜PVR3を用いて内部電圧VR,VLを生成する。これにより、調整された動作点400および401に対応するビット線電流IB0およびIB1によって、LレベルおよびHレベルのデータ書込を行なうことが可能となる。
すなわち、電圧制御回路440は、双方向のビット線電流をそれぞれ駆動するドライバトランジスタ252および256によって流される電流量を独立に調整可能な「第1の電流調整部」として機能する。
以上説明したように、実施の形態5に従うMRAMデバイスでは、実際に作製されたMTJメモリセルに、図28に示したようなデータ書込特性の非対称性が生じても、ビット線電流を書込データに応じて適正に調整してデータ書込を安定的に行なうことができる。
[実施の形態6]
実施の形態5においては、図28に示したデータ書込特性の非対称性に対して、ディジット線電流IDLを固定した上で、ビット線電流IBLの調整のみでデータ書込時の動作点を調整した。実施の形態6においては、ビット線電流IBLおよびディジット線電流IDLの両方を調整する構成を説明する。
図31は、実施の形態6に従うデータ書込電流の調整を説明する概念図である。
図31(a)を、図29(a)と比較して、実施の形態6においては、Lレベルデータ書込時の動作点400は、ビット線電流IBLおよびディジット線電流IDLの両方を調整して定められる。データ書込電流−Iwに相当するビット線電流は、設計値IB0♯からIB0へ調整され、データ書込電流Ipに相当するディジット線電流は、設計値IDL♯からID0へ調整される。
同様に、図31(b)を図29(b)と比較して、Hレベルデータ書込時の動作点401は、ビット線電流IBLおよびディジット線電流IDLの両方を調整して定められる。データ書込電流+Iwに相当するビット線電流は、設計値IB1♯からIB1へ調整され、データ書込電流Ipに相当するディジット線電流は、設計値IDL♯からID1へ調整される。
図32は、実施の形態6に従うMRAMデバイスの構成を示すブロック図である。
図32を参照して、実施の形態6に従うMRAMデバイスは、図30に示した実施の形態5に従うMRAMデバイスと比較して、電圧制御回路500および内部電圧配線501
をさらに備える。さらに、ライトディジット線ドライブ回路220中の各ドライブユニット220uは、内部電圧配線501上の内部電圧VDLによって駆動される。すなわち、実施の形態6に従うMRAMデバイスにおいては、ドライブユニット220uを構成するドライバトランジスタ222(図示せず)であるP−MOSトランジスタのソースは、内部電圧配線501と接続されている。
その他の部分の構成については、実施の形態5に従うMRAMデバイスと同様なので詳細な説明は繰返さない。
電圧制御回路500は、独立の内部電圧VD0およびVD1をそれぞれ生成するVD0発生回路550およびVD1発生回路551と、セレクタ555とを有する。
VD0発生回路550およびVD1発生回路551の構成は、図30で説明したVL発生回路440LおよびVR発生回路440Rと同様に、図4に示した内部電圧制御回路40と同様とすることができる。したがって、VD0発生回路550が生成する内部電圧VD0は、調整信号PVD♯0〜PVD♯3に応じて段階的に設定可能であり、VD1発生回路551が生成する内部電圧VD0は、調整信号PVD0〜PVD3に応じて段階的に設定可能である。このように、内部電圧VD0およびVD1は、電圧制御回路550によって、互いに独立に制御される。調整信号PVD♯0〜PVD♯3およびPVD0〜PVD3は、先に説明した調整信号P0〜P3と同様に、テストモード時にはBIST回路から与えられ、実動作時にはプログラム回路から与えられる構成とすることができる。
セレクタ555は、書込データDINのレベルに応じて、VD0発生回路550からの内部電圧VD0およびVD1発生回路551からの内部電圧VD1のいずれか一方を、内部電圧VDLとして内部電圧配線501へ供給する。すなわち、セレクタ555は、ドライブユニット220uを構成するP−MOSトランジスタのソースに対して、書込データDINがLレベルのときには内部電圧VD0を印加し、書込データDINがHレベルのときは内部電圧VD1を印加する。
したがって、書込データDINがLレベルのときには、内部電圧VD0をソース電圧として印加されたP−MOSトランジスタによって、ディジット線電流IDL(ID0)が選択行のライトディジット線WDLへ供給される。また、書込データDINがHレベルのときには、ソース電圧として内部電圧VD1を印加されたP−MOSトランジスタによって、ディジット線電流IDL(ID1)が選択行のライトディジット線WDLへ供給される。
すなわち、電圧制御回路500は、所定方向のディジット線電流を駆動するドライバトランジスタ222によって流される電流量を調整する「第2の電流調整部」として機能する。
実施の形態6に従うMRAMデバイスにおいては、テストモード時におけるデータ書込試験において、実施の形態5で説明したビット線電流調整のための調整信号PVL0〜PVL3,PVR0〜PVR3に加えて、ディジット線電流調整のための調整信号PVD♯0〜PVV♯3,PVD0〜PVV3についても、BIST回路によって段階的に変化させる。これにより、調整された動作点400および401に対応するディジット線電流ID0およびID1を流すための内部電圧VD0およびVD1についても求めることができる。テストモードで求められた調整信号PVL0〜PVL3,PVR0〜PVR3およびPVD♯0〜PVV♯3,PVD0〜PVV3は、プログラム回路に記憶される。
実動作時には、プログラム回路に記憶されたこれらの調整信号を用いて内部電圧VR,
VL,VD0,VD1を生成することにより、調整された動作点400および401に対応する、ビット線電流IB0,IB1およびディジット線電流ID0,ID1によって、LレベルおよびHレベルのデータ書込を行なうことが可能となる。
このように、実施の形態6に従うMRAMデバイスにおいては、実施の形態5に従うMRAMデバイスと同様に、実際に作製されたMTJメモリセルに生じたデータ書込特性の非対称性に対処して、データ書込マージンを向上することができる。特に、ビット線電流IBLおよびディジット線電流IDLの両方を調整することにより、データ書込時での実際の動作点に関する調整の自由度が向上する。
[実施の形態6の変形例]
実施の形態6の変形例では、異なるレベルのディジット線電流IDLを供給するために、図32に示した電圧制御回路500に代えて配置可能である、効率的な構成の電流制御回路510の構成について説明する。すなわち、電流制御回路510は、ディジット線電流の供給について、電圧制御回路500と同様の機能を有する。
図33は、実施の形態6の変形例に従うディジット線電流調整用の電流制御回路510の構成を示す回路図である。
図33を参照して、電流制御回路510は、電源電圧Vccおよび内部電圧配線501の間に直列に接続されたP−MOSトランジスタ512,514と、電源電圧Vccおよび内部電圧配線501の間にトランジスタ512,514と並列に接続されたP−MOSトランジスタ516とを有する。
トランジスタ512のゲートには反転された書込データ/DINが入力され、トランジスタ514および516のゲートには、基準電圧発生回路560によって生成された基準電圧VrefxおよびVrefyがそれぞれ入力される。すなわち、トランジスタ512は、反転された書込データ/DINに応じてオン・オフ制御されるスイッチ素子として動作し、トランジスタ514および516は、基準電圧VrefxおよびVrefyにそれぞれ応じた電流を供給する電流供給部として動作する。
実施の形態6の変形例に従うMRAMデバイスでは、図32における電圧制御回路500が図33に示す電流制御回路510に置換される点を除けば、その他の部分の構成は実施の形態6に従うMRAMデバイスと同様である。すなわち、ドライブユニット220uを構成するドライバトランジスタ222(P‐MOSトランジスタ)のソースは内部電圧配線501と接続され、選択行のライトディジット線WDLには、電流制御回路510から内部電圧配線501を介して供給されたディジット線電流IDLがドライバトランジスタ222によって流される。
基準電圧発生回路560は、基準電圧Vrefxを生成するための分圧回路562およびセレクタ回路565と、基準電圧Vrefyを生成するための分圧回路572およびセレクタ回路575とを有する。分圧回路562,572の各々は、図4および図5で説明し分圧回路46と同様に構成される。またセレクタ回路565および575は、図4に示したセレクタ回路50と同様に配置される。
したがって、基準電圧Vrefxは、調整信号PVX0〜PVX3に応じて段階的に調整可能である。図4で説明したのと同様に、調整信号PVX0〜PVX3は、BIST回路30およびプログラム回路31の双方から入力可能である。セレクタ回路565は、BIST回路30からの切換信号CHPに応答して、テストモード時にはBIST回路30からの調整信号PVX0〜PVX3を分圧回路562に与え、テストモード時以外の実動
作時には、プログラム回路31からの調整信号PVX0〜PVX3を分圧回路562へ与える。
同様に、基準電圧Vrefyは、調整信号PVY0〜PVY3に応じて段階的に調整可能である。調整信号PVY0〜PVY3は、調整信号PVX0〜PVX3と同様に、BIST回路30およびプログラム回路31の双方から入力可能である。セレクタ回路565は、切換信号CHPに応答して、テストモード時にはBIST回路30からの調整信号PVY0〜PVY3を分圧回路562に与え、テストモード時以外の実動作時には、プログラム回路31からの調整信号PVY0〜PVY3を分圧回路562へ与える。
電流制御回路510においては、トランジスタ516は、書込データのレベルにかかわらず基準電圧Vrefyに応じた電流を内部電圧配線501に供給する。一方で、トランジスタ514による内部電圧配線501への電流供給は、スイッチとして作用するトランジスタ512によって、書込データDINのレベルに応じて実行あるいは停止される。
図33に示した構成は、図31(a)および(b)に示されたようなID0>ID1の場合、すなわちLレベルデータ書込時にディジット線電流が大きくなるように調整する場合に対応している。したがって、Lレベルデータ書込時には、トランジスタ512がオンすることにより、トランジスタ514,516の供給電流の和が、内部電圧配線501およびドライバトランジスタ222を介して、選択行のライトディジット線WDLへ供給される。一方、Hレベルデータ書込時には、トランジスタ512がオフすることにより、トランジスタ516の供給電流のみが、内部電圧配線501およびドライバトランジスタ222を介して、選択行のライトディジット線WDLへ供給される。
したがって、基準電圧Vrefyは、トランジスタ516が小さい方のディジット線電流ID1を供給するためのゲート電圧に相当するように設定される。一方、基準電圧Vrefxは、HレベルおよびLレベルデータ書込時のディジット線電流の差、すなわち|ID0−ID1|をトランジスタ514が供給するためのゲート電圧に相当するように設定される。
すなわち、電流制御回路510では、書込データのレベルごとに設定されるディジット線IDLの一方と、大きい方および小さい方の差電流とが調整信号PVX0〜PVX3,PVY0〜PVY3によって調整される。もし、データ書込特性、すなわちアステロイド特性線にずれが発生せず、HレベルおよびLレベルデータ書込時においてディジット線IDLに差が生じない場合には、トランジスタ514がターンオフするように、基準電圧Vrefxのレベルは定められる。
このような構成とすることにより、書込データDINのレベルによってスイッチングされる電流は小さくなるので、スイッチ素子(トランジスタ512)のインピーダンスに起因するディジット線電流IDLの設定誤差を減少して、データ書込をさらに安定化することができる。
言い換えれば、図33に示す構成のように差電流を調整するのではなく、ディジット線電流ID0およびID1をそれぞれ調整する構成とし、並列に設けられたディジット線電流ID0およびID1の供給経路のそれぞれに、書込データDINに応じて相補的にオン・オフするスイッチ素子を設ける構成とすることもできる。しかし、このような構成では、これらのスイッチ素子を通過する電流量が大きいため、スイッチ素子のインピーダンスによって、ディジット線電流IDLに設定誤差が生じるおそれがある。
なお、図33に示した電流制御回路において、スイッチングされないトランジスタ51
6によって大きいほうのディジット線電流(ID0)を供給し、かつ、スイッチ素子となるトランジスタ512のオン時にトランジスタ514および516の供給電流の差が内部電圧配線501に供給されるように構成することも可能である。この場合には、トランジスタ516から内部電圧配線501への電流経路から、トランジスタ512のオンに応答して、トランジスタ514の供給電流が引き抜かれるかれるように、トランジスタ512,514を配置する必要がある。
図33に示したような差電流を調整する電流制御回路は、ビット線電流の調整にも適用することができる。
図34は、実施の形態6の変形例に従うビット線電流調整用の電流制御回路445の構成を示す回路図である。電流制御回路445は、図30および図32に示されたMRAMデバイスにおいて、電圧制御回路440に代えて適用可能である。さらに、内部電圧配線441Lおよび441Rは互いに接続されて、電流制御回路445からビット線電流IBLの供給を受ける。
図34を参照して、電流制御回路445は、電源電圧Vccおよび内部電圧配線441の間に直列に接続されたP−MOSトランジスタ442,444と、電源電圧Vccおよび内部電圧配線441の間にトランジスタ442および444と並列に接続されたP−MOSトランジスタ446とを有する。トランジスタ442のゲートには、反転された書込データ/DINが入力される。トランジスタ444および446のゲートには、基準電圧Vrefx♯およびVrefy♯が入力される。基準電圧Vrefx♯およびVrefy♯は、図33における基準電圧VrefxおよびVrefyと同様に生成される。
電流制御回路445においては、書込データがHレベルのときには、トランジスタ446のみによってビット線電流IBLが供給され、書込データがLレベルのときには、トランジスタ444および446の供給電流の和によってビット線電流IBLが供給される。
したがって、基準電圧Vrefy♯は、小さい方のビット線電流IB1(図29(b))をトランジスタ446が供給するためのゲート電圧に相当するように調整される。一方、基準電圧Vrefx♯は、HレベルおよびLレベルデータ書込時のビット線電流の差、すなわち|IB0−IB1|をトランジスタ444が供給するためのゲート電圧に相当するように調整される。
これにより、図33で示した電流制御回路510と同様に構成された電流制御回路445によって、データ書込時のビット線電流IBLを、書込データに応じて異なるレベルに調整することが可能となる。すなわち、電流制御回路440は、ビット線電流の供給について、電圧制御回路400と同様の機能を有する。これにより、図33で説明したように、データ書込時におけるビット線電流IBLの設定精度を向上させて、データ書込をさらに安定化することができる。
なお、図34に示した電流制御回路において、スイッチングされないトランジスタ446によって大きいほうのビット線電流(IB0)を供給し、かつ、スイッチ素子となるトランジスタ442のオン時にトランジスタ444および446の供給電流の差が内部電圧配線501に供給されるように構成することも可能である。この場合には、トランジスタ446から内部電圧配線441R,441Lへの電流経路から、トランジスタ442のオンに応答して、トランジスタ444の供給電流が引き抜かれるかれるように、トランジスタ442,444を配置すればよい。
[実施の形態7]
実施の形態7においては、各MTJメモリセルが非対称形状で設計された場合におけるデータ書込電流の調整について説明する。
図35および図36は、非対称なトンネル磁気抵抗素子TMRを備えた非対称メモリセルの例を説明する概念図である。図35には、台形状のトンネル磁気抵抗素子を有する非対称メモリセル580が例示され、図36には、平行四辺形状のトンネル磁気抵抗素子を有する非対称メモリセル582が例示される。
図35および図36に示したような非対称メモリセルは、メモリセルの微細化に伴って適用される可能性がある。メモリセルが微細化されると、1つ1つのメモリセルを微細形状で精密に加工することが困難となるため、対称な形状で作られたメモリセル(トンネル磁気抵抗素子)を、ライトディジット線WDLに沿って2分割することによって、各MTJメモリセルが作製される。この結果、各MTJメモリセル(トンネル磁気抵抗素子)の形状は、ライトディジット線WDLに沿った軸に対して非対称な形状となり、かつ、メモリセルアレイ全体では、このような2種類の形状の非対称メモリセルが1行おきに交互配置されることになる。
図37には、比較のために、ライトディジット線WDLに沿った軸に対して対称な形状のトンネル磁気抵抗素子を有する対称メモリセル585が示される。
図38は、対称メモリセルと非対称メモリセルの磁化特性を比較する概念図である。
図38(a)を参照して、磁化困難軸HAに沿った磁界HDLが符号590に示す方向である場合には、符号590♯に示すように磁化容易軸EAに沿った磁化方向を反転することによってデータ書込が行なわれる。一方、磁化困難軸HAに沿った磁界HDLが符号592に示す方向である場合には、符号592♯に示すように磁化容易軸EAに沿った磁化方向が反転されて、データ書込が行なわれる。対称メモリセル585では、トンネル磁気抵抗素子の形状がライトディジット線WDLに沿った軸(すなわち磁化容易軸)に対して対称であるので、符号590♯および592♯で示される磁化方向反転の各々において、しきい値は同様のレベルとなる。
これに対して、図38(b)に示されるように非対称メモリセルにおいては、トンネル磁気抵抗素子の形状が磁化容易軸に対して対称であるので、符号590♯および592♯で示される磁化方向反転のそれぞれにおいて、しきい値は異なるレベルとなることが予想される。このため、非対称メモリセルでは、磁界HDLとメモリセル形状との関係に応じて、磁化方向反転のしきい値が異なってしまう。たとえば、台形状の非対称メモリセル580では、磁界HDLが非対称メモリセルの長辺方向から短辺方向へ向かう方向に印加される場合には、磁区が反転し易くなることが予想されるため、しきい値は相対的に小さくなる。一方、磁界HDLが非対称メモリセルの短辺方向から長辺方向へ向かう方向に印加される場合には、磁区が反転し難くなることが予想されるため、しきい値は相対的に大きくなる。
図39は、このような非対称メモリセルのデータ書込特性およびこれに応じたデータ書込電流の調整を説明する概念図である。
図39(a)および(b)では、基準となる対称メモリセルのアステロイド特性線390♯および391♯と比較される様に、非対称メモリセルのアステロイド特性線390a,391aよび390b,390bが示される。非対称メモリセルにおいて、磁区が反転し易くなる方向に磁界HDLが印加された場合(図38(b)における符号592♯に対応)のデータ書込特性は、アステロイド特性線390a,391aで示される。これに対
して、磁区が反転し難くなる方向に磁界HDLが印加された場合(図38(b)における符号590♯に対応)のデータ書込特性は、アステロイド特性線390b,391bで示される。
したがって、メモリセルの配置方向と磁界HDLの方向との関係に応じて、対称メモリセルへのデータ書込の動作点400および401とは異なる、動作点400a,401aまたは400b,400bのいずれかを用いて、非対称メモリセルへのデータ書込を行なう必要がある。特に、ディジット線電流IDLの方向を固定する場合には、ライトディジット線WDL1本おき、すなわち1行おきに、動作点400a,401aまたは400b,400bでのデータ書込を交互に行なう必要がある。
動作点400,401に対応するビット線電流IB0♯,IB1♯と比較すると、動作点400a,401aに対応するメモリセル行では、IB0♯,IB1♯よりも絶対値の大きいIB0a,IB1aへビット線電流IBLを調整する必要がある。一方、動作点400b,401bに対応するメモリセル行では、IB0♯,IB1♯よりも絶対値の小さいIB0b,IB1bへビット線電流IBLを調整する必要がある。これに対して、動作点400♯,401♯,400a,401a,400b,400bの各々において、ディジット線電流IDLは同一方向かつ同一レベルのIDL♯に固定される。
なお、実施の形態7では、実施の形態5(図28)と同様のIDL軸(縦軸)に関するアステロイド特性線の非対称性は想定しないものとする。すなわち、上記のビット線電流の間には、|IB0a|=|IB1a|および|IB0b|=|IB1b|が成立している。
したがって、図39(a),(b)に示されたデータ書込特性を有する非対称メモリセルが配置されたMRAMデバイスにおいては、書込対象となる非対称メモリセルの配置方向に応じて、ビット線電流IBLの大きさを異なるレベルへ調整する必要がある。図35および図36に示されるように、非対称メモリセルの配置方向が1行おきに交互に入れ替わる場合には、書込対象の非対称メモリセルの配置方向は、行アドレスによって、より特定的には、偶数行および奇数行のいずれが選択されたかを示す最下位ビットによって識別できる。
もし、ビット線電流IBLの大きさを非対称メモリセルの配置方向に応じて調整できない場合には、相対的に大きなビット線電流が必要な条件(図39(a),(b)での動作点400b,401b)に合わせて、全体のデータ書込を行なう必要がある。しかし、この場合には、相対的に小さなビット線電流が必要な条件(図39(a),(b)での動作点400a,401a)では、過剰なビット線電流が流れることになる。これにより、非選択メモリセルへの磁気ノイズが増加するので、データ書込動作の安定性が低下して、データ書込マージンの確保が妨げられる。
図40は、実施の形態7に従うMRAMデバイスの構成を示すブロック図である。
図40を参照して、実施の形態7に従うMRAMデバイスは、図30に示したMRAMデバイスと比較して、セレクタ600♯をさらに備える点と、電圧制御回路440に代えて電圧制御回路440♯を備える点とで異なる。
また、内部電圧配線441Lおよび441Rは、共通の内部電圧を伝達するように、互いに接続される。実施の形態7に従うMRAMデバイスのこれ以外の構成は、図30に示したMRAMデバイスと同様であるので、詳細な説明は繰り返さない。
電圧制御回路440♯は、独立の内部電圧VAおよびVBをそれぞれ生成するVA発生
回路440AおよびVB発生回路440Bを含む。VL発生回路440AおよびVB発生回路440Bには、VL発生回路440LおよびVR発生回路440Rと同様に、図4に示した内部電圧制御回路40の構成を適用することができる。
したがって、VA発生回路440Aが生成する内部電圧VAは、調整信号PVA0〜PVA3に応じて段階的に設定可能であり、VB発生回路440Bが生成する内部電圧VBは、調整信号PVB0〜PVB3に応じて段階的に設定可能である。したがって、内部電圧VAおよびVBは、電圧制御回路440♯によって独立に制御される。調整信号PVA0〜PVA3およびPVB0〜PVB3は、先に説明した調整信号P0〜P3と同様に、テストモード時にはBIST回路から与えられ、実動作時にはプログラム回路から与えられる構成とすることができる。
セレクタ600♯は、電圧制御回路440♯および内部電圧配線441L,441Rの間に設けられ、行アドレスの最下位ビットRA0に応じて、VA発生回路440Aからの内部電圧VAおよびVB発生回路440Bからの内部電圧VBのいずれか一方を、内部電圧配線441Lおよび441Rの各々へ供給する。
図41は、図40に示されたセレクタ600♯の具体的な構成例を示す回路図である。
図41を参照して、セレクタ600♯は、最下位ビットRA0に応じて相補的にオン・オフするスイッチ601Aおよび601Bを有する。スイッチ601Aは、VA発生回路440Aの出力ノードと、内部電圧線441R,441Lとの間に接続される。スイッチ601Aは、最下位ビットRA0がLレベルのとき(偶数行選択時)にオンする一方で、Hレベルのとき(奇数行選択時)にオフする。
スイッチ601Bは、VA発生回路440Bの出力ノードと、内部電圧線441R,441Lとの間に接続される。スイッチ601Bは、最下位ビットRA0がHレベルのとき(奇数行選択時)にオンする一方で、Lレベルのとき(偶数行選択時)にオフする。
このような構成とすることにより、偶数行選択時には内部電圧VAが各内部電圧線441R,441Lを介して、P−MOSトランジスタである各ドライバトランジスタ252,256のソースへ印加される。一方、奇数行選択時には内部電圧VBが各内部電圧線441R,441Lを介して、各ドライバトランジスタ252,256のソースへ印加される。すなわち、セレクタ600♯は、内部電圧VAおよびVBのいずれを各ドライバトランジスタ252,256のソースへ印加するかを、選択メモリセルの配置方向を識別するための最下位ビットRA0に応じて切換える。
再び図40を参照して、セレクタ600♯によって、偶数行選択時および奇数行選択時において、各ビット線ドライバ250a,250b中のドライバトランジスタ(P−MOSトランジスタ)252,256のソース電圧を切換えることができる。これにより、選択されたビット線BLに対して、偶数選択時には内部電圧VAに応じたビット線電流IB0a,IB1aがデータ書込電流として供給される一方で、奇数行選択時には内部電圧VBに応じたビット線電流IB0b,IB1bがデータ書込電流として供給される。
実施の形態7に従うMRAMデバイスにおいては、テストモード時にメモリセルアレイ210中のメモリセルMCの全部または一部に対して、調整信号PVA0〜PVA3およびPVB0〜PVB3をBIST回路によって段階的に変化させてデータ書込試験を実行することにより、図39(a)、(b)に示した動作点400a,401aに対応するビット線電流IB0a,IB1aを流すための内部電圧VAと、動作点400b,401bに対応するビット線電流IB0b,IB1bを流すための内部電圧VBとを求めることが
できる。テストモードで調整された内部電圧VA,VBを実現するための調整信号PVA0〜PVA3およびPVB0〜PVB3をプログラム回路に記憶させて、実動作時にはプログラム回路に記憶されたこれらの調整信号を用いて内部電圧VA,VBを生成する。このように、電圧制御回路440♯は、ビット線電流の供給について、電圧制御回路440と同様の機能を有する。
このような構成とすることにより、データ書込時のビット線電流IBLの絶対値を、メモリセル形状と磁界HDLの方向との関係に対応させて、1行おきに異なるレベルに調整することができる。この結果、1行おきに動作点400a,401aおよび400b,401bを交互に適用することによって、非対称メモリセルが配置されたMRAMデバイスにおいて、データ書込を安定化することができる。
[実施の形態7の変形例]
図42は、実施の形態7の変形例に従うMRAMデバイスの構成を示すブロック図である。
図42を参照して、実施の形態7の変形例に従うMRAMデバイスにおいては、実施の形態7に従うMRAMデバイスと比較して、各ライトディジット線WDLに対応して配置されるドライブユニット220uが、1行おきに、交互配置される点が異なる。すなわち、隣接するメモリセル行間において、ドライブユニット220uは、メモリセルアレイ210を挟んで互いに反対側の領域に配置されることになる。各ライトディジット線は、ドライブユニット220uが配置される反対側において、接地電圧GNDと接続されている。
このような構成とすることにより、各メモリセル行において、ライトディジット線WDLからの磁界HDLの方向と、非対称メモリセルの形状との対応関係が同一となる。このため、各メモリセル行でのデータ書込の動作点は、図39(a),(b)に示した動作点400a,401aおよび動作点400b,401bのいずれか一方に固定される。したがって、データ書込時におけるドライバトランジスタ252,256のソース電圧を、行選択結果にかかわらず共通の内部電圧とできる。
この結果、実施の形態7の変形例に従うMRAMデバイスにおいては、セレクタ600♯の配置を省略可能であり、かつ、電圧制御回路440♯を単一のVA発生回路440Aのみで構成することができる。このように、実施の形態7の変形例に従うMRAMデバイスにおいては、ビット線のドライバトランジスタのソース電圧調整のための構成を簡素化した上で、非対称メモリセルへのデータ書込の安定性を向上することができる。
また、ドライブユニット220uを交互配置することにより、ライトディジット線WDL駆動用のドライバトランジスタのレイアウト配置が容易になるという利点もさらに生じる。
[実施の形態8]
既に説明した実施の形態7では、非対称メモリセルが配置されたMRAMデバイスにおいて、Hレベルデータ書込およびLレベルデータ書込時のアステロイド特性線がIDL軸(縦軸)に関して対称である場合を想定したデータ書込電流の調整について説明した。すなわち、図39の(a),(b)に示すように、同一メモリセルに関する、アステロイド特性線390aおよび391aならびにアステロイド特性線390bおよび391bは、IDL軸(縦軸)に関して対称であると仮定していた。
実施の形態8では、非対称メモリセルのデータ書込特性が、実施の形態5と同様に、H
レベルおよびLレベルデータ書込時でそれぞれ異なる場合を想定したデータ書込電流の調整について説明する。
図43は、実施の形態8における非対称メモリセルのデータ書込特性およびデータ書込電流の調整を説明する概念図である。
図43(a)および(b)を参照して、非対称メモリセルのデータ書込特性は、1行おきに、アステロイド特性線390a,391aまたはアステロイド特性線390b,391bで示される。対称メモリセルのアステロイド特性線390♯および391♯がIDL軸(縦軸)に対して対称であるのに対して、アステロイド特性線390aおよび391aは、IDL軸(縦軸)に対して非対称である。同様に、アステロイド特性線390bおよび391bも、IDL軸(縦軸)に対して非対称である。
したがって、実施の形態7で説明したのと同様に、動作点400a,401aまたは400b,400bのいずれかを用いて、非対称メモリセルへのデータ書込を行なう必要がある。特に、ディジット線電流IDLの方向を固定する場合には、ライトディジット線WDL1本おき、すなわち1行おきに、動作点400a,401aまたは400b,400bでのデータ書込を交互に行なう必要がある。実施の形態8では、実施の形態7とは異なり、非対称メモリセルの配置方向に合わせて、HレベルおよびLレベル書込に対応したビット線電流の調整を1行おきに切換える必要が生じてくる。
動作点400a,401aが適用されるメモリセル行では、ビット線電流IB0a(Lレベル書込)およびIB1a(Hレベル書込)の間で、|IB0a|<|IB1a|となる一方で、動作点400b,401bが適用されるメモリセル行では、ビット線電流IB0b(Lレベル書込)およびIB1b(Hレベル書込)の間で、|IB0b|>|IB1b|となる。このようなビット線電流の大小関係の入換えは、メモリセル形状と磁界HDLの方向との関係に起因して生じるので、上記のビット線電流の間には、|IB0a|=|IB1b|および|IB1a|=|IB0b|がさらに成立している。
実施の形態8では、上述のようなデータ書込特性を考慮した上で、書込データに応じたビット線電流IBLの調整を1行ごとに切換える必要がある。
図44は、実施の形態8に従うMRAMデバイスの構成を示すブロック図である。
図44を参照して、実施の形態8に従うMRAMデバイスは、図30に示したMRAMデバイスと比較して、「接続交換回路」として設けられるスワップ回路600をさらに備える点で異なる。スワップ回路600は、VL発生回路440LおよびVR発生回路440Rと、内部電圧配線441L,441Rとの間に設けられ、内部電圧VLおよびVRの供給先を、行アドレスの最下位ビットRA0に応じて切換える。
図45は、図44に示されたスワップ回路600の具体的な構成を示す回路図である。
図45を参照して、スワップ回路600は、アドレスビットRA0に応じてオン・オフするスイッチ602,604と、反転されたアドレスビット/RA0に応じてスイッチ602,604と相補的にオンオフするスイッチ606,608とを有する。
スイッチ602は、内部電圧VLが生成されるVL発生回路440Lの出力ノードNLと内部電圧配線441Lとの間に設けられ、スイッチ608は出力ノードNLと内部電圧配線441Rとの間に設けられる。同様に、スイッチ604は、内部電圧VRが生成されるVR発生回路440Rの出力ノードNRと内部電圧配線441Rとの間に設けられ、ス
イッチ606は出力ノードNRと内部電圧配線441Lとの間に設けられる。
したがって、偶数行選択時には、ドライバトランジスタ252のソース電圧が内部電圧VRとなり、ドライバトランジスタ256のソース電圧が内部電圧VLとなる。反対に、奇数行選択時には、ドライバトランジスタ252のソース電圧が内部電圧VLとなり、ドライバトランジスタ256のソース電圧が内部電圧VRとなる。このように、スワップ回路600は、内部電圧VRをドライバトランジスタ252のソースに印加し、かつ、内部電圧VLをドライバトランジスタ256のソースに印加する第1の接続パターン、ならびに、内部電圧VLをドライバトランジスタ252のソースに印加し、かつ、内部電圧VRをドライバトランジスタ256のソースに印加する第2の接続パターンを、選択メモリセルの配置方向を識別するための最下位ビットRA0に応じて切換える。
再び図44を参照して、スワップ回路600の配置によって、ビット線電流IB1a,IB0bは、内部電圧VRに応じた大きさとなり、一方で、ビット線電流IB1b,IB0aは、内部電圧VLに応じた大きさとなる。
実施の形態8に従うMRAMデバイスにおいては、テストモード時にメモリセルアレイ210中のメモリセルMCの全部または一部に対して、調整信号PVL0〜PVL3およびPVR0〜PVR3をBIST回路によって段階的に変化させてデータ書込試験を実行することにより、図43(a),(b)に示した動作点400b,401aに対応するビット線電流IB0b,IB1aを流すための内部電圧VRと、動作点400a,401bに対応するビット線電流IB0a,IB1bを流すための内部電圧VLとを求めることができる。テストモードで調整された内部電圧VR,VLを実現するための調整信号PVR0〜PVR3およびPVL0〜PVL3をプログラム回路に記憶させて、実動作時にはプログラム回路に記憶されたこれらの調整信号を用いて内部電圧VR,VLを生成する。
このような構成とすることにより、データ書込時のビット線電流IBLを、非対称メモリセルの配置方向に対応させて、1行おきに異なるレベルに調整することができる。この結果、1行おきに動作点400a,401aおよび400b,401bを交互に適用することによって、非対称メモリセルが配置されたMRAMデバイスにおいて、データ書込を安定化することができる。
[実施の形態8の変形例]
図46は、実施の形態8の変形例に従うMRAMデバイスの構成を示すブロック図である。
図46を参照して、実施の形態8の変形例に従うMRAMデバイスにおいては、実施の形態8に従うMRAMデバイスと比較して、各ライトディジット線WDLに対応して配置されるドライブユニット220uが、1行おきに、交互配置される点が異なる。すなわち、隣接するメモリセル行間において、ドライブユニット220uは、メモリセルアレイ210を挟んで互いに反対側の領域に配置されることになる。各ライトディジット線は、ドライブユニット220uが配置される反対側において、接地電圧GNDと接続されている。
このような構成とすることにより、ドライブユニット220uを構成するドライバトランジスタのレイアウト配置が容易になる。
さらに、各メモリセル行において、ライトディジット線WDLからの磁界HDLの方向と、非対称メモリセルの形状との対応関係が同一となる。このため、各メモリセル行でのデータ書込の動作点は、図43(a),(b)に示した動作点400a,401aおよび
動作点400b,401bのいずれか一方に固定される。
したがって、実施の形態8の変形例に従うMRAMデバイスにおいては、実施の形態8に従うMRAMデバイスの構成からスワップ回路600の配置が省略可能であり、かつ、内部電圧VRおよびVLの調整によって、非対称メモリセルに生じたデータ書込特性の非対称性に対応したデータ書込が実現できる。このように、実施の形態7の変形例に従うMRAMデバイスにおいては、ビット線のドライバトランジスタのソース電圧調整のための構成を簡素化した上で、非対称メモリセルへのデータ書込の安定性を向上することができる。
[実施の形態9]
図47は、実施の形態9に従うMRAMデバイスの構成を示す回路図である。
図47を参照して、実施の形態9に従うMRAMデバイスでは、各メモリセルMCは、図37に示したような対称メモリセルで構成されているものとする。さらに、各メモリセルのデータ書込特性は、実施の形態5(図28)と同様の非対称性を有するものとする。
実施の形態9に従うMRAMデバイスでは、実施の形態7および8の変形と同様に、ライトディジット線WDLのドライブユニット220uがメモリセルアレイ210の両側に1行ごとに交互配置される。
実施の形態9に従うMRAMデバイスでは、全てのメモリセルMCの配置が一定方向にずれたとすると、メモリセル行ごとにディジット線電流IDLの方向が反対方向であることから、実施の形態8と同様に、書込データに応じたビット線電流IBLの調整を1行ごとに切換える必要がある。
したがって、ドライブユニット220uが交互配置された構成においては、図44および図45で説明したのと同様のスワップ回路600を用いることにより、書込データおよび行選択結果に応じてビット線電流IBLを調整して、実施の形態5に従うMRAMデバイスと同様にデータ書込を安定化することができる。
なお、実施の形態5〜9では、より好ましい構成例として、データ書込電流を駆動するドライバトランジスタへ印加される内部電圧VL,VR,VD0,VD1,VA,VBをそれぞれ生成する電圧発生回路である、VL発生回路440L,VR発生回路440R,VD0発生回路550、VD1発生回路551,VA発生回路440A,VB発生回路440Bについて、実施の形態1に従う内部電圧制御回路40(図4)と同様に構成する例を説明した。しかしながら、これらの電圧発生回路について、内部電圧制御回路40のようなフィードバックループを内蔵する回路を適用することは必ずしも必要ではない。すなわち、これらの内部電圧のそれぞれが独立に調整可能であれば、電圧発生回路の構成を特に限定することなく、実施の形態5〜9で説明した効果を享受することが可能である。たとえば、VL発生回路440L,VR発生回路440R,VD0発生回路550、VD1発生回路551,VA発生回路440A,VB発生回路440Bの各々を、トリミング等で出力電圧レベルの調整が可能な一般的な電圧発生回路で構成することも可能である。
また、実施の形態1〜9において、内部電圧を調整するための各調整信号が4ビットで構成される例を説明したが、要求される内部電圧調整の細密さに応じて、当該調整信号は任意のビット数で構成可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
30 BIST回路、31 プログラム回路、35 テストメモリ、40,240 内部電圧制御回路(Vbb発生回路)、40♯,240♯ 内部電圧制御回路(Vpp発生回路)、41,41♯,241,241♯ 内部電圧配線、42,42a,42b 内部回路群、43,43a,43b 電源ノード、45 リーク検知回路、46 分圧回路、47 固定抵抗回路、48 可変抵抗回路、55,65 電圧比較器、60 電圧発生回路、70〜74 抵抗素子、80〜83 バイパススイッチ、100,101 リーク電流制御回路、110 テスト電流調整部、115 可変抵抗回路、140 内部電圧制御回路(スタンバイモード用)、146,562,572 分圧回路、150 トランジスタ、160 電荷供給回路、102a,102b 電流スイッチ、210 メモリセルアレイ(MRAMデバイス)、215R,215W 行デコーダ(MRAMデバイス)、220 ライトディジット線ドライブ回路、222,224 ドライバトランジスタ(MRAMデバイス:ライトディジット線)、230 ワード線ドライバ(MRAMデバイス)、250a,250b ビット線ドライバ(MRAMデバイス)、251 データ書込回路、252,254,256,258 ドライバトランジスタ(MRAMデバイス:ビット線)、265 データ読出回路(MRAMデバイス)、290,290♯,390,3
90♯,390a,390b,391,391♯,391a,391b アステロイド特性線、300 メモリセル(OUMデバイス)、300d ダミーメモリセル(OUMデバイス)、305 メモリセルアレイ(OUMデバイス)、310 カルコゲナイド層、325 列選択部、340 データ書込回路(OUMデバイス)、350 ビット線ドライバ(OUMデバイス)、351,352 ドライバトランジスタ(OUMデバイス)、360 データ読出回路(OUMデバイス)、400S ソース電圧発生回路、410 内部電圧配線、400,400♯,400a,400b,401,401♯,401a,401b 動作点、440,440♯,500 電圧制御回路、440A VA発生回路
、440B VB発生回路、440L VL発生回路、440R VR発生回路、441R,441L、501 内部電圧配線、445,510 電流制御回路、550 VD0発生回路、551 VD1発生回路、555,600♯ セレクタ、600 スワップ回路、ATR アクセストランジスタ、BL,BL♯ ビット線、IBL ビット線電流、IDL ディジット線電流、Ip,±Iw データ書込電流(MRAMデバイス)、MC
メモリセル(MRAMデバイス)、MDS モード制御信号、P0〜P3,PP0〜PP3,TP0〜TP3,P0♯〜P3♯,PP0♯〜PP3♯,PVA0〜PVA3,PVB0〜PVB3,PVL0〜PVL3,PVR0〜PVR3,PVD0〜PVD3,PVD♯0〜PVD♯3,PVX0〜PVX3,PVY0〜PVY3 調整信号、Vbb,Vbb♯,Vpp,Vpp♯ 内部電圧(基板電圧)、Vext 外部テスト電圧、WL
ワード線、WDL ライトディジット線、Vdiv 検出電圧、Vcs 内部電圧(ソース電圧)。