WO2023233472A1 - 電子回路とその検査方法 - Google Patents

電子回路とその検査方法 Download PDF

Info

Publication number
WO2023233472A1
WO2023233472A1 PCT/JP2022/021960 JP2022021960W WO2023233472A1 WO 2023233472 A1 WO2023233472 A1 WO 2023233472A1 JP 2022021960 W JP2022021960 W JP 2022021960W WO 2023233472 A1 WO2023233472 A1 WO 2023233472A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
circuit
test
outputs
electronic circuit
Prior art date
Application number
PCT/JP2022/021960
Other languages
English (en)
French (fr)
Inventor
景斉 丹治
史朗 松下
Original Assignee
日清紡マイクロデバイス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日清紡マイクロデバイス株式会社 filed Critical 日清紡マイクロデバイス株式会社
Priority to PCT/JP2022/021960 priority Critical patent/WO2023233472A1/ja
Publication of WO2023233472A1 publication Critical patent/WO2023233472A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer

Definitions

  • the present invention relates to an electronic circuit including a functional circuit having a predetermined function, and a method for testing the electronic circuit.
  • test mode operation is installed for shipping test purposes that are not used by users in the market, or for debugging purposes.
  • Patent Document 1 provides an integrated circuit, an electronic circuit board, a DC-DC converter, and a method for testing these circuits that can achieve miniaturization.
  • a monitor signal corresponding to the test signal is output from its output terminal SW, E (V OUT ).
  • the functional circuit can be tested by inputting the test signal from the test circuit to the functional circuit. Since the test signal is input to the test circuit via the power supply terminal Vcc of the functional circuit, there is no need for an additional terminal for testing, making it possible to downsize the device.
  • test signal entry circuits it is not possible to disable and retest after inspection, or if they are not disabled, they mistakenly enter test mode operation in the market, resulting in unexpected operation. There was a problem with putting it away.
  • An object of the present invention is to solve the above-mentioned problems and to provide an electronic circuit having a functional circuit that can prevent erroneously entering test mode operation when used in the market, and a method for testing the electronic circuit. be.
  • the electronic circuit according to the first aspect of the present invention is An electronic circuit comprising a functional circuit having a predetermined function and a test circuit that performs a test for debugging the functional circuit, an input circuit that decodes an enable signal for activating the electronic circuit and outputs a decoded enable signal to the functional circuit; a test signal generator that generates a trigger signal for a test signal based on a signal change included in the enable signal; an arithmetic element that performs a NOR operation between the decoding enable signal and the trigger signal, and outputs the operation result signal to the inspection circuit as a test signal instructing to execute the inspection; Equipped with.
  • the electronic circuit according to the second aspect of the present invention is An electronic circuit comprising a functional circuit having a predetermined function and a test circuit that performs a test for debugging the functional circuit, a first input circuit that decodes an enable signal for activating the electronic circuit and outputs a decoded enable signal to the functional circuit; a second input circuit that decodes a predetermined command signal and outputs the decoded command signal to the functional circuit; a test signal generator that generates a trigger signal for a test signal based on a signal change included in the command signal; an arithmetic element that performs a NOR operation between the decoding enable signal and the trigger signal, and outputs the operation result signal to the inspection circuit as a test signal instructing to execute the inspection; Equipped with.
  • the electronic circuit according to the third aspect of the present invention is An electronic circuit comprising a functional circuit having a predetermined function and a test circuit that performs a test for debugging the functional circuit, a first input circuit that decodes an enable signal for activating the electronic circuit and outputs a decoded enable signal to the functional circuit; a second input circuit that decodes a predetermined first command signal and outputs the first decoded command signal to the functional circuit; a first test signal generator that generates a first trigger signal for a test signal based on a signal change included in the first command signal; a third input circuit that decodes a predetermined second command signal and outputs a second decoded command signal to the functional circuit; a second test signal generator that generates a second trigger signal for a test signal based on a signal change included in the second command signal; A NOR operation is performed on the decoding enable signal, the first trigger signal, and the second trigger signal, and the resultant signal is used as the test signal for instructing to execute the test. an
  • NOR operation is performed between the decoding enable signal or the encoding command signal and the trigger signal, and the signal resulting from the operation is used to perform the test. Since the electronic circuit is provided with an arithmetic element that outputs a test signal indicating this to the test circuit, it is possible to prevent an electronic circuit having the functional circuit from mistakenly entering a test mode operation when used on the market.
  • FIG. 1 is a block diagram showing a configuration example of an electronic circuit 1 according to a first embodiment.
  • FIG. 2 is a timing chart of each voltage showing the operation of the electronic circuit 1 of FIG. 1.
  • FIG. 13 is a circuit diagram showing a configuration example of a test signal generator 13A according to Modification 1.
  • FIG. 4 is a timing chart of each voltage showing the operation of the test signal generator 13A of FIG. 3.
  • FIG. 13 is a circuit diagram showing a configuration example of a test signal generator 13B according to Modification 2.
  • FIG. 6 is a timing chart of each voltage showing the operation of the test signal generator 13B of FIG. 5.
  • FIG. 13 is a circuit diagram showing a configuration example of a test signal generator 13C according to modification 3.
  • FIG. 13 is a circuit diagram showing a configuration example of a test signal generator 13D according to Modification 4.
  • FIG. 2 is a block diagram showing a configuration example of an electronic circuit 1A according to a second embodiment.
  • FIG. 10 is a timing chart of each voltage showing the operation of the electronic circuit 1A of FIG. 9.
  • FIG. 3 is a block diagram showing a configuration example of an electronic circuit 1B according to a third embodiment.
  • FIG. 12 is a block diagram showing a configuration example of an electronic circuit 1C according to Embodiment 4.
  • FIG. FIG. 2 is a block diagram showing the configuration of an electronic circuit 101 according to a comparative example.
  • 14 is a circuit diagram showing the configuration of the test signal generator 13 of FIG. 13.
  • FIG. 13 is a circuit diagram showing a configuration example of a test signal generator 13D according to Modification 4.
  • FIG. 2 is a block diagram showing a configuration example of an electronic circuit 1A according to a second embodiment.
  • FIG. 10 is a timing chart of each voltage
  • FIG. 15 is a timing chart of each voltage showing the operation of the test signal generator 13 in FIG. 14.
  • FIG. 15 is a timing chart of each voltage when noise is superimposed on the ground line in the test signal generator 13 of FIG. 14.
  • FIG. 15 is a timing chart of each voltage when noise is superimposed on the connection line of the terminal T2 in the test signal generator 13 of FIG. 14.
  • Patent Document 1 discloses a configuration that allows testing without adding a dedicated testing terminal for testing purposes, but it does not solve the problem that retesting is not possible because the terminal is disabled after testing.
  • the test function can be used without disabling it after testing. Malfunctions can also be avoided.
  • FIG. 13 is a block diagram showing the configuration of an electronic circuit 101 according to a comparative example.
  • an electronic circuit 101 includes terminals T1 and T2, input interfaces 11 and 12, a test signal generator 13, and a functional circuit 10 that executes a predetermined function and includes a test circuit 20. be done.
  • the input interface 11 decodes the chip enable signal EN input to the terminal T1 into a chip enable signal ENa, which is a predetermined rising edge signal, and outputs the decoded chip enable signal ENa to the functional circuit 10.
  • the input interface 12 decodes the command signal XXX inputted to the terminal T2 into a command signal XXXa, which is a predetermined rising edge signal, and outputs the decoded command signal XXXa to the functional circuit 10.
  • test signal generator 13 outputs an H-level test signal TEST to the functional circuit 10 when the command signal XXX input to the terminal T2 meets a predetermined test mode signal condition.
  • the test circuit 20 built into the functional circuit 10 executes a predetermined test for debugging the functional circuit 10 .
  • FIG. 14 is a circuit diagram showing the configuration of the test signal generator 13 of FIG. 13. Further, FIG. 15 is a timing chart of each voltage showing the operation of the test signal generator 13 of FIG. 14. In FIG. 15 and other drawings, Vxxx indicates the voltage of command signal XXX.
  • the test signal generator 13 includes an N-channel MOS transistor Mtest, a resistor R11, and an inverter INV1.
  • the power supply voltage Vdd is connected to the terminal T2 via the resistor R11 and the drain and source of the MOS transistor Mtest.
  • the gate of MOS transistor Mtest is grounded, and MOS transistor Mtest is in an off state.
  • the signal from the drain of the MOS transistor Mtest is inverted by the inverter INV1 and then output as the test signal TEST.
  • test signal generator 13 configured as described above, as shown in FIG. become the level.
  • the entry condition is outside the recommended operation conditions for the terminals used to control the integrated circuit. .
  • the electronic circuit 101 when used in a switching regulator, not only the output voltage but also the power supply voltage and the ground voltage may change due to switching noise or the like and the entry condition may not be satisfied. Further, noise may also be mixed into the voltage of the command signal XXX of the terminal T2, which is an external input.
  • FIG. 16 is a timing chart of each voltage when noise is superimposed on the ground line in the test signal generator 13 of FIG. 14.
  • Vgnd indicates the ground voltage.
  • FIG. 16 there are cases where the ground voltage changes and the test signal TEST erroneously becomes H level.
  • FIG. 17 is a timing chart of each voltage when noise is superimposed on the connection line of the terminal T2 in the test signal generator 13 of FIG. 14. As is clear from FIG. 17, there are cases where the voltage of the command signal XXX changes and the test signal TEST becomes H level.
  • test mode entry state is normally latched, so if the test signal TEST becomes H level even once as shown in FIG. 16 or 17, the functional circuit 10 of the electronic circuit 101 is restarted. The problem was that he would not be able to return unless he did so.
  • Embodiments according to the present invention have the following features when a test mode is installed for use in shipping tests or debugging.
  • FIG. 1 is a block diagram showing a configuration example of an electronic circuit 1 according to the first embodiment. Further, FIG. 2 is a timing chart of each voltage showing the operation of the electronic circuit 1.
  • the test signal generator 13 of FIG. 1 has, for example, a circuit configuration of FIG. 14.
  • the electronic circuit 1 in FIG. 1 differs from the electronic circuit 101 in FIG. 13 in the following points. (1)
  • the test signal from the test signal generator 13 is used as the trigger signal TRG.
  • test signal generator 13 has a voltage Vgtest whose voltage at the terminal T2 is the threshold voltage of the MOS transistor Mtest, as shown in FIGS. 14 and 15.
  • Vgtest whose voltage at the terminal T2 is the threshold voltage of the MOS transistor Mtest, as shown in FIGS. 14 and 15.
  • the test signal TEST becomes H level.
  • the test circuit 20 built into the functional circuit 10 executes a predetermined test for debugging the functional circuit 10 .
  • the input interfaces 11 and 12 are examples of input circuits that decode input signals and output encoded signals.
  • the test signal TEST at the H level is output.
  • the Noah gate 14 prevents this from happening. That is, as shown in FIG. 2, even if noise is superimposed on the ground voltage, even if the trigger signal TRG at the H level is output, if the enable signal ENa is at the H level, the test signal TEST at the H level is not output. It is configured as follows.
  • the test signal TEST is at the L level even if the test mode entry condition is satisfied. It is possible to prevent the state from changing from to the H level, that is, to prevent the test signal TEST from being generated at the H level. Therefore, it is possible to prevent the electronic circuit 1 having a functional circuit from entering test mode operation by mistake when it is used on the market.
  • the functional circuits 10 in FIG. 1 and the drawings after FIG. 1 are, for example, linear regulators, switching regulators, reference voltage generation circuits, protection circuits such as electronic circuits, memory circuits, digital processing circuits, and the like.
  • FIG. 3 is a circuit diagram showing a configuration example of a test signal generator 13A according to modification 1. Further, FIG. 4 is a timing chart of each voltage showing the operation of the test signal generator 13A of FIG. 3.
  • the test signal generator 13A includes an offset DC voltage source 15 that applies a predetermined offset voltage to the command signal, and a comparator 16.
  • the command signal XXX input to the terminal T2 is offset in the direction of a positive DC voltage by the DC voltage source 15, and then input to the inverting input terminal of the comparator 16.
  • a non-inverting input terminal of comparator 16 is grounded.
  • the comparator 16 outputs an H-level test signal TEST when the voltage at the inverting input terminal becomes less than or equal to the voltage at the non-inverting input terminal (signal change included in command signal XXX). That is, as shown in FIG. 4, when the voltage Vxxx of the command signal XXX becomes -Voffset or less, the test signal TEST at H level is output.
  • the test mode entry condition is satisfied. Even if the test signal TEST does not make a state transition from the L level to the H level, it is possible to prevent the test signal TEST from being generated at the H level. Therefore, it is possible to prevent the electronic circuit 1 having a functional circuit from entering test mode operation by mistake when it is used on the market.
  • FIG. 5 is a circuit diagram showing a configuration example of a test signal generator 13B according to a second modification. Further, FIG. 6 is a timing chart of each voltage showing the operation of the test signal generator 13B of FIG. 5.
  • the test signal generator 13A includes an offset DC voltage source 15 that applies a predetermined offset voltage to the command signal, and a comparator 16.
  • the command signal XXX inputted to the terminal T2 is offset in the direction of a negative DC voltage by the DC voltage source 15, and then inputted to the non-inverting input terminal of the comparator 16.
  • the inverting input terminal of comparator 16 is connected to power supply voltage Vdd.
  • the comparator 16 outputs an H-level test signal TEST when the voltage at the non-inverting input terminal becomes equal to or higher than the voltage at the inverting input terminal. That is, as shown in FIG. 6, when the voltage Vxxx of the command signal XXX exceeds (Vdd+Voffset), the test signal TEST at H level is output.
  • the test mode entry condition is The test signal TEST does not make a state transition from the L level to the H level even if the following is true, that is, it is possible to prevent the test signal TEST from being generated at the H level. Therefore, it is possible to prevent the electronic circuit 1 having a functional circuit from entering test mode operation by mistake when it is used on the market.
  • FIG. 7 is a circuit diagram showing a configuration example of a test signal generator 13C according to modification 3.
  • the test signal generator 13C differs from the test signal generator 13B in FIG. 5 in the following points.
  • (1) instead of the offset DC voltage source 15, voltage dividing resistors R1 and R2 are provided which are connected in series with each other and inserted between the terminal T2 and the ground.
  • the voltage of command signal XXX input to terminal T2 is divided by voltage dividing resistors R1 and R2, and the divided voltage is input to the non-inverting input terminal of comparator 16.
  • the test signal generator 13C configured as described above operates in the same manner as Modification 2 in FIG. 5, and has similar effects.
  • FIG. 8 is a circuit diagram showing a configuration example of a test signal generator 13D according to modification 4.
  • the test signal generator 13D differs from the test signal generator 13C in FIG. 7 in the following points.
  • the power supply voltage Vdd is divided by the voltage dividing resistors R3 and R4 connected in series, and the divided voltage is input to the inverting input terminal of the comparator 16. .
  • test signal generator 13D configured as described above is similar to Modification 3 in FIG. 7, except that the comparison reference voltage of the comparator 16 is a predetermined voltage lower than the power supply voltage Vdd. and have similar effects.
  • FIG. 9 is a block diagram showing a configuration example of an electronic circuit 1A according to the second embodiment.
  • the electronic circuit 1A in FIG. 9 differs from the electronic circuit 1 in FIG. 1 in the following points.
  • a delay circuit 17 is inserted between the output terminal of the test signal generator 13 and the input terminal of the NOR gate 14 to delay the input signal by a predetermined delay time Td.
  • the delay time Td corresponds to the signal processing time of the input interface 11. The differences will be explained below.
  • the delay circuit 17 delays the trigger signal TRG from the test signal generator 13 by a predetermined delay time Td, and then outputs the delayed signal TDLY to the NOR gate 14.
  • FIG. 10 is a timing chart of each voltage showing the operation of the electronic circuit 1A of FIG. 9.
  • the circuit that fixes the test signal TEST to the L level when the enable signal ENa is at the H level adjusts the timing of the delayed signal TDLY in consideration of the signal processing time of the input interface 11, etc. It has the unique action and effect of being able to. Other effects are the same as in the first embodiment.
  • the delay circuit 17 may be deleted.
  • FIG. 11 is a block diagram showing a configuration example of an electronic circuit 1B according to the third embodiment.
  • the electronic circuit 1B in FIG. 11 differs from the electronic circuit 1A in FIG. 9 in the following points.
  • NOR gate 14A In place of the NOR gate 14, a NOR gate 14A having three input terminals is provided.
  • a delay circuit 17A having the same configuration as the delay circuit 17 was inserted between the test signal generator 23 and the NOR gate 14A. The differences will be explained below.
  • the input interface 22 decodes the command signal YYY input to the terminal T3 into the command signal YYYa, which is a predetermined rising edge signal, and then outputs it to the functional circuit 10.
  • the test signal generator 23 functions as a delay signal TDLYA by passing an H-level trigger signal TRGA through the delay circuit 17A when the command signal YYY input to the terminal T3 meets a predetermined test mode signal condition. Output to circuit 10.
  • the test signal TEST can be generated in response to the two command signals XXX and YYY, taking into account the signal processing time of the input interface 11.
  • Other effects are the same as in the second embodiment.
  • the delay circuits 17 and 17A may be deleted.
  • the test signal TEST is generated using two trigger signals TRG and TRGA, but the present invention is not limited to this, and for example, the test signal TEST is generated using three or more trigger signals. May occur.
  • FIG. 12 is a block diagram showing a configuration example of an electronic circuit 1C according to the fourth embodiment.
  • the electronic circuit 1C in FIG. 12 differs from the electronic circuit 1 in FIG. 1 in the following points.
  • Terminal T2 and input interface 12 were deleted.
  • the test signal generator 13 Based on the enable signal EN input to the terminal T1, the test signal generator 13 triggers the signal under predetermined signal conditions (Embodiment 1, Modification 1, Modification 2, etc.) similarly to the command signal XXX.
  • a signal TRG is generated and outputted to the NOR gate 14 via a delay circuit 17 as a delayed signal TDLY.
  • the command signal XXX and the terminal T2 are established by generating the trigger signal TRG under the predetermined signal conditions similar to the command signal XXX based on the enable signal EN.
  • the trigger signal TRG and the test signal TEST can be generated by making the enable signal EN also serve as the entry condition of the command signal XXX.
  • Embodiment 4 has the same effects as Embodiment 1 except for this.
  • test signal generators 13 and 23 may be configured by the above-mentioned test signal generators 13A to 13D.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

機能回路を有する電子回路において、市場で使われるときに間違ってテストモードの動作に入ることを防止できる電子回路を提供する。本発明の電子回路は、所定の機能を有する機能回路と、前記機能回路のデバッグのための検査を行う検査回路とを備える。前記電子回路は、前記電子回路を動作状態にさせるイネーブル信号を復号して、復号化イネーブル信号を前記機能回路に出力する入力回路と、前記イネーブル信号に含まれる信号変化に基づいて、テスト信号のためのトリガー信号を発生するテスト信号発生器と、前記復号化イネーブル信号と、前記トリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力する演算素子と、を備える。

Description

電子回路とその検査方法
　本発明は、所定の機能を有する機能回路を備える電子回路と、その検査方法に関する。
　市場でのユーザが使わない出荷試験の用途、もしくはデバッグの用途としてテストモードの動作が搭載されていることは既に知られている。
　例えば、特許文献１では、小型化を達成可能な集積回路、電子回路基板、ＤＣ－ＤＣコンバータ及びこれらの回路の検査方法が提供されている。この従来例に係る集積回路において、機能回路ＦＣに特定の検査信号が入力されると、その出力端子ＳＷ，Ｅ（ＶＯＵＴ）から検査信号に応じたモニタ信号が出力される。機能回路が正常であれば、判定器に入力されるモニタ信号の値は、機能回路が正常である場合に期待される信号となり、異常であれば、正常時の信号とは異なることとなる。したがって、テスト回路から検査信号を機能回路に入力することにより、機能回路の検査が可能となる。検査信号は、機能回路の電源端子Ｖｃｃを介してテスト回路に入力されるため、検査用の付加的な端子が不要となり、装置を小型化することが可能となる。
特開２００８－２２４２４７号公報
　しかしながら、今までのテスト信号のエントリ回路では、検査後に無効にして再テストできず、もしくは、無効にしないことで、市場で間違ってテストモードの動作に入ってしまって期待外の動作をしてしまうという問題があった。
　本発明の目的は以上の問題点を解決し、機能回路を有する電子回路において、市場で使われるときに間違ってテストモードの動作に入ることを防止できる電子回路とその検査方法を提供することにある。
　本発明の第１の態様に係る電子回路は、
　所定の機能を有する機能回路と、前記機能回路のデバッグのための検査を行う検査回路とを備える電子回路であって、
　前記電子回路を動作状態にさせるイネーブル信号を復号して、復号化イネーブル信号を前記機能回路に出力する入力回路と、
　前記イネーブル信号に含まれる信号変化に基づいて、テスト信号のためのトリガー信号を発生するテスト信号発生器と、
　前記復号化イネーブル信号と、前記トリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力する演算素子と、
を備える。
　本発明の第２の態様に係る電子回路は、
　所定の機能を有する機能回路と、前記機能回路のデバッグのための検査を行う検査回路とを備える電子回路であって、
　前記電子回路を動作状態にさせるイネーブル信号を復号して、復号化イネーブル信号を前記機能回路に出力する第１の入力回路と、
　所定の指令信号を復号して、復号化指令信号を前記機能回路に出力する第２の入力回路と、
　前記指令信号に含まれる信号変化に基づいて、テスト信号のためのトリガー信号を発生するテスト信号発生器と、
　前記復号化イネーブル信号と、前記トリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力する演算素子と、
を備える。
　本発明の第３の態様に係る電子回路は、
　所定の機能を有する機能回路と、前記機能回路のデバッグのための検査を行う検査回路とを備える電子回路であって、
　前記電子回路を動作状態にさせるイネーブル信号を復号して、復号化イネーブル信号を前記機能回路に出力する第１の入力回路と、
　所定の第１の指令信号を復号して、第１の復号化指令信号を前記機能回路に出力する第２の入力回路と、
　前記第１の指令信号に含まれる信号変化に基づいて、テスト信号のための第１のトリガー信号を発生する第１のテスト信号発生器と、
　所定の第２の指令信号を復号して、第２の復号化指令信号を前記機能回路に出力する第３の入力回路と、
　前記第２の指令信号に含まれる信号変化に基づいて、テスト信号のための第２のトリガー信号を発生する第２のテスト信号発生器と、
　前記復号化イネーブル信号と、前記第１のトリガー信号と、前記第２のトリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力する演算素子と、
を備える。
　従って、本発明に係る電子回路等によれば、前記復号化イネーブル信号又は前記符号化指令信号と、前記トリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力する演算素子を備えたので、前記機能回路を有する電子回路において、市場で使われるときに間違ってテストモードの動作に入ることを防止できる。
実施形態１に係る電子回路１の構成例を示すブロック図である。 図１の電子回路１の動作を示す各電圧のタイミングチャートである。 変形例１に係るテスト信号発生器１３Ａの構成例を示す回路図である。 図３のテスト信号発生器１３Ａの動作を示す各電圧のタイミングチャートである。 変形例２に係るテスト信号発生器１３Ｂの構成例を示す回路図である。 図５のテスト信号発生器１３Ｂの動作を示す各電圧のタイミングチャートである。 変形例３に係るテスト信号発生器１３Ｃの構成例を示す回路図である。 変形例４に係るテスト信号発生器１３Ｄの構成例を示す回路図である。 実施形態２に係る電子回路１Ａの構成例を示すブロック図である。 図９の電子回路１Ａの動作を示す各電圧のタイミングチャートである。 実施形態３に係る電子回路１Ｂの構成例を示すブロック図である。 実施形態４に係る電子回路１Ｃの構成例を示すブロック図である。 比較例に係る電子回路１０１の構成を示すブロック図である。 図１３のテスト信号発生器１３の構成を示す回路図である。 図１４のテスト信号発生器１３の動作を示す各電圧のタイミングチャートである。 図１４のテスト信号発生器１３において接地線においてノイズが重畳されたときの各電圧のタイミングチャートである。 図１４のテスト信号発生器１３において端子Ｔ２の接続線においてノイズが重畳されたときの各電圧のタイミングチャートである。
　以下、本発明に係る実施形態及び変形例について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
（発明者の知見）
　特許文献１には、検査目的で、検査専用の端子を追加しないで検査できる構成が開示されているが、検査後に無効にしていることで再テストできないという問題は解消できていない。すなわち、機能回路が動作している「チップイネーブル信号ＥＮ＝Ｈレベル」の状態では、テストモードのエントリ条件が成立していても状態遷移しないので、検査後に検査機能を無効にすることなく実使用での誤動作も回避できる。
　図１３は比較例に係る電子回路１０１の構成を示すブロック図である。
　図１３において、電子回路１０１は、端子Ｔ１，Ｔ２と、入力インターフェース１１，１２と、テスト信号発生器１３と、所定の機能を実行しかつ検査回路２０を内蔵する機能回路１０とを備えて構成される。入力インターフェース１１は端子Ｔ１に入力されるチップイネーブル信号ＥＮを、所定の立ち上りエッジ信号であるチップイネーブル信号ＥＮａに復号した後、機能回路１０に出力する。また、入力インターフェース１２は端子Ｔ２に入力される指令信号ＸＸＸを所定の立ち上りエッジ信号である指令信号ＸＸＸａに復号した後、機能回路１０に出力する。さらに、テスト信号発生器１３は、端子Ｔ２に入力される指令信号ＸＸＸが所定のテストモードの信号条件になったときにＨレベルのテスト信号ＴＥＳＴを機能回路１０に出力する。そして、Ｈレベルのテスト信号ＴＥＳＴに応答して、機能回路１０に内蔵する検査回路２０が機能回路１０に対するデバッグ用途ための所定の検査を実行する。
　図１４は図１３のテスト信号発生器１３の構成を示す回路図である。また、図１５は図１４のテスト信号発生器１３の動作を示す各電圧のタイミングチャートである。図１５及びそれ以外の図面において、Ｖｘｘｘは指令信号ＸＸＸの電圧を示す。
　図１４において、テスト信号発生器１３は、ＮチャネルＭＯＳトランジスタＭｔｅｓｔと、抵抗Ｒ１１と、インバータＩＮＶ１とを備えて構成される。ここで、電源電圧Ｖｄｄは抵抗Ｒ１１、ＭＯＳトランジスタＭｔｅｓｔのドレイン及びソースを介して端子Ｔ２に接続される。ＭＯＳトランジスタＭｔｅｓｔのゲートは接地され、ＭＯＳトランジスタＭｔｅｓｔはオフ状態にある。ＭＯＳトランジスタＭｔｅｓｔのドレインからの信号はインバータＩＮＶ１により反転された後、テスト信号ＴＥＳＴとして出力される。
　以上のように構成されたテスト信号発生器１３では、図１５に示すように、端子Ｔ２の電圧がＭＯＳトランジスタＭｔｅｓｔのしきい値電圧である電圧Ｖｇｓｔｅｓｔ以下になったときに、テスト信号ＴＥＳＴがＨレベルになる。
　すなわち、図１３及び図１４の回路では、専用端子を追加することなく、機能回路１０をテストモードにエントリさせるため、集積回路の制御に使用している端子の動作推奨条件外をエントリ条件としている。
　しかしながら、電子回路１０１をスイッチングレギュレータにおいて用いたときに、出力電圧はもちろんのこと電源電圧及び接地電圧も、スイッチングノイズなどで変化してしまいエントリ条件を満たしてしまうことがある。また、外部入力である端子Ｔ２の指令信号ＸＸＸの電圧にもノイズが混入することがある。
　図１６は図１４のテスト信号発生器１３において接地線においてノイズが重畳されたときの各電圧のタイミングチャートである。図１６及びそれ以外の図面において、Ｖｇｎｄは接地電圧を示す。図１６から明らかなように、接地電圧が変化してテスト信号ＴＥＳＴが誤ってＨレベルになる場合がある。
　図１７は図１４のテスト信号発生器１３において端子Ｔ２の接続線においてノイズが重畳されたときの各電圧のタイミングチャートである。図１７から明らかなように、指令信号ＸＸＸの電圧が変化してテスト信号ＴＥＳＴがＨレベルになる場合がある。
　なお、通常、テストモードのエントリ状態はラッチされているので、図１６又は図１７のように１回でも、テスト信号ＴＥＳＴがＨレベルになってしまうと、電子回路１０１の機能回路１０を再起動しないと復帰できないという課題があった。
　本発明者らは、前記課題を解決するために以下の実施形態及び変形例を考案した。本発明に係る実施形態は、出荷試験の用途、もしくはデバッグ用途としてテストモードの搭載に際して、以下の特徴を有する。「機能回路１０が動作している「チップイネーブル信号ＥＮ＝Ｈレベル」状態では、テストモードのエントリ条件が成立していてもテスト信号ＴＥＳＴがＬレベルからＨレベルに状態遷移しない」ことを特徴としている。
（実施形態１）
　図１は実施形態１に係る電子回路１の構成例を示すブロック図である。また、図２は電子回路１の動作を示す各電圧のタイミングチャートである。ここで、図１のテスト信号発生器１３は例えば図１４の回路構成を有する。図１の電子回路１は、図１３の電子回路１０１に比較して以下の点が異なる。
（１）テスト信号発生器１３からのテスト信号をトリガー信号ＴＲＧとする。
（２）イネーブル信号ＥＮａと、トリガー信号ＴＲＧとの否定論理和の演算を行ってその演算結果の信号をテスト信号ＴＥＳＴとして機能回路１０に出力する演算素子であるノアゲート１４をさらに備える。
　その他の構成は、図１３の電子回路１０１と同様であり、テスト信号発生器１３は、図１４及び図１５に示すように、端子Ｔ２の電圧がＭＯＳトランジスタＭｔｅｓｔのしきい値電圧である電圧Ｖｇｓｔｅｓｔ以下になったときに、テスト信号ＴＥＳＴがＨレベルになる。そして、Ｈレベルのテスト信号ＴＥＳＴに応答して、機能回路１０に内蔵する検査回路２０は機能回路１０に対するデバッグ用途のための所定の検査を実行する。
　なお、出荷検査後もテストモードを無効にしていない。また、入力インターフェース１１，１２は、入力信号を復号して符号化信号を出力する入力回路の一例である。
　以上のように構成された電子回路１では、イネーブル信号ＥＮａがＨレベルであるときは、テスト信号発生器１３がＨレベルのトリガー信号ＴＲＧを出力していても、Ｈレベルのテスト信号ＴＥＳＴを出力することをノアゲート１４が防止する。すなわち、図２に示すように、接地電圧にノイズが重畳しても、Ｈレベルのトリガー信号ＴＲＧが出力されても、イネーブル信号ＥＮａがＨレベルであれば、Ｈレベルのテスト信号ＴＥＳＴを出力しないように構成される。
　以上説明したように、実施形態１によれば、機能回路１０が動作している「チップイネーブル信号ＥＮ＝Ｈレベル」状態では、テストモードのエントリ条件が成立していてもテスト信号ＴＥＳＴがＬレベルからＨレベルに状態遷移しない、すなわち、Ｈレベルのテスト信号ＴＥＳＴを発生することを防止できる。それ故、機能回路を有する電子回路１において、市場で使われるときに間違ってテストモードの動作に入ることを防止できる。
　なお、図１および図１以降の図面の機能回路１０は例えば、リニアレギュレータ、スイッチングレギュレータ、基準電圧発生回路、電子回路等の保護回路、メモリ回路、デジタル処理回路などである。
(変形例１）
　図３は変形例１に係るテスト信号発生器１３Ａの構成例を示す回路図である。また、図４は図３のテスト信号発生器１３Ａの動作を示す各電圧のタイミングチャートである。
　図３において、テスト信号発生器１３Ａは、所定のオフセット電圧を指令信号に印加するオフセット用直流電圧源１５と、コンパレータ１６とを備えて構成される。端子Ｔ２に入力された指令信号ＸＸＸは直流電圧源１５により直流的に正電圧の方向にオフセットされた後、コンパレータ１６の反転入力端子に入力される。コンパレータ１６の非反転入力端子は接地されている。コンパレータ１６は、反転入力端子の電圧が非反転入力端子の電圧以下となったときに（指令信号ＸＸＸに含まれる信号変化）Ｈレベルのテスト信号ＴＥＳＴを出力する。すなわち、図４に示すように、指令信号ＸＸＸの電圧Ｖｘｘｘが－Ｖｏｆｆｓｅｔ以下になったときに、Ｈレベルのテスト信号ＴＥＳＴを出力する。
　以上のように構成された変形例１によれば、実施形態１と同様に、機能回路１０が動作している「チップイネーブル信号ＥＮ＝Ｈレベル」状態では、テストモードのエントリ条件が成立していてもテスト信号ＴＥＳＴがＬレベルからＨレベルに状態遷移しない、すなわち、Ｈレベルのテスト信号ＴＥＳＴを発生することを防止できる。それ故、機能回路を有する電子回路１において、市場で使われるときに間違ってテストモードの動作に入ることを防止できる。
(変形例２）
　図５は変形例２に係るテスト信号発生器１３Ｂの構成例を示す回路図である。また、図６は図５のテスト信号発生器１３Ｂの動作を示す各電圧のタイミングチャートである。
　図５において、テスト信号発生器１３Ａは、所定のオフセット電圧を指令信号に印加するオフセット用直流電圧源１５と、コンパレータ１６とを備えて構成される。端子Ｔ２に入力された指令信号ＸＸＸは直流電圧源１５により直流的に負電圧の方向にオフセットされた後、コンパレータ１６の非反転入力端子に入力される。コンパレータ１６の反転入力端子は電源電圧Ｖｄｄに接続されている。コンパレータ１６は、非反転入力端子の電圧が反転入力端子の電圧以上となったときにＨレベルのテスト信号ＴＥＳＴを出力する。すなわち、図６に示すように、指令信号ＸＸＸの電圧Ｖｘｘｘが（Ｖｄｄ＋Ｖｏｆｆｓｅｔ）以上になったときに、Ｈレベルのテスト信号ＴＥＳＴを出力する。
　以上のように構成された変形例２によれば、実施形態１及び変形例１と同様に、機能回路１０が動作している「チップイネーブル信号ＥＮ＝Ｈレベル」状態では、テストモードのエントリ条件が成立していてもテスト信号ＴＥＳＴがＬレベルからＨレベルに状態遷移しない、すなわち、Ｈレベルのテスト信号ＴＥＳＴを発生することを防止できる。それ故、機能回路を有する電子回路１において、市場で使われるときに間違ってテストモードの動作に入ることを防止できる。
(変形例３）
　図７は変形例３に係るテスト信号発生器１３Ｃの構成例を示す回路図である。図７において、テスト信号発生器１３Ｃは、図５のテスト信号発生器１３Ｂに比較して以下の点が異なる。
（１）オフセット用直流電圧源１５に代えて、互いに直列に接続されかつ端子Ｔ２と接地との間に挿入された分圧抵抗Ｒ１，Ｒ２を備える。
　図７において、端子Ｔ２に入力された指令信号ＸＸＸの電圧は、分圧抵抗Ｒ１，Ｒ２により分圧され、分圧された電圧がコンパレータ１６の非反転入力端子に入力される。以上のように構成されたテスト信号発生器１３Ｃは、図５の変形例２と同様に動作し、同様の作用効果を有する。
(変形例４）
　図８は変形例４に係るテスト信号発生器１３Ｄの構成例を示す回路図である。図８において、テスト信号発生器１３Ｄは、図７のテスト信号発生器１３Ｃに比較して以下の点が異なる。
（１）コンパレータ１６の反転入力端子には、電源電圧Ｖｄｄを、互いに直列に接続された分圧抵抗Ｒ３，Ｒ４により分圧され、分圧された電圧がコンパレータ１６の反転入力端子に入力される。
　図８において、以上のように構成されたテスト信号発生器１３Ｄは、コンパレータ１６の比較基準電圧が電源電圧Ｖｄｄより低下された所定の電圧になることを除いて、図７の変形例３と同様に動作し、同様の作用効果を有する。
（実施形態２）
　図９は実施形態２に係る電子回路１Ａの構成例を示すブロック図である。図９の電子回路１Ａは、図１の電子回路１に比較して以下の点が異なる。
（１）テスト信号発生器１３の出力端子とノアゲート１４の入力端子との間に、入力信号を所定の遅延時間Ｔｄだけ遅延させる遅延回路１７を挿入した。ここで、遅延時間Ｔｄは、入力インターフェース１１の信号処理時間に対応する。
　以下、相違点について説明する。
　図９において、遅延回路１７は、テスト信号発生器１３からのトリガー信号ＴＲＧを所定の遅延時間Ｔｄだけ遅延させた後、遅延信号ＴＤＬＹをノアゲート１４に出力する。
　図１０は図９の電子回路１Ａの動作を示す各電圧のタイミングチャートである。図１０から明らかなように、イネーブル信号ＥＮａがＨレベルのときにテスト信号ＴＥＳＴをＬレベルに固定する回路は、入力インターフェース１１等の信号処理時間等を考慮して、遅延信号ＴＤＬＹのタイミングを調整することができる、という特有の作用効果を有する。その他の作用効果は実施形態１と同様である。
　なお、入力インターフェース１１の信号処理時間を考慮しないときは、遅延回路１７を削除してもよい。
（実施形態３）
　図１１は実施形態３に係る電子回路１Ｂの構成例を示すブロック図である。図１１の電子回路１Ｂは、図９の電子回路１Ａに比較して以下の点が異なる。
（１）別の指令信号ＹＹＹを受信する端子Ｔ３をさらに備える。
（２）端子Ｔ３に接続される入力インターフェース２２及びテスト信号発生器２３をさらに備える。
（３）ノアゲート１４に代えて、３入力端子を有するノアゲート１４Ａを備える。
（４）テスト信号発生器２３とノアゲート１４Ａとの間に、遅延回路１７と同様の構成を有する遅延回路１７Ａを挿入した。
　以下、相違点について説明する。
　図１１において、入力インターフェース２２は端子Ｔ３に入力される指令信号ＹＹＹを所定の立上りエッジ信号である指令信号ＹＹＹａに復号した後、機能回路１０に出力する。また、テスト信号発生器２３は、端子Ｔ３に入力される指令信号ＹＹＹが所定のテストモードの信号条件になったときにＨレベルのトリガー信号ＴＲＧＡを、遅延回路１７Ａを介して遅延信号ＴＤＬＹＡとして機能回路１０に出力する。
　以上のように構成された実施形態３によれば、２つの指令信号ＸＸＸ，ＹＹＹに応答して、入力インターフェース１１の信号処理時間を考慮してテスト信号ＴＥＳＴを発生することができる。その他の作用効果は実施形態２と同様である。
　なお、入力インターフェース１１の信号処理時間を考慮しないときは、遅延回路１７，１７Ａを削除してもよい。また、実施形態４では、２個のトリガー信号ＴＲＧ，ＴＲＧＡを用いてテスト信号ＴＥＳＴを発生しているが、本発明はこれに限らず、例えば３個以上のトリガー信号を用いてテスト信号ＴＥＳＴを発生してもよい。
(実施形態４）
　図１２は実施形態４に係る電子回路１Ｃの構成例を示すブロック図である。図１２の電子回路１Ｃは、図１の電子回路１に比較して以下の点が異なる。
（１）端子Ｔ２及び入力インターフェース１２を削除した。
（２）テスト信号発生器１３は、端子Ｔ１に入力されるイネーブル信号ＥＮに基づいて、指令信号ＸＸＸと同様に所定の信号条件（実施形態１、変形例１、変形例２等）で、トリガー信号ＴＲＧを発生して、遅延回路１７を介して遅延信号ＴＤＬＹとしてノアゲート１４に出力する。
　以上のように構成された実施形態４によれば、イネーブル信号ＥＮに基づいて、指令信号ＸＸＸと同様に所定の信号条件で、トリガー信号ＴＲＧを発生することで、指令信号ＸＸＸ及び端子Ｔ２を設けず、イネーブル信号ＥＮに指令信号ＸＸＸのエントリ条件を兼用させて、トリガー信号ＴＲＧ及びテスト信号ＴＥＳＴを発生することができる。実施形態４は、このことを除き、実施形態１と同様の作用効果を有する。
　なお、図１２において、入力インターフェース１１の信号処理時間を考慮しないときは、遅延回路１７を設けなくてもよい。また、テスト信号発生器１３，２３は、上述のテスト信号発生器１３Ａ～１３Ｄで構成してもよい。
　以上詳述したように、本発明に係る電子回路等によれば、機能回路を有する電子回路において、市場のユーザで使われるときに間違ってテストモードの動作に入ることを防止できる。
１，１Ａ～１Ｃ，１０１　電子回路
１０　機能回路
１１，１２，２２　入力インターフェース
１３，１３Ａ～１３Ｄ，２３　テスト信号発生器
１４，１４Ａ　ノアゲート
１５　直流電圧源
１６　コンパレータ
１７，１７Ａ　遅延回路
２０　検査回路
ＩＮＶ１　インバータ
Ｍｔｅｓｔ　ＭＯＳトランジスタ
Ｒ１～Ｒ１１　抵抗
Ｔ１～Ｔ３　端子

Claims (13)

  1. 　所定の機能を有する機能回路と、前記機能回路のデバッグのための検査を行う検査回路とを備える電子回路であって、
    　前記電子回路を動作状態にさせるイネーブル信号を復号して、復号化イネーブル信号を前記機能回路に出力する入力回路と、
    　前記イネーブル信号に含まれる信号変化に基づいて、テスト信号のためのトリガー信号を発生するテスト信号発生器と、
    　前記復号化イネーブル信号と、前記トリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力する演算素子と、
    を備える電子回路。
  2. 　前記電子回路はさらに、
    　前記テスト信号発生器と前記演算素子との間に挿入され、前記トリガー信号を、前記入力回路の処理時間だけ遅延させて、遅延されたトリガー信号を前記演算素子に出力する遅延回路を、
    備える請求項１に記載の電子回路。
  3. 　所定の機能を有する機能回路と、前記機能回路のデバッグのための検査を行う検査回路とを備える電子回路であって、
    　前記電子回路を動作状態にさせるイネーブル信号を復号して、復号化イネーブル信号を前記機能回路に出力する第１の入力回路と、
    　所定の指令信号を復号して、復号化指令信号を前記機能回路に出力する第２の入力回路と、
    　前記指令信号に含まれる信号変化に基づいて、テスト信号のためのトリガー信号を発生するテスト信号発生器と、
    　前記復号化イネーブル信号と、前記トリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力する演算素子と、
    を備える電子回路。
  4. 　前記電子回路はさらに、
    　前記テスト信号発生器と前記演算素子との間に挿入され、前記トリガー信号を、前記第１の入力回路の処理時間だけ遅延させて、遅延されたトリガー信号を前記演算素子に出力する遅延回路を、
    備える請求項３に記載の電子回路。
  5. 　所定の機能を有する機能回路と、前記機能回路のデバッグのための検査を行う検査回路とを備える電子回路であって、
    　前記電子回路を動作状態にさせるイネーブル信号を復号して、復号化イネーブル信号を前記機能回路に出力する第１の入力回路と、
    　所定の第１の指令信号を復号して、第１の復号化指令信号を前記機能回路に出力する第２の入力回路と、
    　前記第１の指令信号に含まれる信号変化に基づいて、テスト信号のための第１のトリガー信号を発生する第１のテスト信号発生器と、
    　所定の第２の指令信号を復号して、第２の復号化指令信号を前記機能回路に出力する第３の入力回路と、
    　前記第２の指令信号に含まれる信号変化に基づいて、テスト信号のための第２のトリガー信号を発生する第２のテスト信号発生器と、
    　前記復号化イネーブル信号と、前記第１のトリガー信号と、前記第２のトリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力する演算素子と、
    を備える電子回路。
  6. 　前記電子回路はさらに、
    　前記第１のテスト信号発生器と前記演算素子との間に挿入され、前記第１のトリガー信号を、前記第１の入力回路の処理時間だけ遅延させて、遅延された第１のトリガー信号を前記演算素子に出力する第１の遅延回路と、
    　前記第２のテスト信号発生器と前記演算素子との間に挿入され、前記第２のトリガー信号を、前記第１の入力回路の処理時間だけ遅延させて、遅延された第２のトリガー信号を前記演算素子に出力する第２の遅延回路と、
    を備える請求項５に記載の電子回路。
  7. 　前記テスト信号発生器は、
    　抵抗と、ゲート接地のＭＯＳトランジスタとが直列に接続された直列回路であって、所定の電源電圧と前記指令信号の入力端子との間に接続された直列回路と、
    　前記ＭＯＳトランジスタの出力端子からの信号を反転して前記トリガー信号として出力するインバータとを、
    備える、請求項３～６のうちのいずれか１つに記載の電子回路。
  8. 　前記テスト信号発生器は、
    　前記指令信号の入力端子に入力される信号に対して所定のオフセット電圧を印加する直流電圧源と、
    　前記オフセット電圧が印加された信号を、電源電圧又は接地電圧と比較して比較結果信号を前記トリガー信号として出力するコンパレータと、
    を備える、請求項３～６のうちのいずれか１つに記載の電子回路。
  9. 　前記テスト信号発生器は、
    　前記指令信号の入力端子に入力される信号を分圧して分圧電圧を出力する分圧抵抗と、
    　前記分圧電圧を、電源電圧と比較して比較結果信号を前記トリガー信号として出力するコンパレータと、
    を備える、請求項３～６のうちのいずれか１つに記載の電子回路。
  10. 　前記テスト信号発生器は、
    　電源電圧を分圧して第１の分圧電圧を出力する第１の分圧抵抗と、
    　前記指令信号の入力端子に入力される信号を分圧して第２の分圧電圧を出力する第２の分圧抵抗と、
    　前記第１の分圧電圧を、前記第２の分圧電圧と比較して前記トリガー信号として出力するコンパレータと、
    を備える、請求項３～６のうちのいずれか１つに記載の電子回路。
  11. 　所定の機能を有する機能回路と、前記機能回路のデバッグのための検査を行う検査回路とを備える電子回路の検査方法であって、
    　入力回路が、前記電子回路を動作状態にさせるイネーブル信号を復号して、復号化イネーブル信号を前記機能回路に出力するステップと、
    　テスト信号発生器が、前記イネーブル信号に含まれる信号変化に基づいて、テスト信号のためのトリガー信号を発生するステップと、
    　演算素子が、前記復号化イネーブル信号と、前記トリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力するステップと、
    を含む電子回路の検査方法。
  12. 　所定の機能を有する機能回路と、前記機能回路のデバッグのための検査を行う検査回路とを備える電子回路の検査方法であって、
    　第１の入力回路が、前記電子回路を動作状態にさせるイネーブル信号を復号して、復号化イネーブル信号を前記機能回路に出力するステップと、
    　第２の入力回路が、所定の指令信号を復号して、復号化指令信号を前記機能回路に出力するステップと、
    　テスト信号発生器が、前記指令信号に含まれる信号変化に基づいて、テスト信号のためのトリガー信号を発生するステップと、
    　演算素子が、前記復号化イネーブル信号と、前記トリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力するステップと、
    を含む電子回路の検査方法。
  13. 　所定の機能を有する機能回路と、前記機能回路のデバッグのための検査を行う検査回路とを備える電子回路の検査方法であって、
    　第１の入力回路が、前記電子回路を動作状態にさせるイネーブル信号を復号して、復号化イネーブル信号を前記機能回路に出力するステップと、
    　第２の入力回路が、所定の第１の指令信号を復号して、第１の復号化指令信号を前記機能回路に出力するステップと、
    　第１のテスト信号発生器が、前記第１の指令信号に含まれる信号変化に基づいて、テスト信号のための第１のトリガー信号を発生するステップと、
    　第３の入力回路が、所定の第２の指令信号を復号して、第２の復号化指令信号を前記機能回路に出力するステップと、
    　第２のテスト信号発生器が、前記第２の指令信号に含まれる信号変化に基づいて、テスト信号のための第２のトリガー信号を発生するステップと、
    　演算素子が、前記復号化イネーブル信号と、前記第１のトリガー信号と、前記第２のトリガー信号との否定論理和の演算を行い、演算結果の信号を、前記検査を実行することを指示するテスト信号として前記検査回路に出力するステップと、
    を含む電子回路の検査方法。
PCT/JP2022/021960 2022-05-30 2022-05-30 電子回路とその検査方法 WO2023233472A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2022/021960 WO2023233472A1 (ja) 2022-05-30 2022-05-30 電子回路とその検査方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2022/021960 WO2023233472A1 (ja) 2022-05-30 2022-05-30 電子回路とその検査方法

Publications (1)

Publication Number Publication Date
WO2023233472A1 true WO2023233472A1 (ja) 2023-12-07

Family

ID=89025939

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/021960 WO2023233472A1 (ja) 2022-05-30 2022-05-30 電子回路とその検査方法

Country Status (1)

Country Link
WO (1) WO2023233472A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002015599A (ja) * 2000-06-27 2002-01-18 Oki Electric Ind Co Ltd 半導体記憶装置
JP2004171730A (ja) * 2002-10-31 2004-06-17 Renesas Technology Corp 半導体装置および半導体記憶装置
JP2007018710A (ja) * 2006-09-05 2007-01-25 Fujitsu Ltd 半導体装置及びその試験方法
JP2008065862A (ja) * 2006-09-04 2008-03-21 System Fabrication Technologies Inc 半導体記憶装置
JP2011066473A (ja) * 2009-09-15 2011-03-31 Ricoh Co Ltd 半導体装置
JP2014137272A (ja) * 2013-01-16 2014-07-28 Denso Corp 電圧監視装置
US20150285858A1 (en) * 2014-04-02 2015-10-08 Freescale Semiconductor, Inc. Test Mode Entry Interlock
JP2019514094A (ja) * 2016-03-16 2019-05-30 ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． 作動モードとテストモードとの間の移行を制御すること

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002015599A (ja) * 2000-06-27 2002-01-18 Oki Electric Ind Co Ltd 半導体記憶装置
JP2004171730A (ja) * 2002-10-31 2004-06-17 Renesas Technology Corp 半導体装置および半導体記憶装置
JP2008065862A (ja) * 2006-09-04 2008-03-21 System Fabrication Technologies Inc 半導体記憶装置
JP2007018710A (ja) * 2006-09-05 2007-01-25 Fujitsu Ltd 半導体装置及びその試験方法
JP2011066473A (ja) * 2009-09-15 2011-03-31 Ricoh Co Ltd 半導体装置
JP2014137272A (ja) * 2013-01-16 2014-07-28 Denso Corp 電圧監視装置
US20150285858A1 (en) * 2014-04-02 2015-10-08 Freescale Semiconductor, Inc. Test Mode Entry Interlock
JP2019514094A (ja) * 2016-03-16 2019-05-30 ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． 作動モードとテストモードとの間の移行を制御すること

Similar Documents

Publication Publication Date Title
KR100302589B1 (ko) 기준전압발생기의스타트업회로
US10606331B2 (en) Microcontroller unit and protection method for EFT events
US9819332B2 (en) Circuit for reducing negative glitches in voltage regulator
KR20060052325A (ko) 히스테리시스 콤퍼레이터 및 그것을 이용한 리세트 신호발생 회로
US6791373B2 (en) High-voltage detecting circuit
WO2023233472A1 (ja) 電子回路とその検査方法
CN114882934A (zh) 测试电路
CN108693906B (zh) 电压调节器
KR20200034604A (ko) 정전류 회로
KR100399771B1 (ko) 반도체 메모리 장치의 불량 제품 동작 불능 유도 회로
CN113315496B (zh) 电压检测电路以及上电复位电路
JP2019187050A (ja) 開放・地絡検出回路
TWI840929B (zh) 密鑰產生裝置以及密鑰產生方法
JP7279807B2 (ja) フィルタ回路及び半導体装置
CN110943716B (zh) 一种振荡器电路及非易失存储器
JP4421791B2 (ja) レベルシフト回路
JP2017034465A (ja) 半導体装置とそれを用いた電子機器
JP2004180117A (ja) レベルシフト回路
JP4007250B2 (ja) パワーオンリセット回路装置
KR930007005B1 (ko) 마이콤의 리세트 회로
KR20010081400A (ko) 내부전원을 사용하는 디램의 파워-업 회로
KR20000026475A (ko) 파워 온 리셋 회로를 가지는 테스트 회로
TW202314700A (zh) 密鑰產生裝置以及密鑰產生方法
JP4255343B2 (ja) 半導体装置内で生成した遅延時間検査回路を有する半導体装置
KR100253567B1 (ko) 번인 테스트를 위한 내부전압 발생장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22944761

Country of ref document: EP

Kind code of ref document: A1