KR20000026475A - 파워 온 리셋 회로를 가지는 테스트 회로 - Google Patents

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Abstract

본 발명에 따른 테스트 회로는 파워 온 리셋 회로 및 테스트 신호 발생 회로를 포함한다. 상기 파워 온 리셋 회로는 전원 전압이 인가된 후, 상기 전원 전압이 소정의 전압 레벨이 될 때, 내부 회로를 리셋시키는 리셋 신호를 출력한다. 상기 테스트 신호 발생 회로는 외부로부터의 제 1 및 제 2 테스트 신호들에 응답해서 상기 내부 회로를 테스트할 경우에는, 상기 파워 온 리셋 회로의 출력에 관계없이 상기 내부 회로를 테스트하는 하이 레벨의 제 3 테스트 신호를 출력하고 그리고 상기 파워 온 리셋 회로를 테스트할 경우에는 상기 파워 온 리셋 회로의 출력에 상응하는 로우 레벨의 상기 제 3 테스트 신호를 출력한다. 이로써, 상기 테스트 회로는 추가적인 회로 및 동작 전압에 관계없이 상기 내부 회로 및 상기 파워 온 리셋 회로를 테스트 할 수 있다.

Description

파워 온 리셋 회로를 가지는 테스트 회로(TEST CIRCUIT HAVING POWER ON RESET)
본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 구체적으로는 파워 온 리셋 회로(power on reset circuit)를 가지는 테스트 회로(test circuit)에 관한 것이다.
일반적으로, 파워 온 리셋 회로(power on reset;POR)는 주로 칩(chip)의 외부에서 개별 소자나 파워 온 리셋용 IC(integrated circuit)를 이용하여 상기 칩을 초기화하기 위한 리셋 신호(RESET)를 공급한다. 그러나, 점차 반도체 기술의 발달과 가격 경쟁력의 심화로 인해 상기 파워 온 리셋 회로는 상기 칩 내부에 집적화되는 추세이다. 일반적으로, 상기 파워 온 리셋 회로는 단순하게 전원 전압(VCC)이 인가될 경우에만 상기 리셋 신호(RESET)를 발생한다. 그러나, 최근에는 상기 파워 온 리셋 회로를 사용하는 장치들(device)이 다양화됨에 따라 소정의 특정 전압에서 상기 리셋 신호(RESET)를 발생하는 상기 파워 온 리셋 회로가 필요로 되는 추세이다.
상기 파워 온 리셋 회로를 구비하는 상기 IC를 테스트할 때에는, 상기 파워 온 리셋 회로가 상기 특정 전압에서 상기 리셋 신호(RESET)를 발생함으로 인해서 많은 문제점이 발생된다. 예를 들어 상기 IC가 3.3V와 5V의 사이에서 동작되고 그리고 상기 파워 온 리셋 회로가 상기 파워 온 리셋 신호를 발생하는 상기 특정 전압이 3V라고 가정하면, 상기 IC를 테스트하는 테스트 동작시, 상기 IC가 상기 리셋 신호(RESET)가 발생되는 상기 특정 전압(3V)에서 동작이 수행되는 지의 여부와 그리고 상기 리셋 신호(RESET)가 발생되는 상기 특정 전압(3V)이 가변되는 경우에도 상기 IC가 정상적인 동작을 수행하는지의 여부로 인해서 상기 문제점이 발생된다.
상기한 문제점을 해결하기 위해서는 상기 IC의 동작 전압이 정상적으로 발생되는 상기 리셋 신호(RESET)가 발생되는 상기 특정 전압(3V)보다 얼마나 더 낮은 전압에서 동작하는 지를 테스트하여 상기 IC의 동작 전압에 마진(margin)을 주는 것이 바람직하다. 그러나, 이러한 방법은 정상적인 경우에, 상기 파워 온 리셋 회로가 동작을 수행하게 되므로 부가적인 회로를 추가해야 하는 문제점이 발생된다.
따라서 본 발명의 목적은 파워 온 리셋 회로를 가지는 내부 회로를 테스트하는 테스트 회로를 제공하는 것이다.
도 1은 본 발명에 따른 테스트 회로의 상세 회로도이다.
*도면의 주요 부분에 대한 부호 설명
10 : 파워 온 리셋 회로 20 : 테스트 신호 발생 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 파워 온 리셋 회로를 가지는 집적 회로를 테스트하는 테스트 회로는 인가되는 전원 전압이 소정의 전압 레벨이 될 때, 상기 내부 회로를 초기화하는 제 1 리셋 신호를 발생하는 상기 파워 온 리셋 회로 및; 상기 테스트 동작을 알리는 제 1 및 제 2 테스트 신호들 및 외부로부터의 제 2 리셋 신호에 응답해서 상기 파워 온 리셋 회로의 테스트 동작시에는 상기 내부 회로를 리셋시키는 제 3 테스트 신호를 출력하고 그리고 상기 내부 회로의 테스트 동작시에는 상기 내부 회로를 활성화시키는 상기 제 3 테스트 신호를 출력하는 테스트 신호 발생 회로를 포함한다.
이 실시예에 있어서, 상기 테스트 신호 발생 회로는 상기 제 1 및 제 2 테스트 신호들을 조합한 제 1 조합 신호를 출력하는 제 1 앤드 게이트와, 상기 제 1 리셋 신호를 반전시키는 제 1 인버터와, 상기 제 1 조합 신호 및 상기 제 1 인버터에 의해 반전된 상기 제 1 리셋 신호를 조합한 제 2 조합 신호를 출력하는 오어 게이트와, 상기 제 2 조합 신호를 반전시키는 제 2 인버터 및, 상기 제 2 인버터에 의해서 반전된 상기 제 2 조합 신호 및 상기 제 2 리셋 신호를 조합하여 상기 제 3 테스트 신호를 출력하는 제 2 앤드 게이트를 포함한다.
(작용)
이와 같은 장치에 의해서, 추가적인 회로 및 동작 전압에 관계없이 상기 내부 회로 및 파워 온 리셋 회로를 테스트 할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 1에 의거하여 상세히 설명한다.
도 1을 참조하면, 본 발명의 신규한 테스트 회로는 파워 온 리셋 회로(10) 및 테스트 신호 발생 회로(20)를 포함한다. 상기 파워 온 리셋 회로(10)는 전원 전압(VCC)이 인가된 후, 상기 전원 전압(VCC)이 소정의 전압 레벨이 될 때, 내부 회로를 리셋시키는 리셋 신호(RESET)를 출력한다. 상기 테스트 신호 발생 회로(20)는 외부로부터의 테스트 신호들(TEST, TESTB)에 응답해서 상기 내부 회로를 테스트할 경우에는, 상기 파워 온 리셋 회로(10)의 출력에 관계없이 상기 내부 회로를 테스트하는 하이 레벨의 테스트 신호(TSET')를 출력하고 그리고 상기 파워 온 리셋 회로(10)를 테스트할 경우에는 상기 파워 온 리셋 회로(10)의 출력에 상응하는 로우 레벨의 상기 테스트 신호(TEST')를 출력한다. 이로써, 상기 테스트 회로는 추가적인 회로 및 동작 전압에 관계없이 상기 내부 회로 및 상기 파워 온 리셋 회로(10)를 테스트 할 수 있다.
이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.
도 1을 참조하면, 본 발명에 따른 테스트 회로는 파워 온 리셋 회로(10) 및 테스트 신호 발생 회로(20)를 포함한다. 상기 파워 온 리셋 회로(10)는 전원 전압(VCC)이 인가된 후, 상기 전원 전압(VCC)이 소정의 전압 레벨이 될 때, 내부 회로를 리셋시키는 리셋 신호(RESET)를 출력한다. 상기 테스트 신호 발생 회로(20)는 앤드 게이트(21, 25), 인버터들(22, 24) 및 오어 게이트(23)를 포함하며, 외부로부터의 테스트 신호들(TEST, TESTB)에 응답해서 IC상의 상기 내부 회로(도시되지 않음)를 테스트할 경우에는, 상기 파워 온 리셋 회로(10)의 출력에 관계없이 상기 내부 회로를 테스트하는 테스트 신호(TSET')를 출력하고 그리고 상기 파워 온 리셋 회로(10)를 테스트할 경우에는 상기 파워 온 리셋 회로(10)의 출력에 상응하는 테스트 신호(TEST")를 출력한다.
상기 테스트 신호 발생 회로(20)의 상기 앤드 게이트(21)의 제 1 입력 단자는 상기 테스트 신호(TEST)를 받아들이고, 제 2 입력 단자는 상기 테스트 신호(TSETB)를 받아들이고 그리고 출력 단자는 상기 오어 게이트(23)의 제 1 입력 단자에 연결된다. 상기 인버터(22)의 입력 단자는 상기 파워 온 리셋 회로(10)의 출력 단자에 연결되고 그리고 출력 단자는 상기 오어 게이트(23)의 제 2 입력 단자에 연결된다. 상기 오어 게이트(23)의 제 1 입력 단자는 상기 앤드 게이트의 출력 단자에 연결되고, 제 2 입력 단자는 상기 인버터(22)의 출력 단자에 연결되고 그리고 출력 단자는 상기 인버터(24)의 입력 단자에 연결된다.
상기 인버터(24)의 입력 단자는 상기 오어 게이트(23)의 출력 단자에 연결되고 그리고 출력 단자는 상기 앤드 게이트(25)의 제 1 입력 단자에 연결된다. 상기 앤드 게이트(25)의 제 1 입력 단자는 상기 인버터(24)의 출력 단자에 연결되고, 제 2 입력 단자는 외부로부터의 리셋 신호(RESET')를 받아들이고 그리고 출력 단자는 도시되지는 않았지만, 상기 내부 회로에 연결된다.
이하, 도 1을 참조하여 본 발명에 따른 테스트 회로의 동작이 설명된다.
도 1을 참조하면, 상기 테스트 회로의 동작은 상기 내부 회로를 테스트하는 제 1 테스트 동작 및 상기 파워 온 리셋 회로(10)를 테스트하는 제 2 테스트 동작으로 구분될 수 있다. 우선, 상기 내부 회로를 테스트하는 상기 제 1 테스트 동작에서는, 하이 레벨의 상기 테스트 신호(TEST), 하이 레벨의 상기 테스트 신호(TEST) 및 로우 레벨에서 하이 레벨로 천이되는 상기 리셋 신호(RESET')가 상기 테스트 신호 발생 회로(20)로 입력된다. 이때, 상기 파워 온 리셋 회로(10)는 인가되는 전원 전압(VCC)이 소정의 전압 레벨에 다다르면, 상기 내부 회로를 초기화하는 하이 레벨의 상기 리셋 신호(RESET)를 출력한다.
상기 앤드 게이트(21)는 하이 레벨의 상기 테스트 신호들(TEST, TESTB)을 조합한 하이 레벨의 제 1 조합 신호(COM1)를 출력한다. 상기 인버터(22)는 상기 파워 온 리셋 회로(10)로부터의 하이 레벨의 상기 리셋 신호(RESET)를 로우 레벨로 반전시킨다. 상기 오어 게이트(23)는 하이 레벨의 상기 제 1 조합 신호(COM1) 및 로우 레벨의 상기 리셋 신호(RESET)를 조합한 하이 레벨의 제 2 조합 신호(COM2)를 출력한다. 이때, 상기 리셋 신호(RESET)는 상기 제 2 조합 신호(COM2)의 전압 레벨에 영향을 미치지 못한다. 상기 인버터(24)는 하이 레벨의 상기 제 2 조합 신호(COM2)를 로우 레벨로 반전시킨다. 상기 앤드 게이트(25)는 하이 레벨의 상기 제 2 조합 신호(COM2) 및 하이 레벨의 상기 리셋 신호(RESET')를 조합하여 상기 내부 회로를 테스트하는 하이 레벨의 테스트 신호(TEST')를 출력한다.
그리고, 상기 파워 온 리셋 회로(10)를 테스트하는 상기 제 2 테스트 동작에서는, 하이 레벨의 상기 테스트 신호(TEST), 로우 레벨의 상기 테스트 신호(TEST) 및 로우 레벨에서 하이 레벨로 천이되는 상기 리셋 신호(RESET')가 상기 테스트 신호 발생 회로(20)로 입력된다. 이때, 상기 파워 온 리셋 회로(10)는 인가되는 전원 전압(VCC)이 소정의 전압 레벨에 다다르면, 상기 내부 회로를 초기화하는 하이 레벨의 상기 리셋 신호(RESET)를 출력한다.
상기 앤드 게이트(21)는 하이 레벨의 상기 테스트 신호(TEST), 로우 레벨의 상기 테스트 신호(TESTB)를 조합한 로우 레벨의 상기 제 1 조합 신호(COM1)를 출력한다. 상기 인버터(22)는 상기 파워 온 리셋 회로(10)로부터의 하이 레벨의 상기 리셋 신호(RESET)를 로우 레벨로 반전시킨다. 상기 오어 게이트(23)는 로우 레벨의 상기 제 1 조합 신호(COM1) 및 로우 레벨의 상기 리셋 신호(RESET)를 조합한 로우 레벨의 제 2 조합 신호(COM2)를 출력한다. 이때, 상기 리셋 신호(RESET)는 상기 제 2 조합 신호(COM2)의 전압 레벨에 영향을 미치게 된다. 즉, 상기 리셋 신호(RESET)의 전압 레벨에 따라서 상기 제 2 조합 신호(COM2)의 전압 레벨이 결정된다.
상기 인버터(24)는 로우 레벨의 상기 제 2 조합 신호(COM2)를 하이 레벨로 반전시킨다. 상기 앤드 게이트(25)는 로우 레벨의 상기 제 2 조합 신호(COM2) 및 하이 레벨의 상기 리셋 신호(RESET')를 조합하여 상기 내부 회로의 동작을 비활성화시키는 로우 레벨의 상기 테스트 신호(TEST')를 출력한다. 상기 내부 회로의 동작이 비활성화되면, 상기 파워 온 리셋 회로(10)를 테스트하기 위해 상기 전원 전압(VCC)의 전압 레벨을 낮추면서, 상기 파워 온 리셋 회로(10)의 동작을 테스트 할 수 있다. 그리고 정상 동작시에는, 상기 테스트 신호(TEST)를 로우 레벨로 유지시키고 그리고 상기 리셋 신호를 하이 레벨로 유지시킴으로써, 상기 파워 온 리셋 회로 및 상기 내부 회로는 정상적인 동작을 수행한다.
상기한 바와 같이, 본 발명에 따른 테스트 회로는 상기 내부 회로 및 상기 파워 온 리셋 회로를 테스트 동작에 따라 각각 테스트함으로써, 상기 내부 회로 및 상기 파워 온 리셋 회로를 테스트함으로 인해서 발생되는 추가적인 회로 및 동작 전압에 의해 발생되는 문제점을 해결할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 상기 내부 회로 및 상기 파워 온 리셋 회로를 테스트 동작에 따라 각각 테스트함으로써, 동작 전압에 관계없이 상기 내부 회로 및 상기 파워 온 리셋 회로를 테스트할 수 있다.

Claims (2)

  1. 파워 온 리셋 회로를 가지는 집적 회로를 테스트하는 테스트 회로에 있어서:
    인가되는 전원 전압이 소정의 전압 레벨이 될 때, 상기 내부 회로를 초기화하는 제 1 리셋 신호를 발생하는 상기 파워 온 리셋 회로 및;
    상기 테스트 동작을 알리는 제 1 및 제 2 테스트 신호들 및 외부로부터의 제 2 리셋 신호에 응답해서 상기 파워 온 리셋 회로의 테스트 동작시에는 상기 내부 회로를 리셋시키는 제 3 테스트 신호를 출력하고 그리고 상기 내부 회로의 테스트 동작시에는 상기 내부 회로를 활성화시키는 상기 제 3 테스트 신호를 출력하는 테스트 신호 발생 회로를 포함하는 것을 특징으로 하는 테스트 회로.
  2. 제 1항에 있어서,
    상기 테스트 신호 발생 회로는,
    상기 제 1 및 제 2 테스트 신호들을 조합한 제 1 조합 신호를 출력하는 제 1 앤드 게이트와,
    상기 제 1 리셋 신호를 반전시키는 제 1 인버터와,
    상기 제 1 조합 신호 및 상기 제 1 인버터에 의해 반전된 상기 제 1 리셋 신호를 조합한 제 2 조합 신호를 출력하는 오어 게이트와,
    상기 제 2 조합 신호를 반전시키는 제 2 인버터 및,
    상기 제 2 인버터에 의해서 반전된 상기 제 2 조합 신호 및 상기 제 2 리셋 신호를 조합하여 상기 제 3 테스트 신호를 출력하는 제 2 앤드 게이트를 포함하는 것을 특징으로 하는 테스트 회로.
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