KR100386084B1 - 파워 온 리셋에 대한 구성정보 검출회로 - Google Patents
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Abstract
본 발명은 파워 온 리셋에 대한 구성정보 검출회로에 관한 것으로, 종래에는 내부의 파워 온 리셋신호에 대한 구성정보와 외부 리셋 핀으로부터 입력되는 외부 리셋신호에 대한 구성정보가 동일한 래치부를 통해 래치되어 출력됨에 따라 파워 온 리셋신호에 대한 구성정보를 별도로 검출할 수 없게 되어 초기 시스템 셋팅을 테스트할 수 없는 문제점이 있었다. 따라서, 본 발명에서는 파워 온 리셋에 대한 구성정보와 외부 리셋 핀에 대한 구성정보로부터 파워 온 리셋에 대한 구성정보를 별도로 검출할 수 있도록 하여 파워 온 리셋에 대한 구성정보의 래치여부를 테스트할 수 있게 됨에 따라 초기 시스템 셋팅 불량을 방지할 수 있는 효과가 있다.
Description
본 발명은 파워 온 리셋에 대한 구성정보 검출회로에 관한 것으로, 특히 파워 온 리셋에 대한 구성정보와 외부 리셋 핀에 대한 구성정보로부터 파워 온 리셋에 대한 구성정보를 별도로 검출하여 테스트할 수 있도록 한 파워 온 리셋에 대한 구성정보 검출회로에 관한 것이다.
종래의 기술을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래의 기술을 보인 예시도로서, 이에 도시한 바와같이 초기 파워 온에 의한 전원전압(VDD)의 상승을 검출하여 파워 온 리셋신호(POR)를 출력하는 파워 온 리셋검출부(1)와; 외부 리셋 핀으로부터 인가되는 리셋신호(RSTB)를 반전시키는 인버터(INV1)와; 상기 인버터(INV1)를 통해 반전된 리셋신호(RSTB)의 하강에지를 검출하여 외부 리셋검출신호(ORD)를 출력하는 외부 리셋검출부(2)와; 상기 파워 온 리셋신호(POR)와 외부 리셋검출신호(ORD)를 오아조합하여 구성정보 읽기신호(CONF-READ)를 출력하는 오아게이트(OR1)와; 상기 구성정보 읽기신호(CONF-READ)를 입력받아 어드레스(ADD[15:0])와 읽기신호(READ)를 발생시키는 어드레스/읽기신호 발생부(3)와; 상기 어드레스(ADD[15:0])와 읽기신호(READ)에 의해 구성부(CONF-WORD)로부터 해당 비트(BIT1)의 데이터가 출력되는 이피롬(4)과; 상기 이피롬(4)의 해당 비트(BIT1) 데이터를 입력단(D)에 입력받아 클럭단(CK)에 입력되는 상기 구성정보 읽기신호(CONF-READ)에 의해 래치시켜 출력단(Q)을 통해 구성정보(CONF-DATA)로 출력하는 래치부(5)로 구성된다.
이하, 상기한 바와같이 구성되는 종래 기술의 동작을 첨부한 도2의 신호 파형도를 참조하여 상세히 설명한다.
먼저, 초기 파워 온에 의해 전원전압(VDD)이 저전위에서 고전위로 상승하면, 상기 파워 온 리셋검출부(1)가 고전위 펄스를 파워 온 리셋신호(POR)로 출력하고, 파워 온 리셋신호(POR)는 오아게이트(OR1)를 통해 고전위 펄스의 구성정보 읽기신호(CONF-READ)로 출력된다.
그리고, 상기 어드레스/읽기신호 발생부(3)는 구성정보 읽기신호(CONF-READ)의 고전위 펄스 구간에 어드레스(ADD[15:0])와 읽기신호(READ)를 발생시키고, 이 어드레스(ADD[15:0])와 읽기신호(READ)는 상기 이피롬(4)에 입력되어 구성부(CONF-WORD)로부터 파워 온 리셋에 대한 해당 비트(BIT1)의 데이터가 출력된다.
따라서, 래치부(5)는 입력단(D)에 이피롬(4) 구성부(CONF-WORD)로부터 파워 온 리셋에 대한 해당 비트(BIT1)의 데이터를 입력받아 클럭단(CK)에 입력되는 구성정보 읽기신호(CONF-READ)에 의해 래치시켜 출력단(Q)을 통해 파워 온 리셋에 대한 구성정보(CONF-DATA)로 출력한다.
한편, 외부 리셋 핀에 의해 리셋신호(RSTB)가 저전위에서 고전위로 상승하는 경우에는 상기 외부 리셋검출부(2)가 인버터(INV1)를 통해 반전된 리셋신호(RSTB)의 하강에지를 검출하여 고전위 펄스를 외부 리셋검출신호(ORD)로 출력하고, 이와같은 외부 리셋검출신호(ORD)는 오아게이트(OR1)를 통해 고전위 펄스의 구성정보 읽기신호(CONF-READ)로 출력된다.
그리고, 상기 어드레스/읽기신호 발생부(3)는 구성정보 읽기신호(CONF-READ)의 고전위 펄스 구간에 어드레스(ADD[15:0])와 읽기신호(READ)를 발생시키고, 이 어드레스(ADD[15:0])와 읽기신호(READ)는 상기 이피롬(4)에 입력되어 구성부(CONF-WORD)로부터 외부 리셋에 대한 해당 비트(BIT1)의 데이터가 출력된다.
따라서, 래치부(5)는 입력단(D)에 이피롬(4) 구성부(CONF-WORD)로부터 해당 비트(BIT1)의 데이터를 입력받아 클럭단(CK)에 입력되는 구성정보 읽기신호(CONF-READ)에 의해 래치시켜 출력단(Q)을 통해 외부 리셋에 대한 구성정보(CONF-DATA)로 출력한다.
그러나, 상기한 바와같은 종래의 기술은 내부의 파워 온 리셋신호에 대한 구성정보와 외부 리셋 핀으로부터 입력되는 외부 리셋신호에 대한 구성정보가 동일한 래치부를 통해 래치되어 출력됨에 따라 파워 온 리셋신호에 대한 구성정보를 별도로 검출할 수 없게 되어 초기 시스템 셋팅을 테스트할 수 없는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 파워 온 리셋에 대한 구성정보와 외부 리셋 핀에 대한 구성정보로부터 파워 온 리셋에 대한 구성정보를 별도로 검출하여 테스트할 수 있도록 한 파워 온 리셋에 대한 구성정보 검출회로를 제공하는데 있다.
도1은 종래의 기술을 보인 예시도.
도2는 도1에 있어서, 신호 파형도.
도3은 본 발명의 일 실시예를 보인 회로 구성도.
도4는 도3에 있어서, 신호 파형도.
***도면의 주요부분에 대한 부호의 설명***
1:파워 온 리셋검출부 2:외부 리셋검출부
3:어드레스/읽기신호 발생부 4:이피롬
5,12:래치부 11:하강에지 검출부
INV1:인버터 OR1:오아게이트
AND11,AND12:앤드게이트 BUS:버스
RSTB:리셋신호 ORD:외부 리셋검출신호
POR:파워 온 리셋신호 VDD:전원전압
CONF-READ:구성정보 읽기신호 ADD[15:0]:어드레스
READ:읽기신호 CONF-WORD:구성부
BIT1:비트 CONF-DATA:구성정보
PORD:파워 온 리셋검출신호 POR-DATA:파워 온 리셋데이터
INT-CLK:내부 클럭신호 INT-READ:내부 읽기신호
LAT-READ:래치 읽기신호
상기한 바와같은 본 발명의 목적을 달성하기 위한 파워 온 리셋에 대한 구성정보 검출회로는 초기 파워 온에 의한 전원전압의 상승을 검출하는 파워 온 리셋검출부와; 외부 입력 핀으로부터 리셋신호를 인버터를 통해 인가받아 하강에지를 검출하는 외부 리셋검출부와; 상기 파워 온 리셋검출부와 외부 리셋검출부의 출력신호를 오아조합하는 오아게이트와; 상기 오아게이트의 출력신호에 따라 어드레스와 읽기신호를 발생시키는 어드레스/읽기신호 발생부와; 상기 어드레스와 읽기신호에 의해 구성부로부터 해당 비트의 데이터가 출력되는 이피롬과; 상기 이피롬의 해당 비트 데이터를 입력단에 입력받아 클럭단에 입력되는 상기 오아게이트의 출력신호에 의해 래치시켜 출력단을 통해 구성정보로 출력하는 제1래치부와; 상기 파워 온 리셋검출부의 출력신호로부터 하강에지를 검출하는 하강에지 검출부와; 상기 제1래치부의 출력 구성정보를 입력단에 입력받아 클럭단에 입력되는 상기 하강에지 검출부의 출력신호에 의해 래치시켜 출력단을 통해 출력하는 제2래치부와; 상기 외부 리셋 핀으로부터 입력되는 리셋신호를 내부 클럭 및 내부 읽기신호와 앤드조합하는 제1앤드게이트와; 상기 제2래치부의 출력신호를 제1앤드게이트의 출력신호와 앤드조합하여 래치된 파워 온 구성정보를 출력하는 제2앤드게이트를 구비하여 구성되는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 파워 온 리셋에 대한 구성정보 검출회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명의 일 실시예를 보인 회로구성도로서, 이에 도시한 바와같이 초기 파워 온에 의한 전원전압(VDD)의 상승을 검출하여 파워 온 리셋신호(POR)를 출력하는 파워 온 리셋검출부(1)와; 외부 입력 핀에서 인가되는 리셋신호(RSTB)를 반전시키는 인버터(INV1)와; 상기 인버터(INV1)를 통해 반전된 리셋신호(RSTB)의하강에지를 검출하여 외부 리셋검출신호(ORD)를 출력하는 외부 리셋검출부(2)와; 상기 파워 온 리셋신호(POR)와 외부 리셋검출신호(ORD)를 오아조합하여 구성정보 읽기신호(CONF-READ)를 출력하는 오아게이트(OR1)와; 그 구성정보 읽기신호(CONF-READ)를 입력받아 어드레스(ADD[15:0])와 읽기신호(READ)를 발생시키는 어드레스/읽기신호 발생부(3)와; 상기 어드레스(ADD[15:0])와 읽기신호(READ)에 의해 구성부(CONF-WORD)로부터 해당 비트(BIT1)의 데이터가 출력되는 이피롬(4)과; 상기 이피롬(4)의 해당 비트(BIT1) 데이터를 입력단(D)에 입력받아 클럭단(CK)에 입력되는 상기 구성정보 읽기신호(CONF-READ)에 의해 래치시켜 출력단(Q)을 통해 구성정보(CONF-DATA)로 출력하는 래치부(5)와; 상기 파워 온 리셋신호(POR)의 하강에지를 검출하여 파워 온 리셋검출신호(PORD)로 출력하는 하강에지 검출부(11)와; 상기 래치부(5)의 구성정보(CONF-DATA)를 입력단(D)에 입력받아 클럭단(CK)에 입력되는 상기 파워 온 리셋검출신호(PORD)에 의해 래치시켜 출력단(Q)을 통해 파워 온 리셋데이터(POR-DATA)로 출력하는 래치부(12)와; 상기 외부 입력 핀에서 인가되는 리셋신호(RSTB)와 내부 클럭신호(INT-CLK) 및 내부 읽기신호(INT-READ)를 앤드조합하여 래치 읽기신호(LAT-READ)를 출력하는 앤드게이트(AND11)와; 상기 파워 온 리셋데이터(POR-DATA)와 래치 읽기신호(LAT-READ)를 앤드조합하여 버스(BUS)에 출력하는 앤드게이트(AND12)로 구성된다.
이하, 상기한 바와같은 본 발명에 의한 파워 온 리셋에 대한 구성정보 검출회로의 동작을 첨부한 도4의 신호 파형도를 참조하여 상세히 설명한다.
먼저, 파워 온 리셋에 대한 구성정보와 외부 리셋에 대한 구성정보의 출력은종래와 동일하게 이루어지므로, 상세한 설명을 생략한다.
본 발명에서는 상기 파워 온 리셋검출부(1)로부터 초기 파워 온에 의한 전원전압(VDD)의 상승으로 인하여 고전위 펄스의 파워 온 리셋신호(POR)가 출력되면, 상기 하강에지 검출부(11)가 파워 온 리셋신호(POR)의 하강에지를 검출하여 고전위 펄스의 파워 온 리셋검출신호(PORD)를 출력한다.
한편, 상기 래치부(12)는 래치부(5)의 파워 온 리셋에 대한 구성정보(CONF-DATA)를 입력단(D)에 입력받아 상기 파워 온 리셋검출신호(PORD)의 고전위 펄스가 클럭단(CK)에 입력되면, 출력단(Q)으로 파워 온 리셋데이터(POR-DATA)를 래치한다.
상기한 상태에서 외부 입력 핀에서 인가되는 리셋신호(RSTB)가 저전위에서 고전위로 상승한 이후에 내부 클럭신호(INT-CLK) 및 내부 읽기신호(INT-READ)와 리셋신호(RSTB)를 앤드게이트(AND11)를 통해 앤드조합하여 래치 읽기신호(LAT-READ)를 생성하고, 상기 래치된 파워 온 리셋데이터(POR-DATA)와 래치 읽기신호(LAT-READ)를 앤드게이트(AND12)를 통해 앤드조합하여 버스(BUS)에 출력함으로써, 파워 온 리셋에 대한 래치된 파워 온 리셋데이터(POR-DATA)를 검출할 수 있게 된다.
상기한 바와같은 본 발명에 의한 파워 온 리셋에 대한 구성정보 검출회로는 파워 온 리셋에 대한 구성정보와 외부 리셋 핀에 대한 구성정보로부터 파워 온 리셋에 대한 구성정보를 별도로 검출함으로써, 파워 온 리셋에 대한 구성정보의 래치여부를 테스트할 수 있게 되어 초기 시스템 셋팅 불량을 방지할 수 있는 효과가 있다.
Claims (1)
- 초기 파워 온에 의한 전원전압의 상승을 검출하는 파워 온 리셋검출부와; 외부 입력 핀으로부터 리셋신호를 인버터를 통해 인가받아 하강에지를 검출하는 외부 리셋검출부와; 상기 파워 온 리셋검출부와 외부 리셋검출부의 출력신호를 오아조합하는 오아게이트와; 상기 오아게이트의 출력신호에 따라 어드레스와 읽기신호를 발생시키는 어드레스/읽기신호 발생부와; 상기 어드레스와 읽기신호에 의해 구성부로부터 해당 비트의 데이터가 출력되는 이피롬과; 상기 이피롬의 해당 비트 데이터를 입력단에 입력받아 클럭단에 입력되는 상기 오아게이트의 출력신호에 의해 래치시켜 출력단을 통해 구성정보로 출력하는 제1래치부와; 상기 파워 온 리셋검출부의 출력신호로부터 하강에지를 검출하는 하강에지 검출부와; 상기 제1래치부의 출력 구성정보를 입력단에 입력받아 클럭단에 입력되는 상기 하강에지 검출부의 출력신호에 의해 래치시켜 출력단을 통해 출력하는 제2래치부와; 상기 외부 리셋 핀으로부터 입력되는 리셋신호를 내부 클럭 및 내부 읽기신호와 앤드조합하는 제1앤드게이트와; 상기 제2래치부의 출력신호를 제1앤드게이트의 출력신호와 앤드조합하여 래치된 파워 온 구성정보를 출력하는 제2앤드게이트를 구비하여 구성되는 것을 특징으로 하는 파워 온 리셋에 대한 구성정보 검출회로.
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