KR100670697B1 - 반도체 메모리 소자 및 그 구동방법 - Google Patents

반도체 메모리 소자 및 그 구동방법 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부 로직 초기화 기술에 관한 것이다. 본 발명은 외부 리셋 핀을 구비하지 않더라도 전원전압(VDD)이 안정화된 동작 상태에서의 내부 로직에 대한 초기화가 가능한 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다. 본 발명은 외부 리셋핀이 없는 반도체 메모리 소자에서 외부 전원전압(VDD)의 인가 초기뿐만 아니라 소자 동작이 진행 중인 도중에도 내부 로직을 초기화할 수 있게 하기 위해서 파워업 회로 외에 별도의 내부 초기화 신호 생성 회로를 채택하였다. 내부 리셋 신호 생성 회로는 임의의 핀과 테스트 모드를 이용하여 쉽게 구현 가능하며, 이 경우 지정된 핀의 상태로 내부 로직의 초기화를 제어할 수 있다. 한편, 상기와 같은 별도의 초기화 구조는 내부전원 발생부를 제외한 나머지 내부 로직만을 초기화할 수 있도록 분리 제어하는 것이 바람직하다. 만일 소자 동작 중에 내부전원 발생부가 초기화되면 다시 복잡한 파워업 시퀀스를 거쳐야 정상적인 소자 동작이 가능하기 때문이다.
파워업 신호, 내부 리셋 신호, 외부 핀, 초기화, 테스트 모드

Description

반도체 메모리 소자 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도 1은 종래기술에 따른 반도체 메모리 소자의 초기화 구조를 나타낸 블럭 다이어그램.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 초기화 구조를 나타낸 블럭 다이어그램.
도 3은 도 2의 내부 리셋 신호 생성부의 구현예를 나타낸 블럭 다이어그램.
도 4는 도 3의 논리 조합부의 로직 구현예를 나타낸 도면.
도 5a 및 도 5b는 각각 도 2의 내부 로직 초기화 신호 생성부의 로직 구현예를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
200: 파워업 신호 생성부
210: 내부전원 발생부
220: 내부 로직부
230: 내부 리셋 신호 생성부
240: 내부 로직 초기화 신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부 로직 초기화 기술에 관한 것이다.
반도체 메모리 소자에는 다양한 형태의 내부 로직들과 안정적인 소자 동작을 보증하기 위한 내부전원 발생 블럭 - 전원전압(VDD)을 받아서 코어전압(Vcore), 주변회로전압(Vperi), 비트라인 프리차지전압(VBLP) 등을 생성하는 블럭임 - 이 존재한다. 이 내부 로직들은 반도체 메모리 소자에 전원이 공급되어 본격적으로 동작하기 이전에 특정한 값으로 초기화되어 있어야 한다. 또한, 내부전원의 경우, 반도체 메모리 소자의 내부 회로의 전원 단자에 바이어스를 공급하게 되는데, 이들 내부전원이 전원전압(VDD) 인가시 적정한 전압 레벨을 갖지 못하면 래치-업(latch-up)과 같은 문제가 발생되어 소자의 신뢰성(reliability)을 보장하기 어렵다. 이처럼 반도체 메모리 소자의 내부 로직의 초기화와 내부전원의 불안정에 의한 래치-업을 방지하기 위하여 반도체 메모리 소자 내부에 파워업 회로를 구비하고 있다.
도 1은 종래기술에 따른 반도체 메모리 소자의 초기화 구조를 나타낸 블럭 다이어그램이다.
도 1을 참조하면, 우선 파워업 신호 생성부(100)는 파워 인가시 전원전압 (VDD)의 레벨이 예정된 임계 레벨에 이르면 펄스 형태로 활성화되는 파워업 신호(pwrup)를 생성하는 블럭이다. 통상 파워업 신호(pwrup)는 외부로부터 인가된 전원전압(VDD)의 레벨 상승을 감지하여 전원전압(VDD)이 임계 레벨보다 낮은 구간에서는 논리레벨 로우(low) 상태를 유지하다가 전원전압(VDD)이 임계 레벨에 이르면 논리레벨 하이(high)로 펄싱한 후 다시 논리레벨 로우로 상태를 유지한다.
한편, 내부 로직부(120)는 래치, 플립플롭 등의 순차회로나, 다이나믹 회로와 같은 디지털 회로를 구비하며, 파워업 신호(pwrup)에 응답하여 순차회로의 상태 및 디지털 회로의 내부신호의 상태가 예정된 값으로 초기화된다.
또한, 내부전원 발생부(110)는 대부분 아날로그 회로로 구성되는데, 전원전압(VDD)의 레벨이 임계 레벨 이상으로 상승하여 파워업 신호(pwrup)가 천이된 이후에 내부전원 생성 동작을 수행하여 내부전원의 레벨이 안정화되도록 한다.
파워업 신호(pwrup)는 반도체 메모리 소자에 전원전압(VDD)이 인가되어 안정화된 이후에는 천이하지 않는다. 그런데, 반도체 메모리 소자의 전원전압(VDD)이 안정화된 이후에 동작하는 경우에 불량이 발생하는 경우, 이러한 불량이 잘못된 초기화 동작에 의한 것인지, 아닌지를 파악하기가 어렵다. 이 경우, DDR3 SDRAM과 같이 파워업 회로 외에도 다른 구조(예컨대, 외부 리셋 핀)를 통한 내부 로직의 초기화가 가능하다면 소자 동작 중에 발생하는 불량이 잘못된 초기화 동작에 의한 것인지 아닌지를 쉽게 판단할 수 있다.
그러나, DDR3 SDRAM과 같은 특정 메모리 소자를 제외한 대부분의 반도체 메모리 소자는 외부 리셋 핀과 같은 별도의 초기화 구조를 구비하고 있지 않기 때문 에 전원전압(VDD)의 안정화 상태에서 발생하는 불량에 대한 대처가 어렵다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 외부 리셋 핀을 구비하지 않더라도 전원전압(VDD)이 안정화된 동작 상태에서의 내부 로직에 대한 초기화가 가능한 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전원전압의 레벨이 예정된 임계 레벨 이상인 구간에서 활성화되는 파워업 신호를 생성하기 위한 파워업 신호 생성수단; 외부 핀 - 상기 외부 핀은 리셋 전용 핀이 아님 - 을 통해 입력된 패드 신호에 응답하여 내부 리셋 신호를 생성하기 위한 내부 리셋 신호 생성수단; 상기 파워업 신호와 상기 내부 리셋 신호에 응답하여 내부 로직 초기화 신호를 생성하기 위한 내부 로직 초기화 신호 생성수단; 및 상기 내부 로직 초기화 신호에 응답하여 예정된 값으로 초기화되는 내부 로직들을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 전원전압의 레벨이 예정된 임계 레벨 이상인 구간에서 활성화되는 파워업 신호를 생성하기 위한 파워업 신호 생성수단; 각종 테스트 모드 신호를 생성하기 위한 테스트 모드 결정수단; 외부 핀 - 상기 외 부 핀은 리셋 전용 핀이 아님 - 을 통해 입력된 패드 신호와 상기 테스트 모드 결정수단으로부터 출력된 리셋 테스트 모드 신호를 논리 조합하여 내부 리셋 신호를 생성하기 위한 논리 조합수단; 상기 파워업 신호와 상기 내부 리셋 신호에 응답하여 내부 로직 초기화 신호를 생성하기 위한 내부 로직 초기화 신호 생성수단; 및 상기 내부 로직 초기화 신호에 응답하여 예정된 값으로 초기화되는 내부 로직들을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 전원전압의 레벨이 예정된 임계 레벨 이상인 구간에서 활성화되는 파워업 신호를 생성하는 단계; 외부 핀 - 상기 외부 핀은 리셋 전용 핀이 아님 - 을 통해 입력된 패드 신호에 응답하여 내부 리셋 신호를 생성하는 단계; 상기 파워업 신호와 상기 내부 리셋 신호에 응답하여 내부 로직 초기화 신호를 생성하는 단계; 및 상기 내부 로직 초기화 신호에 응답하여 내부 로직들을 예정된 값으로 초기화하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 전원전압의 레벨이 예정된 임계 레벨 이상인 구간에서 활성화되는 파워업 신호를 생성하는 단계; 리셋 테스트 모드 신호를 생성하는 단계; 외부 핀 - 상기 외부 핀은 리셋 전용 핀이 아님 - 을 통해 입력된 패드 신호와 상기 리셋 테스트 모드 신호를 논리 조합하여 내부 리셋 신호를 생성하는 단계; 상기 파워업 신호와 상기 내부 리셋 신호에 응답하여 내부 로직 초기화 신호를 생성하는 단계; 및 상기 내부 로직 초기화 신호에 응답하여 내부 로직들을 예정된 값으로 초기화하는 단계를 포함하는 반도체 메모리 소자의 구동방법 이 제공된다.
본 발명은 외부 리셋핀이 없는 반도체 메모리 소자에서 외부 전원전압(VDD)의 인가 초기뿐만 아니라 소자 동작이 진행 중인 도중에도 내부 로직을 초기화할 수 있게 하기 위해서 파워업 회로 외에 별도의 내부 초기화 신호 생성 회로를 채택하였다. 내부 리셋 신호 생성 회로는 임의의 핀과 테스트 모드를 이용하여 쉽게 구현 가능하며, 이 경우 지정된 핀의 상태로 내부 로직의 초기화를 제어할 수 있다. 한편, 상기와 같은 별도의 초기화 구조는 내부전원 발생부를 제외한 나머지 내부 로직만을 초기화할 수 있도록 분리 제어하는 것이 바람직하다. 만일 소자 동작 중에 내부전원 발생부가 초기화되면 다시 복잡한 파워업 시퀀스를 거쳐야 정상적인 동작이 가능하기 때문이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 초기화 구조를 나타낸 블럭 다이어그램이다.
도 2를 참조하면, 본 실시예에 따른 반도체 메모리 소자는, 전원전압(VDD)의 레벨이 예정된 임계 레벨 이상인 구간에서 활성화되는 파워업 신호(pwrup)를 생성하기 위한 파워업 신호 생성부(200)와, 임의의 외부 핀을 통해 입력된 패드 신호(pad_in)에 응답하여 내부 리셋 신호(reseti)를 생성하기 위한 내부 리셋 신호 생 성부(230)와, 파워업 신호(pwrup)와 내부 리셋 신호(reseti)에 응답하여 내부 로직 초기화 신호(reset)를 생성하기 위한 내부 로직 초기화 신호 생성부(240)와, 내부 로직 초기화 신호(reset)에 응답하여 예정된 값으로 초기화되는 내부 로직부(220)를 구비한다.
여기서, 임의의 외부 핀이라 함은 외부 리셋 전용 핀이 아닌 일반핀(예컨대, 어드레스 핀) 중 내부 리셋 신호 생성을 위해 할당된 핀을 의미한다. 또한, 내부 로직부(220)에는 래치, 플립플롭 등의 순차회로나, 다이나믹 회로와 같은 디지털 회로가 구비된다.
또한, 내부 로직의 초기화와 직접적인 관련은 없으나, 본 실시예에 따른 반도체 메모리 소자는 파워업 신호(pwrup)에 응답하여 전원전압(VDD)으로 각종 내부전원을 생성하기 위한 내부전원 발생부(210)를 구비한다. 내부전원 발생부(210)에는 코어전압(Vcore) 발생기, 주변회로전압(Vperi) 발생기, 비트라인 프리차지전압(VBLP) 발생기 등이 포함된다.
도 3은 도 2의 내부 리셋 신호 생성부(230)의 구현예를 나타낸 블럭 다이어그램이다.
도 3을 참조하면, 내부 리셋 신호 생성부(230)는, 각종 테스트 모드 신호를 생성하기 위한 테스트 모드 결정부(30)와, 임의의 외부 핀을 통해 입력된 패드 신호(pad_in)와 테스트 모드 결정부(30)로부터 출력된 리셋 테스트 모드 신호(reset_tm)를 논리 조합하여 내부 리셋 신호(reseti)를 생성하기 위한 논리 조합부(35)를 구비한다.
논리 조합부(35)는 리셋 테스트 모드가 수행 중일 때 패드 신호(pad_in)가 활성화되면 내부 리셋 신호(reseti)가 활성화될 수 있도록 하면 되며, 논리곱 로직은 이러한 동작을 쉽게 구현할 수 있다.
도 4는 도 3의 논리 조합부(35)의 로직 구현예를 나타낸 도면으로서, 패드 신호(pad_in)와 리셋 테스트 모드 신호(reset_tm)를 입력으로 하는 낸드 게이트(NAND0)와, 낸드 게이트(NAND0)의 출력신호를 입력으로 하는 인버터(INV0)로 논리 조합부(35)를 쉽게 구현할 수 있음을 보여주고 있다.
한편, 도 2의 내부 로직 초기화 신호 생성부(240)는 파워 인가시에는 파워업 신호(pwrup)를 내부 로직 초기화 신호(reset)로 이용하고, 그 이후에는 내부 리셋 신호(reseti)를 내부 로직 초기화 신호(reset)로 이용하는 블럭이므로, 그 구현예는 매우 다양할 것이나, 도 5a 및 도 5b에 각각 간단한 로직 구현예를 예시하였다.
우선, 도 5a를 참조하면, 내부 로직 초기화 신호 생성부(240)는, 파워업 신호(pwrup)와 내부 리셋 신호(reseti)를 입력으로 하는 노아 게이트(NOR0)와, 노아 게이트(NOR0)의 출력신호를 입력으로 하여 내부 로직 초기화 신호(reset)를 출력하기 위한 인버터(INV1)를 구비한다. 노아 게이트(NOR0)와 인버터(INV1)은 논리합 로직을 구현하는 가장 대표적인 예이기도 하다.
도 5b를 참조하면, 내부 로직 초기화 신호 생성부(240)는, 리셋 테스트 모드 신호(reset_tm) 및 (인버터(INV2)를 통해 반전된) 그의 반전 신호에 제어받아 파워업 신호(pwrup)를 선택적으로 출력하기 위한 트랜스미션 게이트(TG1)와, 리셋 테스트 모드 신호(reset_tm) 및 그의 반전 신호에 제어받아 내부 리셋 신호(reseti)를 선택적으로 출력하기 위한 트랜스미션 게이트(TG2, TG1과 교번적으로 동작함)와, 두 트랜스미션 게이트(TG1, TG2)의 공통 출력단(N0)에 실린 신호를 래치하기 위한 인버터 래치(INV3, INV4)와, 인버터 래치(INV3, INV4)의 출력신호를 입력으로 하여 내부 로직 초기화 신호(reset)를 출력하기 위한 인버터(INV5)를 구비한다.
이하, 본 실시예에 따른 반도체 메모리 소자의 초기화 동작을 살펴본다.
초기 파워 인가시 전원전압(VDD)의 레벨이 상승하다가 예정된 임계 레벨에 이르면 파워업 신호(pwrup)가 논리레벨 하이로 펄싱한다. 내부 로직 초기화 신호 생성부(240)는 이 펄스 형태의 파워업 신호(pwrup)가 내부 로직 초기화 신호(reset)로서 출력되도록 한다. 이에 따라서, 내부 로직 초기화 신호(reset)에 응답하여 내부 로직부(220) 내에 있는 래치, 플립플롭 등의 순차회로의 상태나, 다이나믹 회로와 같은 디지털 회로들의 상태가 예정된 레벨로 초기화된다. 한편, 내부전원 발생부(210) 내의 모든 내부전원 발생기들은 파워업 신호(pwrup)가 논리레벨 하이로 천이하는 시점부터 내부전원 생성 동작을 시작한다. 참고적으로, 내부전원 발생부(210)는 펄스 형태의 파워업 신호(pwrup)가 아닌 레벨 형태의 파워업 신호를 인에이블 신호로 사용하여 구동되기도 한다.
한편, 전원전압(VDD)의 레벨이 안정화되어 소자가 정상적인 동작을 수행하는 도중 리셋 테스트 모드 신호(reset_tm)가 논리레벨 하이로 활성화되면, 논리 조합부(35)는 할당된 외부 핀을 통해 인가된 패드 신호(pad_in)의 상태에 따라 내부 리셋 신호(reseti)를 활성화/비활성화시킨다. 도 4를 참조하면, 리셋 테스트 모드 신호(reset_tm)가 논리레벨 하이이므로, 패드 신호(pad_in)가 논리레벨 하이이면 내 부 리셋 신호(reseti)는 논리레벨 하이로 활성화되고, 패드 신호(pad_in)가 논리레벨 로우이면 내부 리셋 신호(reseti)는 논리레벨 로우로 비활성화된다. 따라서, 패드 신호(pad_in)는 파워업 신호(pwrup)와 같이 펄스 형태로 인가하는 것이 바람직하다.
따라서, 리셋 테스트 모드에서 내부 리셋 신호(reseti)가 논리레벨 하이로 펄싱하면, 내부 로직 초기화 신호 생성부(240)가 내부 리셋 신호(reseti)를 내부 로직 초기화 신호(reset)로서 출력하게 되고, 이에 따라 내부 로직부(220) 내에 있는 래치, 플립플롭 등의 순차회로의 상태나, 다이나믹 회로와 같은 디지털 회로들의 상태가 예정된 레벨로 초기화된다. 한편, 내부 리셋 신호(reseti)는 내부전원 발생부(210)에 아무런 영향을 주기 않기 때문에 내부전원 발생부(210) 내의 모든 내부전원 발생기들은 내부 로직부(220)의 초기화 동작과 관계없이 내부전원 생성 동작을 수행한다.
전술한 동작은 내부 로직 초기화 신호 생성부(240)가 도 5a의 구성을 가지는 경우는 물론, 도 5b의 구성을 가지는 경우에도 만족함을 쉽게 알 수 있을 것이다.
한편, 특정 테스트에서 불량이 검출된 경우, 상기와 같이 리셋 테스트 모드에서 내부 로직을 초기화한 후 다시 테스트를 수행한 결과 불량이 검출되지 않았다면 검출된 불량은 파워 인가시 내부 로직의 잘못된 초기화에 기인한 것으로 판단할 수 있는 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서의 로직 구성은 파워업 신호(pwrup)와 내부 리셋 신호(reseti), 리셋 테스트 모드 신호(reset_tm), 내부 로직 초기화 신호(reset) 등 모든 신호의 활성화 레벨이 하이인 경우를 전제로 한 것으로, 이 중 어느 한 신호의 활성화 레벨만 바뀌더라도 사용된 로직의 종류 및 위치가 변경될 수밖에 없다. 이러한 로직의 변경에 대한 경우의 수가 너무나 많고, 단지 신호의 극성 변경에 따른 로직의 변경은 본 발명의 기술 분야의 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
전술한 본 발명은 외부 리셋 핀이 없는 반도체 메모리 소자에서도 동작 중에 내부 로직을 초기화할 수 있다. 또한, 반도체 메모리 소자의 동작 중에 발생하는 불량이 내부 로직의 잘못된 초기화로 인한 것인지 아닌지를 쉽게 판단할 수 있으며, 이로 인하여 불량 해소가 용이하다.

Claims (16)

  1. 전원전압의 레벨이 예정된 임계 레벨 이상인 구간에서 활성화되는 파워업 신호를 생성하기 위한 파워업 신호 생성수단;
    외부 핀 - 상기 외부 핀은 리셋 전용 핀이 아님 - 을 통해 입력된 패드 신호에 응답하여 내부 리셋 신호를 생성하기 위한 내부 리셋 신호 생성수단;
    상기 파워업 신호와 상기 내부 리셋 신호에 응답하여 내부 로직 초기화 신호를 생성하기 위한 내부 로직 초기화 신호 생성수단; 및
    상기 내부 로직 초기화 신호에 응답하여 예정된 값으로 초기화되는 내부 로직들
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 파워업 신호에 응답하여 상기 전원전압으로 각종 내부전원을 생성하기 위한 다수의 내부전원 발생수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 내부 로직 초기화 신호 생성수단은,
    상기 파워업 신호와 상기 내부 리셋 신호를 입력으로 하는 노아 게이트와,
    상기 노아 게이트의 출력신호를 입력으로 하여 상기 내부 로직 초기화 신호를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 내부 로직들에는 래치, 플립플롭, 다이나믹 회로가 포함되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 다수의 내부전원 발생수단에는 코어전압(Vcore) 발생기, 주변회로전압(Vperi) 발생기, 비트라인 프리차지전압(VBLP) 발생기가 포함되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 전원전압의 레벨이 예정된 임계 레벨 이상인 구간에서 활성화되는 파워업 신호를 생성하기 위한 파워업 신호 생성수단;
    각종 테스트 모드 신호를 생성하기 위한 테스트 모드 결정수단;
    외부 핀 - 상기 외부 핀은 리셋 전용 핀이 아님 - 을 통해 입력된 패드 신호와 상기 테스트 모드 결정수단으로부터 출력된 리셋 테스트 모드 신호를 논리 조합하여 내부 리셋 신호를 생성하기 위한 논리 조합수단;
    상기 파워업 신호와 상기 내부 리셋 신호에 응답하여 내부 로직 초기화 신호를 생성하기 위한 내부 로직 초기화 신호 생성수단; 및
    상기 내부 로직 초기화 신호에 응답하여 예정된 값으로 초기화되는 내부 로직들
    을 구비하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 파워업 신호에 응답하여 상기 전원전압으로 각종 내부전원을 생성하기 위한 다수의 내부전원 발생수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 논리 조합수단은,
    상기 패드 신호와 상기 내부 리셋 신호를 입력으로 하는 낸드 게이트와,
    상기 낸드 게이트의 출력신호를 입력으로 하여 상기 내부 리셋 신호를 출력 하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제6항에 있어서,
    상기 내부 로직 초기화 신호 생성수단은,
    상기 파워업 신호와 상기 내부 리셋 신호를 입력으로 하는 노아 게이트와,
    상기 노아 게이트의 출력신호를 입력으로 하여 상기 내부 로직 초기화 신호를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제6항에 있어서,
    상기 내부 로직 초기화 신호 생성수단은,
    상기 리셋 테스트 모드 신호 및 그의 반전 신호에 제어받아 상기 파워업 신호를 선택적으로 출력하기 위한 제1 트랜스미션 게이트;
    상기 리셋 테스트 모드 신호 및 그의 반전 신호에 제어받아 상기 내부 리셋 신호를 선택적으로 출력하기 위한 제2 트랜스미션 게이트 - 제1 트랜스미션 게이트와 교번적으로 동작함 -;
    상기 제1 및 제2 트랜스미션 게이트의 공통 출력단에 실린 신호를 래치하기 위한 인버터 래치; 및
    상기 인버터 래치의 출력신호를 입력으로 하여 상기 내부 로직 초기화 신호 를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제6항에 있어서,
    상기 내부 로직들에는 래치, 플립플롭, 다이나믹 회로가 포함되는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제7항에 있어서,
    상기 다수의 내부전원 발생수단에는 코어전압(Vcore) 발생기, 주변회로전압(Vperi) 발생기, 비트라인 프리차지전압(VBLP) 발생기가 포함되는 것을 특징으로 하는 반도체 메모리 소자.
  13. 전원전압의 레벨이 예정된 임계 레벨 이상인 구간에서 활성화되는 파워업 신호를 생성하는 단계;
    외부 핀 - 상기 외부 핀은 리셋 전용 핀이 아님 - 을 통해 입력된 패드 신호에 응답하여 내부 리셋 신호를 생성하는 단계;
    상기 파워업 신호와 상기 내부 리셋 신호에 응답하여 내부 로직 초기화 신호를 생성하는 단계; 및
    상기 내부 로직 초기화 신호에 응답하여 내부 로직들을 예정된 값으로 초기화하는 단계
    을 포함하는 반도체 메모리 소자의 구동방법.
  14. 제13항에 있어서,
    상기 파워업 신호에 응답하여 상기 전원전압으로 각종 내부전원을 생성하는 단계를 더 포함하는 반도체 메모리 소자의 구동방법.
  15. 전원전압의 레벨이 예정된 임계 레벨 이상인 구간에서 활성화되는 파워업 신호를 생성하는 단계;
    리셋 테스트 모드 신호를 생성하는 단계;
    외부 핀 - 상기 외부 핀은 리셋 전용 핀이 아님 - 을 통해 입력된 패드 신호와 상기 리셋 테스트 모드 신호를 논리 조합하여 내부 리셋 신호를 생성하는 단계;
    상기 파워업 신호와 상기 내부 리셋 신호에 응답하여 내부 로직 초기화 신호를 생성하는 단계; 및
    상기 내부 로직 초기화 신호에 응답하여 내부 로직들을 예정된 값으로 초기화하는 단계
    을 포함하는 반도체 메모리 소자의 구동방법.
  16. 제15항에 있어서,
    상기 파워업 신호에 응답하여 상기 전원전압으로 각종 내부전원을 생성하는 단계를 더 포함하는 반도체 메모리 소자의 구동방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280481B1 (ko) * 1998-05-13 2001-02-01 김영환 엠씨유의테스트모드설정회로
KR100426489B1 (ko) * 2002-07-09 2004-04-13 주식회사 하이닉스반도체 반도체 메모리 소자의 초기화 제어 회로
KR100487195B1 (ko) * 2003-02-17 2005-05-04 삼성전자주식회사 프로세서의 누설 전류 감소 회로
KR100691485B1 (ko) * 2003-07-29 2007-03-09 주식회사 하이닉스반도체 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치
DE10361718A1 (de) * 2003-08-22 2005-03-17 Hynix Semiconductor Inc., Ichon Vorrichtung und Verfahren zum Steuern von nicht flüchtigem DRAM

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842759B1 (ko) 2007-01-03 2008-07-01 주식회사 하이닉스반도체 반도체메모리소자 및 그의 구동 방법
US7619937B2 (en) 2007-01-03 2009-11-17 Hynix Semiconductor, Inc. Semiconductor memory device with reset during a test mode

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