KR20130050688A - 반도체 메모리 장치 및 그의 구동 방법 - Google Patents

반도체 메모리 장치 및 그의 구동 방법 Download PDF

Info

Publication number
KR20130050688A
KR20130050688A KR1020110115893A KR20110115893A KR20130050688A KR 20130050688 A KR20130050688 A KR 20130050688A KR 1020110115893 A KR1020110115893 A KR 1020110115893A KR 20110115893 A KR20110115893 A KR 20110115893A KR 20130050688 A KR20130050688 A KR 20130050688A
Authority
KR
South Korea
Prior art keywords
unit
signal
fuse
response
decoding
Prior art date
Application number
KR1020110115893A
Other languages
English (en)
Other versions
KR101770739B1 (ko
Inventor
김연욱
임희준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110115893A priority Critical patent/KR101770739B1/ko
Priority to US13/602,772 priority patent/US8885436B2/en
Publication of KR20130050688A publication Critical patent/KR20130050688A/ko
Application granted granted Critical
Publication of KR101770739B1 publication Critical patent/KR101770739B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

단위 뱅크당 하나의 내부전압 발생회로가 할당된 반도체 메모리 장치에 관한 것으로, 내부전압을 이용하여 예정된 동작을 수행하는 복수의 뱅크; 복수의 뱅크 중 적어도 하나씩을 포함하는 단위 뱅크에 대응하여 구비되며, 복수의 디코딩신호 각각에 응답하여 인에이블되어 내부전압을 생성하기 위한 복수의 내부전압 발생회로; 파워 업 신호와 테스트 모드 신호에 응답하여 단위 뱅크 조절신호를 생성하기 위한 단위 뱅크 조절부; 및 적어도 하나 이상의 뱅크 어드레스에 대응하여 상기 복수의 디코딩신호를 생성하되, 단위 뱅크 조절신호에 따라 상기 복수의 디코딩신호 중 일부 또는 전부를 동시에 활성화하는 디코딩부를 포함하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 및 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치 및 그의 구동 방법에 관한 것이다.
일반적으로, 디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 복수의 뱅크와, 복수의 뱅크 중 일정 개수의 뱅크씩 그룹을 지어 그룹당 하나의 내부전압 발생회로가 할당되어 구비되고 있다. 예컨대, 총 8개의 뱅크가 구비되고 2개의 뱅크를 포함하는 그룹당 하나의 내부전압 발생회로가 할당될 수 있으며, 이러한 경우 내부전압 발생회로는 총 4개가 구비된다. 이는 선택된 뱅크에 대응하여 할당된 내부전압 발생회로만을 인에이블시킴으로써 전류 소모의 낭비를 최소화하기 위함이다. 이에 따라, 반도체 메모리 장치는 복수의 내부전압 발생회로를 선택된 뱅크에 대응하여 인에이블시키기 위한 디코딩회로를 구비한다.
도 1에는 종래기술에 따른 반도체 메모리 장치의 디코딩회로가 도시되어 있다. 도 1을 설명함에 있어서 설명의 편의를 위해 8개의 뱅크를 4개의 그룹으로 구분하여 1개의 그룹당 하나의 내부전압 발생회로가 할당된 것을 예로 들어 설명하기로 한다.
도 1을 참조하면, 디코딩회로(100)는 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)를 각각 반전시켜 반전된 제1 및 제2 뱅크 어드레스 신호(CBKAP1B, CBKAP2B)를 출력하기 위한 반전부(110)와, 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)와 반전된 제1 및 제2 뱅크 어드레스 신호(CBKAP1B, CBKAP2B)를 디코딩하여 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)를 각각 독립적으로 활성화하기 위한 디코딩부(120)를 포함한다. 한편, 디코딩부(120)는 컬럼 버스트 신호(YBSTBKOFF)가 활성화되는 경우에 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)를 모두 활성화한다.
이하, 상기와 같은 구성을 가지는 반도체 메모리 장치의 동작을 설명한다.
일단, 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)는 컬럼 커맨드 입력 시 어드레스 버퍼(도면에 미도시)를 통해 입력되며, 모드 레지스터 셋(Mode Register Set : MRS)에 설정된 애디티브 레이턴시(Additive Latency : AL) 정보 및/또는 카스 라이트 레이턴시(CAS Write Latency : CWL) 정보에 기초하여 클럭에 동기된다. 예컨대, 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)는 라이트 커맨드가 입력된 클럭 에지를 기준으로 라이트 관련 정보에 따른 구간 - 애디티브 레이턴시(AL) + 카스 라이트 레이턴시(CWL) + 버스트 렝쓰(Burst Length : BL)/2 * 1tCK - 이후에 펄스 형태로 생성되거나, 또는 리드 커맨드가 입력된 클럭 에지를 기준으로 리드 관련 정보에 따른 구간 - 애디티브 레이턴시(AL) * 1tCK - 이후에 펄스 형태로 생성된다. 참고로, 'tCK'는 클럭의 1 주기를 말한다.
한편, 디코딩회로(100)는 상기와 같이 생성된 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)에 대응하는 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)를 생성한다. 이때, 디코딩회로(100)는 디코딩 방식을 이용하여 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)를 생성하므로, 아래의 '표 1'과 같이 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)의 논리 레벨 상태에 따라 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)의 활성화 여부가 결정된다.
CBKAP<2> CBKAP<1> 출력신호
0 0 BKEN01
0 1 BKEN23
1 0 BKEN45
1 1 BKEN67
따라서, 4개의 내부전압 발생회로는 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)에 응답하여 어느 하나만이 인에이블되어 내부전압을 생성한다.
이와 같은 반도체 메모리 장치는 전류 소모가 최소화되는 이점이 있다.
그러나, 종래기술에 따른 반도체 메모리 장치는 전류 소모의 이점이 있겠지만, 전원의 불안정화로 인하여 동작 및 검증이 어려운 문제점이 있다. 특히, 웨이퍼 레벨의 테스트 모드 시에는 다른 모드 - 노말 모드 또는 패키지 레벨의 테스트 모드 등을 포함함 - 에 비하여 동작 구간이 길다. 예컨대, 패키지 레벨의 테스트 모드 시에는 클럭의 1 주기(tCK)가 약 '1ns'이지만, 웨이퍼 레벨의 테스트 모드 시에는 클럭의 1 주기(tCK)가 약 '20ns'이다. 그렇기 때문에, 반도체 메모리 장치의 성능을 향상시키기 위하여 전원 안정화에 대한 요구가 필요한 실정이다.
본 발명은 테스트 모드 시 내부전압을 안정적으로 공급하기 위한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 웨이퍼 레벨인 경우 내부전압이 안정적으로 공급되고 패키지 레벨인 경우 내부전압이 동작에 필요한 최소한으로 공급되는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 복수의 디코딩신호 각각에 응답하여 인에이블되며 내부전압을 생성하기 위한 복수의 내부전압 발생회로; 파워 업 신호와 테스트 모드 신호에 응답하여 제어신호를 생성하기 위한 제어부; 및 적어도 하나 이상의 디코딩 소오스 신호에 대응하여 상기 복수의 디코딩신호를 생성하되, 제어신호에 응답하여 복수의 디코딩신호 중 일부 또는 전부를 동시에 활성화는 디코딩부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 내부전압을 이용하여 예정된 동작을 수행하는 복수의 뱅크; 복수의 뱅크 중 적어도 하나씩을 포함하는 단위 뱅크에 대응하여 구비되며, 복수의 디코딩신호 각각에 응답하여 인에이블되어 내부전압을 생성하기 위한 복수의 내부전압 발생회로; 파워 업 신호와 테스트 모드 신호에 응답하여 단위 뱅크 조절신호를 생성하기 위한 단위 뱅크 조절부; 및 적어도 하나 이상의 뱅크 어드레스에 대응하여 상기 복수의 디코딩신호를 생성하되, 단위 뱅크 조절신호에 따라 상기 복수의 디코딩신호 중 일부 또는 전부를 동시에 활성화하는 디코딩부를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 적어도 하나의 뱅크를 각각 구비하는 복수의 단위 뱅크와, 복수의 단위 뱅크와 1대1 대응하여 구비되는 복수의 내부전압 발생회로를 포함하는 반도체 메모리 장치의 구동 방법에 있어서, 웨이퍼 레벨의 테스트 모드로 진입하면, 적어도 하나의 뱅크 어드레스 신호와 퓨즈의 제1 상태에 대응하는 단위 뱅크 조절신호의 조합으로 생성되는 복수의 디코딩신호 중 두 개 이상의 디코딩신호가 동시에 활성화되는 제1 단계; 복수의 디코딩신호에 응답하여 복수의 내부전압 발생회로 중 두 개 이상의 내부전압 발생회로가 동시에 인에이블되는 제2 단계; 복수의 단위 뱅크에 구비된 뱅크들 중 선택된 뱅크가 두 개 이상의 내부전압 발생회로로부터 동시에 생성되는 내부전압을 이용하여 예정된 테스트 동작을 수행하는 제3 단계; 및 복수의 단위 뱅크에 구비된 뱅크들이 모두 테스트 동작을 수행하도록 상기 제1 내지 제3 단계를 반복 수행하는 제4 단계를 포함한다.
동작 구간이 상대적으로 긴 웨이퍼 레벨의 테스트 모드 시에는 인에이블되는 내부전압 발생회로의 개수를 증가시키고, 동작 구간이 상대적으로 짧은 패키지 레벨의 테스트 모드 시에는 동작에 필요한 최소한의 내부전압이 공급될 수 있도록 인에이블되는 내부전압 발생회로의 개수를 감소시킴으로써, 조건에 따라 인에이블되는 내부전압 발생회로의 개수를 조절하여 내부전압의 안정화에 기여하거나 또는 전류 소모를 최소화할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 디코딩회로이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 3은 도 2에 도시된 단위 뱅크 조절부의 내부 구성도이다.
도 4는 도 2에 도시된 디코딩부의 내부 구성도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 8개의 뱅크가 구비되고, 8개의 뱅크 중 2개의 뱅크를 묶어 단위 뱅크라 칭하며, 단위 뱅크당 하나의 코어전압 생성회로가 구비되는 것을 예로 들어 설명한다. 또한, 본 발명의 실시예에서는 메모리 셀 어레이를 포함하는 코어영역에서 사용하는 코어전압을 예로 들어 설명한다.
도 2에는 본 발명의 실시예에 따른 반도체 메모리 장치가 도시되어 있다.
도 2를 참조하면, 코어전압(VCORE)을 이용하여 예정된 동작을 수행하는 제1 내지 제4 단위 뱅크(110A, 110B, 110C, 110D)와, 제1 내지 제4 단위 뱅크(110A, 110B, 110C, 110D)와 1대1 대응하여 구비되며 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67) 각각에 응답하여 인에이블되어 코어전압(VCORE)을 생성하기 위한 제1 내지 제4 코어전압 발생회로(120A, 120B, 120C, 120D)와, 파워 업 신호(PWRUP)와 테스트 모드 신호(TM2BKCTL)에 응답하여 단위 뱅크 조절신호(T2BKCTL)를 생성하기 위한 단위 뱅크 조절부(130)와, 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)에 대응하여 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)를 생성하되 단위 뱅크 조절신호(T2BKCTL)에 따라 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)를 독립적으로 각각 활성화하거나 또는 2개의 디코딩신호(BKEN01, BKEN23)(BKEN45, BKEN67) 씩 짝을 이뤄 동시에 활성화하기 위한 디코딩부(140)를 포함한다.
여기서, 제1 내지 제4 단위 뱅크(110A, 110B, 110C, 110D)에 속한 뱅크들(BK0, BK1, BK2, BK3, BK4, BK5, BK6, BK7)과 제1 내지 제4 코어전압 발생회로(120A, 120B, 120C, 120D)는 이미 공지공용의 기술이므로, 자세한 설명을 생략하도록 한다.
한편, 도 3에는 도 2에 도시된 단위 뱅크 조절부(130)의 내부 구성도가 도시되어 있다.
도 3을 참조하면, 단위 뱅크 조절부(130)는 파워 업 신호(PWRUP)에 응답하여 퓨즈 상태에 대응하는 퓨즈 옵션 신호(FUSE_OP)를 출력하기 위한 퓨즈 옵션부(132)와, 퓨즈 옵션 신호(FUSE_OP)와 테스트 모드 신호(TM2BKCTL)에 응답하여 단위 뱅크 조절신호(T2BKCTL)를 출력하기 위한 출력부(134)를 포함한다.
여기서, 퓨즈 옵션부(132)는 파워 업 신호(PWRUP)에 응답하여 퓨즈 상태에 대응하는 퓨즈 상태 신호(FUSE_ST)를 출력하기 위한 퓨즈 회로부(132A)와, 퓨즈 상태 신호(FUSE_ST)를 래치하기 위한 래치부(132B)와, 래치부(132B)의 입력단에 병렬로 접속되는 전압 레벨 안정화부(132C)를 포함한다. 퓨즈 회로부(132A)는 파워 업 신호(PWRUP)에 응답하여 퓨즈 상태 신호(FUSE_ST)를 출력하기 위한 출력단을 접지전압(VSS) 레벨로 초기화하기 위한 초기화부(132A_1)와, 퓨즈(F1)를 포함하며 파워 업 신호(PWRUP)에 응답하여 퓨즈(F1)의 상태에 따라 출력(FUSE_ST)단을 전원전압(VDD) 레벨로 전환하기 위한 퓨즈부(132A_3)를 포함한다. 초기화부(132A_1)는 파워 업 신호(PWRUP)를 게이트 입력으로 하며 접지전압(VSS)단과 퓨즈 상태 신호(FUSE_ST)의 출력단 사이에 소오스 및 드레인이 접속된 제1 NMOS 트랜지스터(N1)로 구현되고, 퓨즈부(132A_3)는 파워 업 신호(PWRUP)를 게이트 입력으로 하며 전원전압(VDD)단과 퓨즈(F1)의 일단 사이에 소오스 및 드레인이 접속된 제1 PMOS 트랜지스터(P1)와, 파워 업 신호(PWRUP)를 게이트 입력으로 하며 퓨즈(F1)의 타단과 퓨즈 상태 신호(FUSE_ST)의 출력단 사이에 소오스 및 드레인이 접속된 제2 PMOS 트랜지스터(P2)와, 제1 및 제2 PMOS 트랜지스터(P1, P2) 사이에 접속된 퓨즈(F1)로 구현된다. 한편, 래치부(132B)는 퓨즈 상태 신호(FUSE_ST)를 반전시켜 출력하기 위한 제1 인버터(INV1)와, 제1 인버터(INV1)로부터 출력되는 퓨즈 옵션 신호(FUSE_OP)를 게이트 입력으로 하며 접지전압(VSS)단과 퓨즈 상태 신호(FUSE_ST)의 출력단 사이에 소오스 및 드레인이 접속된 제2 NMOS 트랜지스터(N2)로 구현된다. 그리고, 전압 레벨 안정화부(132C)는 전원전압(VDD)을 게이트 입력으로 하며 전원전압(VDD)단과 퓨즈 상태 신호(FUSE_ST)의 출력단 사이에 소오스 및 드레인이 접속된 제3 PMOS 트랜지스터(P3)로 구현된다.
또한, 디코딩부(140)는, 단위 뱅크 조절신호(T2BKCTL)와 제1 뱅크 어드레스 신호(CBKAP1)를 논리 연산하여 제1 및 제2 논리 신호(CBKAP1B', CBKAP1')를 생성하기 위한 제1 논리 연산부(142)와, 제1 및 제2 논리 신호(CBKAP1B', CBKAP1'), 제2 뱅크 어드레스 신호(CBKAP2), 컬럼 버스트 신호(YBSTBKOFF)를 논리 연산하여 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)를 생성하되 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)의 일부 또는 전부를 활성화하기 위한 제2 논리 연산부(144)를 포함한다. 제1 논리 연산부(142)는 제1 뱅크 어드레스 신호(CBKAP1)와 단위 뱅크 조절신호(T2BKCTL)를 논리 곱 연산하기 위한 앤드 게이트(AND1)와, 앤드 게이트의 출력을 반전하여 제1 논리 신호(CBKAP1B')를 출력하기 위한 제4 인버터(INV4)와, 단위 뱅크 조절신호(T2BKCTL)를 반전시켜 출력하기 위한 제5 인버터(INV5)와, 제5 인버터(INV5)의 출력과 제1 뱅크 어드레스 신호(CBKAP1)를 논리 합 연산하여 제2 논리 신호(CBKAP1')를 출력하기 위한 오어 게이트(OR1)를 포함한다. 제2 논리 연산부(144)는 제2 뱅크 어드레스 신호(CBKAP2)를 반전시켜 출력하기 위한 제6 인버터(INV6)와, 제6 인버터(INV6)의 출력과 제1 논리 신호(CBKAP1B')를 부정 논리 곱 연산하기 위한 제2 낸드 게이트(NAND2)와, 제2 낸드 게이트(NAND2)의 출력과 제7 인버터(INV7)를 통해 반전된 컬럼 버스트 신호를 부정 논리 곱 연산하여 제1 디코딩신호(BKEN01)를 출력하기 위한 제3 낸드 게이트(NAND3)와, 제6 인버터(INV6)의 출력과 제2 논리 신호(CBKAP1')를 부정 논리 곱 연산하기 위한 제4 낸드 게이트(NAND4)와, 제4 낸드 게이트(NAND4)의 출력과 제7 인버터(INV7)의 출력을 부정 논리 곱 연산하여 제2 디코딩신호(BKEN23)를 출력하기 위한 제5 낸드 게이트(NAND5)와, 제1 논리 신호(CBKAP1B')와 제2 뱅크 어드레스 신호(CBKAP2)를 부정 논리 곱 연산하기 위한 제6 낸드 게이트(NAND6)와, 제6 낸드 게이트(NAND6)의 출력과 제7 인버터(INV7)를 통해 반전된 컬럼 버스트 신호를 부정 논리 곱 연산하여 제3 디코딩신호(BKEN45)를 출력하기 위한 제7 낸드 게이트(NAND7)와, 제2 논리 신호(CBKAP1')와 제2 뱅크 어드레스 신호(CBKAP2)를 부정 논리 곱 연산하기 위한 제8 낸드 게이트(NAND8)와, 제8 낸드 게이트(NAND8)의 출력과 제7 인버터(INV7)를 통해 반전된 컬럼 버스트 신호를 부정 논리 곱 연산하여 제4 디코딩신호(BKEN67)를 출력하기 위한 제9 낸드 게이트(NAND9)를 포함한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 메모리 장치의 구동 방법을 도 5a 및 도 5b를 참조하여 설명한다.
도 5a에는 반도체 메모리 장치가 웨이퍼 레벨일 때의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 5b에는 반도체 메모리 장치가 패키지 레벨일 때의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
일단, 도 5a 및 도 5b를 설명하기에 앞서 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)에 대하여 설명하면, 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)는 컬럼 커맨드 입력 시 어드레스 버퍼(도면에 미도시)를 통해 입력되며, 모드 레지스터 셋(Mode Register Set : MRS)에 설정된 애디티브 레이턴시(Additive Latency : AL) 정보 및/또는 카스 라이트 레이턴시(CAS Write Latency : CWL) 정보에 기초하여 클럭에 동기된다. 예컨대, 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)는 라이트 커맨드가 입력된 클럭 에지를 기준으로 라이트 관련 정보에 따른 구간 - 애디티브 레이턴시(AL) + 카스 라이트 레이턴시(CWL) + 버스트 렝쓰(Burst Length : BL)/2 * 1tCK - 이후에 펄스 형태로 생성되거나, 또는 리드 커맨드가 입력된 클럭 에지를 기준으로 리드 관련 정보에 따른 구간 - 애디티브 레이턴시(AL) * 1tCK - 이후에 펄스 형태로 생성된다. 참고로, 'tCK'는 클럭의 1 주기를 말한다.
먼저, 도 5a를 참조하면, 제1 및 제2 단위 뱅크(110A, 110B)에 구비된 제1 내지 제4 뱅크(BK0, BK1, BK2, BK3) 중 어느 하나가 선택됨에 따라 제1 및 제2 디코딩신호(BKEN01, BKEN23)가 동시에 활성화되고, 제3 및 제4 단위 뱅크(110C, 110D)에 구비된 제5 내지 제8 뱅크(BK4, BK5, BK6, BK7) 중 어느 하나가 선택됨에 따라 제3 및 제4 디코딩신호(BKEN45, BKEN67)가 동시에 활성화되고 있음을 알 수 있다. 이를 더욱 자세하게 설명하면, 웨이퍼 레벨에서 테스트 모드가 완료되기 이전에는 퓨즈(F1)가 단락(short)된 상태이기 때문에 단위 뱅크 조절부(130)는 퓨즈 옵션 신호(FUSE_OP)에 상관없이 테스트 모드 신호(TM2BKCTL)에 응답하여 단위 뱅크 조절신호(T2BKCTL)의 활성화 여부를 결정한다. 즉, 단위 뱅크 조절부(130)는 퓨즈(F1)가 단락된 상태인 경우 테스트 모드 신호(TM2BKCTL)가 활성화될 때에만 단위 뱅크 조절신호(T2BKCTL)를 활성화한다. 그리고, 디코딩부(140)는 활성화된 단위 뱅크 조절신호(T2BKCTL)에 응답하여 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)의 논리 레벨에 따라 제1 및 제2 디코딩신호(BKEN01, BKEN23) 또는 제3 및 제4 디코딩신호(BKEN45, BKEN67)을 동시에 활성화한다.
그러면, 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)에 응답하여 제1 내지 제4 코어전압 발생회로(120A, 120B, 120C, 120D) 중 제1 및 제2 코어전압 발생회로(120A, 120B) 또는 제3 및 제4 코어전압 발생회로(120C, 120D)가 동시에 인에이블되면서 코어전압(VCORE)을 생성한다.
이에 따라, 제1 내지 제4 단위 뱅크(110A, 110B, 110C, 110D)에 구비된 제1 내지 제8 뱅크(BK0 ~ BK7)가 순차적으로 선택되면서 코어전압(VCORE)을 이용하여 예정된 테스트 동작을 수행한다. 이때, 제1 및 제2 단위 뱅크(110A, 110B)에 구비된 제1 내지 제4 뱅크(BK0 ~ BK3)가 선택된 경우에는 제1 및 제2 코어전압 발생회로(120A, 120B)로부터 생성된 코어전압(VCORE)을 이용하여 테스트 동작을 수행하고, 제3 및 제4 단위 뱅크(110C, 110D)에 구비된 제5 내지 제8 뱅크(BK4 ~ BK7)가 선택된 경우에는 제3 및 제4 코어전압 발생회로(120C, 120D)로부터 생성된 코어전압(VCORE)을 이용하여 테스트 동작을 수행한다.
상기와 같이 웨이퍼 레벨의 테스트 모드가 완료되면, 퓨즈(F1) 절단 공정을 통해 단위 뱅크 조절신호(T2BKCTL)를 예정된 전압 레벨로 고정시킨다. 다시 말해, 퓨즈(F1)가 개방(open) 상태이면, 단위 뱅크 조절부(130)는 테스트 모드 신호(TM2BKCTL)에 상관없이 단위 뱅크 조절신호(T2BKCTL)를 무조건 비활성화한다.
다음, 도 5b를 참조하면, 단위 뱅크 조절신호(T2BKCTL)가 예정된 전압 레벨로 고정된 후 패키지 레벨의 테스트 모드에 진입하면, 단위 뱅크당 할당된 하나의 코어전압 발생회로만이 인에이블되도록 제1 내지 제4 단위 뱅크(BK0 ~ BK7) 중 선택된 뱅크가 속한 단위 뱅크에 대응하여 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)를 각각 독립적으로 활성화하고 있음을 알 수 있다. 이를 더욱 자세하게 설명하면, 단위 뱅크 조절신호(T2BKCTL)는 이미 예정된 전압 레벨로 고정되어 있기 때문에, 디코딩부(140)는 단위 뱅크 조절신호(T2BKCTL)에 상관없이 제1 및 제2 뱅크 어드레스 신호(CBKAP1, CBKAP2)를 디코딩하여 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)를 순차적으로 활성화한다.
그러면, 제1 내지 제4 디코딩신호(BKEN01, BKEN23, BKEN45, BKEN67)에 응답하여 제1 내지 제4 코어전압 발생회로(120A, 120B, 120C, 120D)가 순차적으로 인에이블되면서 코어전압(VCORE)을 생성한다.
이에 따라, 제1 내지 제4 단위 뱅크(110A, 110B, 110C, 110D)에 구비된 제1 내지 제8 뱅크(BK0 ~ BK7)가 순차적으로 선택되면서 코어전압(VCORE)을 이용하여 예정된 테스트 동작을 수행한다. 이때, 제1 단위 뱅크(110A)에 구비된 제1 또는 제2 뱅크(BK0, BK1)가 선택된 경우에는 제1 코어전압 발생회로(120A)로부터 독립적으로 생성된 코어전압(VCORE)을 이용하여 테스트 동작을 수행하고, 제2 단위 뱅크(110B)에 구비된 제3 또는 제4 뱅크(BK2, BK3)가 선택된 경우에는 제2 코어전압 발생회로(120B)로부터 독립적으로 생성된 코어전압(VCORE)을 이용하여 테스트 동작을 수행하고, 제3 단위 뱅크(110C)에 구비된 제5 또는 제6 뱅크(BK4, BK5)가 선택된 경우에는 제3 코어전압 발생회로(120C)로부터 독립적으로 생성된 코어전압(VCORE)을 이용하여 테스트 동작을 수행하며, 제4 단위 뱅크(110D)에 구비된 제7 또는 제8 뱅크(BK6, BK7)가 선택된 경우에는 제4 코어전압 발생회로(120D)로부터 독립적으로 생성된 코어전압(VCORE)을 이용하여 테스트 동작을 수행한다.
한편, 패키지 레벨의 노말 모드 시에는 상기와 같은 테스트 모드 시와 동일하게 선택된 뱅크가 속한 단위 뱅크에 대응하여 제1 내지 제4 코어전압 발생회로(120A, 120B, 120C, 120D)의 인에이블이 제어된다. 이는 앞서 설명하였듯이 퓨즈(F1)가 개방(open)됨에 따라 테스트 모드 신호(TM2BKCTL)에 상관없이 단위 뱅크 조절신호(T2BKCTL)가 예정된 전압 레벨로 고정되어 있기 때문이다.
이와 같은 본 발명의 실시예에 따르면, 테스트 동작 구간이 상대적으로 긴(대략 '20ns') 웨이퍼 레벨의 테스트 모드 시에는 복수의 코어전압 발생회로가 인에이블되어 코어전압(VCORE)을 생성하므로 코어전압(VCORE)의 안정화를 꾀할 수 있는 이점이 있고, 테스트 동작 구간이 상대적으로 짧은(대략 '1ns') 패키지 레벨에서는 최소한의 코어전압 발생회로만이 인에이블되어 코어전압(VCORE)을 생성하므로 전류 소모를 최소화할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110A ~ 110D : 단위 뱅크
BK0 ~ BK7 : 뱅크 120A ~ 120D : 코어전압 발생회로
130 : 단위 뱅크 조절부 132 : 퓨즈 옵션부
132A : 퓨즈 회로부 132A_1 : 초기화부
132A_3 : 퓨즈부 F1 : 퓨즈
132B : 래치부 132C : 전압 레벨 안정화부
134 : 출력부 140 : 디코딩부
142 : 제1 논리 연산부 144 : 제2 논리 연산부

Claims (20)

  1. 복수의 디코딩신호 각각에 응답하여 인에이블되며 내부전압을 생성하기 위한 복수의 내부전압 발생회로;
    파워 업 신호와 테스트 모드 신호에 응답하여 제어신호를 생성하기 위한 제어부; 및
    적어도 하나 이상의 디코딩 소오스 신호에 대응하여 상기 복수의 디코딩신호를 생성하되, 상기 제어신호에 응답하여 상기 복수의 디코딩신호 중 일부 또는 전부를 동시에 활성화는 디코딩부
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제어부는,
    상기 파워 업 신호에 응답하여 퓨즈 상태에 대응하는 퓨즈 옵션 신호를 출력하기 위한 퓨즈 옵션부; 및
    상기 퓨즈 옵션 신호와 상기 테스트 모드 신호에 응답하여 상기 제어신호를 출력하기 위한 출력부를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 퓨즈 옵션부는,
    상기 파워 업 신호에 응답하여 상기 퓨즈 상태에 대응하는 퓨즈 상태 신호를 출력하기 위한 퓨즈 회로부; 및
    상기 퓨즈 상태 신호를 래치하기 위한 래치부를 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 퓨즈 회로부는,
    상기 파워 업 신호에 응답하여 상기 퓨즈 상태 신호를 출력하기 위한 출력단을 예정된 제1 전압 레벨로 초기화하기 위한 초기화부; 및
    퓨즈를 포함하며, 상기 파워 업 신호에 응답하여 상기 퓨즈의 상태에 따라 상기 출력단을 예정된 제2 전압 레벨로 전환하기 위한 퓨즈부를 포함하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 퓨즈 옵션부는 상기 래치부의 입력단에 병렬로 접속되는 전압 레벨 안정화부를 더 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 디코딩부는,
    상기 제어신호와 상기 디코딩 소오스 신호를 논리 연산하여 복수의 논리신호를 생성하기 위한 제1 논리 연산부; 및
    상기 복수의 논리신호와 상기 디코딩 소오스 신호를 논리 연산하여 상기 복수의 디코딩신호를 생성하기 위한 제2 논리 연산부를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 논리 연산부는 컬럼 버스트 신호(YBSTBKOFF)에 응답하여 상기 복수의 디코딩신호를 모두 활성화하는 반도체 메모리 장치.
  8. 내부전압을 이용하여 예정된 동작을 수행하는 복수의 뱅크;
    상기 복수의 뱅크 중 적어도 하나씩을 포함하는 단위 뱅크에 대응하여 구비되며, 복수의 디코딩신호 각각에 응답하여 인에이블되어 상기 내부전압을 생성하기 위한 복수의 내부전압 발생회로;
    파워 업 신호와 테스트 모드 신호에 응답하여 단위 뱅크 조절신호를 생성하기 위한 단위 뱅크 조절부; 및
    적어도 하나 이상의 뱅크 어드레스에 대응하여 상기 복수의 디코딩신호를 생성하되, 상기 단위 뱅크 조절신호에 따라 상기 복수의 디코딩신호 중 일부 또는 전부를 동시에 활성화하는 디코딩부
    를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 단위 뱅크 조절부는,
    상기 파워 업 신호에 응답하여 퓨즈 상태에 대응하는 퓨즈 옵션 신호를 출력하기 위한 퓨즈 옵션부; 및
    상기 퓨즈 옵션 신호와 상기 테스트 모드 신호에 응답하여 상기 단위 뱅크 조절신호를 출력하기 위한 출력부를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 퓨즈 옵션부는,
    상기 파워 업 신호에 응답하여 상기 퓨즈 상태에 대응하는 퓨즈 상태 신호를 출력하기 위한 퓨즈 회로부; 및
    상기 퓨즈 상태 신호를 래치하기 위한 래치부를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 퓨즈 회로부는,
    상기 파워 업 신호에 응답하여 상기 퓨즈 상태 신호를 출력하기 위한 출력단을 예정된 제1 전압 레벨로 초기화하기 위한 초기화부; 및
    퓨즈를 포함하며, 상기 파워 업 신호에 응답하여 상기 퓨즈의 상태에 따라 상기 출력단을 예정된 제2 전압 레벨로 전환하기 위한 퓨즈부를 포함하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 퓨즈 옵션부는 상기 래치부의 입력단에 병렬로 접속되는 전압 레벨 안정화부를 더 포함하는 반도체 메모리 장치.
  13. 제8항에 있어서,
    상기 디코딩부는,
    상기 단위 뱅크 조절신호와 상기 뱅크 어드레스를 논리 연산하여 복수의 논리신호를 생성하기 위한 제1 논리 연산부; 및
    상기 복수의 논리신호와 상기 뱅크 어드레스를 논리 연산하여 상기 복수의 디코딩신호를 생성하기 위한 제2 논리 연산부를 포함하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제2 논리 연산부는 컬럼 버스트 신호(YBSTBKOFF)에 응답하여 상기 복수의 디코딩신호를 모두 활성화하는 반도체 메모리 장치.
  15. 적어도 하나의 뱅크를 각각 구비하는 복수의 단위 뱅크와, 상기 복수의 단위 뱅크와 1대1 대응하여 구비되는 복수의 내부전압 발생회로를 포함하는 반도체 메모리 장치의 구동 방법에 있어서,
    웨이퍼 레벨의 테스트 모드로 진입하면, 적어도 하나의 뱅크 어드레스 신호와 퓨즈의 제1 상태에 대응하는 단위 뱅크 조절신호의 조합으로 생성되는 복수의 디코딩신호 중 두 개 이상의 디코딩신호가 동시에 활성화되는 제1 단계;
    상기 복수의 디코딩신호에 응답하여 상기 복수의 내부전압 발생회로 중 두 개 이상의 내부전압 발생회로가 동시에 인에이블되는 제2 단계;
    상기 복수의 단위 뱅크에 구비된 뱅크들 중 선택된 뱅크가 상기 두 개 이상의 내부전압 발생회로로부터 동시에 생성되는 내부전압을 이용하여 예정된 테스트 동작을 수행하는 제3 단계; 및
    상기 복수의 단위 뱅크에 구비된 뱅크들이 모두 테스트 동작을 수행하도록 상기 제1 내지 제3 단계를 반복 수행하는 제4 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  16. 제15항에 있어서,
    상기 웨이퍼 레벨의 테스트 모드가 완료되면, 상기 퓨즈를 제2 상태로 전환하여 상기 단위 뱅크 조절신호를 예정된 전압 레벨로 고정시키는 제5 단계를 더 포함하는 반도체 메모리 장치의 구동 방법.
  17. 제16항에 있어서,
    상기 제1 상태는 상기 퓨즈가 단락(short)된 상태이고,
    상기 제2 상태는 상기 퓨즈가 개방(open)된 상태이며,
    상기 제5 단계는 상기 퓨즈를 상기 제2 상태로 전환하기 위하여 상기 퓨즈를 절단하는 반도체 메모리 장치의 구동 방법.
  18. 제16항에 있어서,
    상기 단위 뱅크 조절신호가 예정된 전압 레벨로 고정된 후 패키지 레벨의 테스트 모드로 진입하면, 상기 뱅크 어드레스 신호와 상기 단위 뱅크 조절신호의 조합으로 생성된 복수의 디코딩신호 중 하나의 디코딩신호가 활성화하는 제6 단계;
    상기 복수의 디코딩신호에 응답하여 상기 복수의 내부전압 발생회로 중 하나의 내부전압 발생회로가 인에이블되는 제7 단계;
    상기 복수의 뱅크 중 선택된 뱅크가 상기 하나의 내부전압 발생회로로부터 생성되는 내부전압을 이용하여 예정된 테스트 동작을 수행하는 제8 단계; 및
    상기 복수의 뱅크가 모두 테스트 동작을 수행하도록 상기 제6 내지 제8 단계를 반복 수행하는 제9 단계를 더 포함하는 반도체 메모리 장치의 구동 방법.
  19. 제16항에 있어서,
    상기 단위 뱅크 조절신호가 예정된 전압 레벨로 고정된 후 패키지 레벨의 노말 모드로 진입하면, 상기 뱅크 어드레스 신호와 상기 단위 뱅크 조절신호의 조합으로 생성된 복수의 디코딩신호 중 하나의 디코딩신호가 활성화하는 제6 단계;
    상기 복수의 디코딩신호에 응답하여 상기 복수의 내부전압 발생회로 중 하나의 내부전압 발생회로가 인에이블되는 제7 단계; 및
    상기 복수의 뱅크 중 선택된 뱅크가 상기 하나의 내부전압 발생회로로부터 생성되는 내부전압을 이용하여 예정된 동작을 수행하는 제8 단계를 더 포함하는 반도체 메모리 장치의 구동 방법.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 내지 제8 단계에서 컬럼 버스트 신호가 활성화되는 경우 상기 복수의 디코딩신호가 모두 활성화되는 반도체 메모리 장치의 구동 방법.
KR1020110115893A 2011-11-08 2011-11-08 반도체 메모리 장치 및 그의 구동 방법 KR101770739B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110115893A KR101770739B1 (ko) 2011-11-08 2011-11-08 반도체 메모리 장치 및 그의 구동 방법
US13/602,772 US8885436B2 (en) 2011-11-08 2012-09-04 Semiconductor memory device and method of driving the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110115893A KR101770739B1 (ko) 2011-11-08 2011-11-08 반도체 메모리 장치 및 그의 구동 방법

Publications (2)

Publication Number Publication Date
KR20130050688A true KR20130050688A (ko) 2013-05-16
KR101770739B1 KR101770739B1 (ko) 2017-08-25

Family

ID=48223576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110115893A KR101770739B1 (ko) 2011-11-08 2011-11-08 반도체 메모리 장치 및 그의 구동 방법

Country Status (2)

Country Link
US (1) US8885436B2 (ko)
KR (1) KR101770739B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220049653A (ko) 2020-10-14 2022-04-22 삼성전자주식회사 비휘발성 메모리 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0173935B1 (ko) 1995-12-18 1999-04-01 김광호 저전력 소모 반도체 메모리 장치
JP3398564B2 (ja) * 1997-04-11 2003-04-21 富士通株式会社 半導体装置
JP2003132674A (ja) * 2001-10-26 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
KR100464411B1 (ko) * 2002-04-19 2005-01-03 삼성전자주식회사 분할된 디커플링 커패시터를 이용한 전원선 잡음 제거회로 및 이를 구비하는 반도체 장치
JP2005102086A (ja) * 2003-09-26 2005-04-14 Renesas Technology Corp 半導体装置およびレベル変換回路
KR20050073969A (ko) 2004-01-13 2005-07-18 삼성전자주식회사 반도체 메모리
US7586350B2 (en) 2005-09-28 2009-09-08 Hynix Semiconductor Inc. Circuit and method for initializing an internal logic unit in a semiconductor memory device
US7417494B2 (en) * 2005-09-29 2008-08-26 Hynix Semiconductor Inc. Internal voltage generator
KR100746620B1 (ko) 2006-06-29 2007-08-08 주식회사 하이닉스반도체 오토프리차지 신호 생성회로
KR100816729B1 (ko) 2006-09-28 2008-03-25 주식회사 하이닉스반도체 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치
KR100816725B1 (ko) 2006-09-28 2008-03-27 주식회사 하이닉스반도체 내부전압 발생기 및 그 구동 방법
KR100885489B1 (ko) * 2007-03-05 2009-02-24 주식회사 하이닉스반도체 반도체장치의 내부전압 생성회로 및 그 내부전압 생성방법.
US8014214B2 (en) 2007-11-08 2011-09-06 Hynix Semiconductor Inc. Semiconductor memory device
KR100974216B1 (ko) * 2008-10-14 2010-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 트리밍 회로
KR101069677B1 (ko) 2009-06-09 2011-10-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 이를 위한 프로브 테스트 제어 회로

Also Published As

Publication number Publication date
KR101770739B1 (ko) 2017-08-25
US8885436B2 (en) 2014-11-11
US20130114365A1 (en) 2013-05-09

Similar Documents

Publication Publication Date Title
US7701801B2 (en) Programmable pulsewidth and delay generating circuit for integrated circuits
KR100680975B1 (ko) 파워다운 모드 제어 회로
US7272061B2 (en) Dynamic pre-charge level control in semiconductor devices
US8724373B2 (en) Apparatus for selective word-line boost on a memory cell
US9202555B2 (en) Write word-line assist circuitry for a byte-writeable memory
KR100772110B1 (ko) 로우 어드레스 제어 장치
US9142325B2 (en) Semiconductor memory device for performing repair operation
KR100920843B1 (ko) 반도체 메모리 장치의 오토리프레쉬 동작 제어회로
KR20020027270A (ko) 반도체 메모리 및 그 제어 방법
US20200160896A1 (en) Semiconductor devices
KR100386950B1 (ko) 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로
KR20220029307A (ko) 메모리 디바이스에서 전력 관리 동작을 제어하기 위한 시스템 및 방법
KR101218606B1 (ko) 반도체 메모리 장치
US20110131457A1 (en) Semiconductor memory testing device and method of testing semiconductor using the same
KR101770739B1 (ko) 반도체 메모리 장치 및 그의 구동 방법
KR100821583B1 (ko) 반도체 메모리 장치의 리던던시 제어 회로 및 방법
KR100335268B1 (ko) 자동리프레쉬를이용한멀티워드라인인에이블장치
US8386858B2 (en) Semiconductor memory device
KR20100019702A (ko) 전원 공유가 가능한 반도체 집적회로 및 그 전원 공유 방법
KR100640786B1 (ko) 반도체 기억 소자의 워드 라인 인에이블 회로 및 방법
KR100924355B1 (ko) 반도체 메모리 장치
US7916565B2 (en) Semiconductor memory device having test circuit
KR100207532B1 (ko) 반도체 메모리장치의 로우 어드레스 체인회로
KR20120126435A (ko) 전류 제어 장치
KR100390238B1 (ko) 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스제어 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
GRNT Written decision to grant