KR20120126435A - 전류 제어 장치 - Google Patents

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KR20120126435A KR1020110044207A KR20110044207A KR20120126435A KR 20120126435 A KR20120126435 A KR 20120126435A KR 1020110044207 A KR1020110044207 A KR 1020110044207A KR 20110044207 A KR20110044207 A KR 20110044207A KR 20120126435 A KR20120126435 A KR 20120126435A
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Abstract

본 발명의 실시예는 전류 제어 장치에 관한 것으로, 반도체 메모리 장치의 대기 전류(Standby current) 및 트랜지스터의 턴 온 전류를 줄일 수 있도록 하는 기술이다. 이러한 본 발명의 실시예는 트리거 신호와 회로의 동작 상태를 제어하는 세트 신호를 조합하는 입력 제어부, 및 입력 제어부의 출력을 구동하는 구동부를 포함하고, 구동부는 풀다운 구동신호의 활성화 상태에 따라 접지전압을 선택적으로 공급하는 전류 제어부를 포함한다.

Description

전류 제어 장치{Current control device}
본 발명의 실시예는 전류 제어 장치에 관한 것으로, 반도체 메모리 장치의 대기 전류(Standby current) 및 트랜지스터의 턴 온 전류를 줄일 수 있도록 하는 기술에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있다. 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우레벨)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호가 입력된다. 이때에 입력된 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 수행된다.
이때, 선택된 워드라인에 연결되어 있는 셀 들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 된다. 그러면, 센스 앰프의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다.
그리고, 센스앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되어 센스앰프를 구동시킨다. 센스앰프가 동작을 시작하면 서로 간에 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이 된다.
그리고, 그 이후에 컬럼 디코더는 컬럼 어드레스에 응답하여 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온 시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력되도록 한다.
도 1은 일반적인 반도체 메모리 장치의 신호 처리 회로를 나타낸다.
일반적인 신호 처리 회로는 낸드게이트 ND1와, 복수의 인버터 IV1~IV4를 포함한다.
여기서, 낸드게이트 ND1는 트리거(TRIGGER) 신호와 세트(SET) 신호를 낸드 조합하여 출력한다. 그리고, 복수의 인버터 IV1~IV4는 낸드게이트 ND1의 출력을 반전 및 구동하여 출력신호 OUT를 출력한다.
이 외에도, 일반적인 반도체 메모리 장치는 노아게이트, 트랜지스터 등의 회로 소자를 포함할 수 있다.
이러한 구성을 갖는 일반적인 반도체 메모리 장치는 인버터, 낸드게이트, 노아게이트 및 트랜지스터의 조합을 통해 설계자가 원하는 반도체 메모리 소자를 구현할 수 있다.
종래기술에 따른 반도체 메모리 장치는 일반적으로 트랜지스터를 기반으로 하여 인버터, 낸드게이트, 노아게이트, 3-상태(Tri-state) 게이트 등을 구현할 수 있다. 그리고, 멀티-입력(Multi-input) 회로의 구성시 앤드게이트, 오아 게이트의 조합을 통해 회로의 출력을 생성한다.
예를 들어, 도 1에서와 같이 2 입력 낸드게이트 ND1와, 복수의 인버터 IV1~IV4로 구성된 앤드 회로는 2개의 입력이 모두 하이 레벨일 때 출력신호 OUT를 하이 레벨로 출력하게 된다.
여기서, 2 개의 입력신호는 같은 시간에 입력될 수도 있다. 하지만, 세트(SET) 신호와 트리거(TRIGGER) 신호의 경우, 하나의 세트(SET) 신호가 먼저 입력되어 회로를 세트(SET) 상태로 만들어 놓은 후 추후에 입력되는 나머지 하나의 트리거(TRIGGER) 신호에 의해 출력신호 OUT의 출력 시간이 결정될 수도 있다.
즉, 어떠한 회로 로직이던지 반드시 세트(SET) 신호와 트리거(TRIGGER) 신호가 존재하게 된다. 일반적인 회로 로직은 회로를 세트(SET) 시키는 신호에 의해 회로를 대기(Idle) 상태로 진입시키는 경우 또는 세트(SET) 신호와 대기(Idle) 진입 신호가 분리되어 있는 경우로 구분될 수 있다.
종래의 반도체 메모리 장치는, 설계자가 의도한 동작 이후에 대기(Idle) 상태로 진입하거나, 디램의 경우 파워 다운 모드(Power down mode)와 같이 전류 저감 상태로 진입하였을 때, 인버터 회로를 구성하는 일부 트랜지스터는 턴 온 상태를 유지하고 다른 일부 트랜지스터에서 오프 누설 전류(Off leakage current)가 발생 될 수 있다.
이러한 종래의 반도체 메모리 장치는 오프 누설 전류 및 트랜지스터 턴 온 전류가 불필요하게 소모된다.
회로의 대부분에 셀 수 없을 정도로 많은 인버터가 사용되며, 인버터의 폭(Width)을 크게 사용하는 부분 또는 지연(Delay) 회로, 딜레이 체인(Delay chain)으로 구성된 기타 여러 부분에서 이렇게 오프 누설 전류와 트랜지스터의 턴 온 전류가 불필요하게 소모될 수 있다.
본 발명의 실시예는 반도체 메모리 장치에서 접지전압(VSS)의 경로를 제어하여 회로의 대기(Idle) 상태 진입 또는 파워 다운 모드(Power down mode)의 진입에 따라 회로에서 발생하는 대기 전류(Standby current)와 트랜지스터의 턴 온 전류를 저감시킬 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 전류 제어 장치는, 트리거 신호와 회로의 동작 상태를 제어하는 세트 신호를 조합하는 입력 제어부; 및 입력 제어부의 출력을 구동하는 구동부를 포함하고, 구동부는 풀다운 구동신호의 활성화 상태에 따라 접지전압을 선택적으로 공급하는 전류 제어부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 전류 제어 장치는, 트리거 신호, 대기신호 및 회로의 동작 상태를 제어하는 세트 신호를 조합하는 입력 제어부; 및 입력 제어부의 출력을 구동하는 구동부를 포함하고, 구동부는 풀다운 구동신호의 활성화 상태에 따라 접지전압을 선택적으로 공급하는 전류 제어부를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 다음과 같은 효과를 갖는다.
첫째, 본 발명의 실시예는 반도체 메모리 장치에서 접지전압(VSS)의 경로를 제어하여 회로의 대기(Idle) 상태 진입 또는 파워 다운 모드(Power down mode)의 진입에 따라 회로에서 발생하는 대기 전류(Standby current)와 트랜지스터의 턴 온 전류를 저감시킬 수 있도록 하는 효과를 제공한다.
둘째, 본 발명의 실시예는 대기 전류와 트랜지스터의 턴 온 전류를 저감시켜 저전력 반도체 메모리 소자 또는 디램의 개발이 가능하도록 한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 반도체 메모리 장치의 신호 처리 회로.
도 2는 본 발명의 실시예에 따른 전류 제어 장치에 관한 회로도.
도 3은 도 2의 실시예에 따른 전류 제어 장치에서 구동신호 생성부에 관한 상세 회로도.
도 4는 본 발명의 다른 실시예에 따른 전류 제어 장치에 관한 회로도.
도 5는 도 4의 실시예에 따른 전류 제어 장치에서 구동신호 생성부에 관한 상세 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 전류 제어 장치에 관한 회로도이다.
본 발명의 실시예에 따른 전류 제어 장치는, 입력 제어부(100), 구동부(200) 및 저장부 R1를 포함한다.
입력 제어부(100)는 낸드게이트 ND2를 포함할 수 있다. 낸드게이트 ND2는 트리거 신호 TRIGGER와 세트 신호 SET를 낸드 조합하여 출력한다.
여기서, 세트 신호 SET는, 예를 들면, 반도체 장치와 같은 회로의 구동을 제어하기 위한 신호로서, 세트 신호 SET가 활성화되는 경우 회로들이 동작 상태가 된다. 그리고, 트리거 신호 TRIGGER는, 예를 들면, 반도체 장치와 같은 회로 장치에서 센스앰프를 활성화시키기 위한 준비 신호에 해당한다.
그리고, 구동부(200)는 인버터부(210)와 전류 제어부(220)를 포함한다.
인버터부(210)는 PMOS트랜지스터 P1~P3와 NMOS트랜지스터 N1~N3의 쌍으로 형성되어 인버터 체인 형태로 직렬 연결된 복수의 인버터 소자를 포함한다. 여기서, 인버터부(210)는 직렬 연결된 복수의 지연 소자로 구성될 수도 있다.
그리고, 전류 제어부(220)는 인버터부(210)와 접지전압단 사이에 각각 형성되어 풀다운 구동신호 SETFD에 의해 제어되는 복수의 풀다운 구동 소자를 포함한다. 여기서, 풀다운 구동 소자는 NMOS트랜지스터 N4~N6로 이루어질 수 있다.
인버터부(210)의 NMOS트랜지스터 N1~N3에는 이와 각각 대응하는 NMOS트랜지스터 N4~N6가 연결된다. 그리고, NMOS트랜지스터 N4~N6는 공통 게이트 단자를 통해 후술하는 구동신호 생성부(300)에서 출력된 풀다운 구동신호 SETFD가 인가된다.
여기서, PMOS트랜지스터 P1, NMOS트랜지스터 N1 및 NMOS트랜지스터 N4는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS트랜지스터 P1와 NMOS트랜지스터 N1는 공통 게이트 단자를 통해 낸드게이트 ND2의 출력이 인가된다. NMOS트랜지스터 N4는 게이트 단자를 통해 풀다운 구동신호 SETFD가 인가된다.
그리고, PMOS트랜지스터 P2, NMOS트랜지스터 N2 및 NMOS트랜지스터 N5는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS트랜지스터 P2와 NMOS트랜지스터 N2는 공통 게이트 단자가 앞 단의 인버터 소자와 연결된다. NMOS트랜지스터 N5는 게이트 단자를 통해 풀다운 구동신호 SETFD가 인가된다.
또한, PMOS트랜지스터 P3, NMOS트랜지스터 N3 및 NMOS트랜지스터 N6는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS트랜지스터 P3와 NMOS트랜지스터 N3는 공통 게이트 단자가 앞 단의 인버터 소자와 연결된다. NMOS트랜지스터 N6는 게이트 단자를 통해 풀다운 구동신호 SETFD가 인가된다.
저장부 R1는 입력단자와 출력단자가 서로 연결된 래치 구조의 인버터 IV5,IV6를 포함한다. 저장부 R1는 구동부(200)의 출력을 래치하여 출력신호 OUT를 출력한다.
도 3은 도 2의 실시예에 따른 전류 제어 장치에서 구동신호 생성부(300)에 관한 상세 회로도이다.
구동신호 생성부(300)는 폴링 지연부(310), 스위칭부(320) 및 출력부(330)를 포함한다.
여기서, 폴링 지연부(310)는 세트 신호 SET의 폴링 시점을 지연하여 출력한다. 즉, 폴링 지연부(310)는 세트 신호 SET가 하이 레벨 상태로 인에이블 되면 하이 레벨 상태를 일정시간 지연시켜 폴링 상태로 천이되는 시점을 일정 시간 늦추도록 한다.
출력부(330)는 인버터 IV7,IV8와 낸드게이트 ND3를 포함한다. 낸드게이트 ND3는 폴링 지연부(310)의 출력과, 인버터 IV7에 의해 반전된 파워다운 신호 PWRDN를 낸드연산한다. 인버터 IV8는 낸드게이트 ND3의 출력을 반전 구동하여 풀다운 구동신호 SETFD를 출력한다.
이러한 구성을 갖는 본 발명의 실시예에 따른 전류 제어 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시예에서는 파워다운 모드시 파워다운 신호 PWRDN가 활성화되는 것을 일 예로 설명하였지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 대기 모드(Standby mode)시 대기 신호가 활성화 상태가 될 수도 있다.
파워다운 모드가 아닌 정상 동작 모드인 경우에는 파워다운 신호 PWRDN가 로우 레벨로 비활성화된다. 이에 따라, 인버터 IV7의 출력이 하이 레벨이 된다.
그리고, 액티브 동작시 뱅크가 선택되면 세트 신호 SET가 로우 레벨에서 하이 레벨로 천이하게 된다. 그러면, 낸드게이트 ND3의 출력이 로우 레벨이 되고, 인버터 IV8의 출력인 풀다운 구동신호 SETFD가 하이 레벨이 된다.
이때, 세트 신호 SET가 하이 레벨이 되고 트리거 신호 TRIGGER가 로우 레벨 상태이면, 낸드게이트 ND2의 출력이 하이 레벨이 되어 인버터부(210)가 동작하게 된다.
그리고, 풀다운 구동신호 SETFD가 하이 레벨이 되어 전류 제어부(220)의 NMOS트랜지스터 N4~N6가 모두 턴 온 된다. 그러면, 인버터부(210)의 NMOS트랜지스터 N1~N3의 소스 단자에 접지전압을 공급하게 된다.
이후에, 트리거 신호 TRIGGER가 하이 레벨로 활성화되는 경우 낸드게이트 ND2의 출력이 로우 레벨이 되어 정상적인 동작이 수행된다.
이어서, 트리거 신호 TRIGGER가 로우 레벨로 비활성화되고 세트 신호 SET가 하이 레벨에서 로우 레벨로 천이하는 경우 폴링 지연부(310)에 의해 세트 신호 SET의 폴링 시점이 일정시간 지연된다. 즉, 세트 신호 SET가 로우 레벨로 천이하는 경우에도 폴링 지연부(310)의 출력이 일정 시간 동안 하이 레벨 상태를 유지하게 된다.
이에 따라, 풀다운 구동신호 SETFD가 일정 시간 동안 하이 레벨을 유지하게 되어 전류 제어부(220)가 턴 온 상태를 유지하게 된다. 전류 제어부(220)가 턴 온 상태를 유지하는 경우 인버터부(210)에 접지전압이 계속 공급되어 저장부 R1의 래치 회로가 동작 되는 시간을 확보할 수 있게 된다.
그리고, 폴링 지연부(310)의 지연시간 이후에는 풀다운 구동신호 SETFD가 하이 레벨에서 로우 레벨로 천이하여 전류 제어부(220)가 턴 오프 상태가 된다. 이에 따라, 인버터부(210)에 접지전압이 공급되는 것을 차단하여 인버터부(210)를 동작시키지 않도록 한다.
이때, 인버터부(210)에 접지전압이 공급되는 것을 차단하면, 인버터부(210)의 출력이 비정상 상태가 되는 것을 방지하기 위해 이전의 출력 레벨을 저장하는 저장부 R1를 출력단에 구비하게 된다.
이러한 본 발명의 실시예는 세트 신호 SET에 의해 설계자가 의도한 동작을 수행하고, 파워다운 신호 PWRDN의 입력시 폴링 지연된 풀다운 구동신호 SETFD에 의해 저장부 R1가 동작되는 시간을 확보한 이후에, 인버터부(210)에 연결된 접지전압단을 전류 제어부(220)를 통해 차단하도록 한다.
반면에, 파워다운 모드의 진입시 파워다운 신호 PWRDN가 하이 레벨로 천이하게 된다. 그리고, 인버터 IV7의 출력이 로우 레벨이 된다.
이 상태에서는 세트 신호 SET의 레벨과 상관없이 풀다운 구동신호 SETFD가 로우 레벨 상태가 되어 전류 제어부(220)가 인버터부(210)에 접지전압을 공급하지 못하게 된다. 이에 따라, 인버터부(210)의 대기 전류와 트랜지스터의 턴 온 전류를 저감시킬 수 있도록 한다.
한편, 도 4는 본 발명의 다른 실시예에 따른 전류 제어 장치에 관한 회로도이다.
본 발명의 다른 실시예에 따른 전류 제어 장치는, 입력 제어부(400), 구동부(500) 및 저장부 R2를 포함한다.
입력 제어부(400)는 낸드게이트 ND4를 포함할 수 있다. 낸드게이트 ND4는 트리거 신호 TRIGGER, 뱅크 액티브 신호 BA 및 세트 신호 SET를 낸드 조합하여 출력한다.
그리고, 구동부(500)는 인버터부(510)와 전류 제어부(520)를 포함한다.
인버터부(510)는 PMOS트랜지스터 P4~P6와 NMOS트랜지스터 N7~N9의 쌍으로 형성되어 인버터 체인 형태로 직렬 연결된 복수의 인버터 소자를 포함한다. 여기서, 인버터부(510)는 직렬 연결된 복수의 지연 소자로 구성될 수도 있다.
그리고, 전류 제어부(520)는 인버터부(510)와 접지전압단 사이에 각각 형성되어 풀다운 구동신호 SETBAFD에 의해 제어되는 복수의 풀다운 구동 소자를 포함한다. 여기서, 풀다운 구동 소자는 NMOS트랜지스터 N10~N12로 이루어질 수 있다.
인버터부(510)의 NMOS트랜지스터 N7~N9에는 이와 각각 대응하는 NMOS트랜지스터 N10~N12가 연결된다. 그리고, NMOS트랜지스터 N10~N12는 공통 게이트 단자를 통해 후술하는 구동신호 생성부(600)에서 출력된 풀다운 구동신호 SETBAFD가 인가된다.
여기서, PMOS트랜지스터 P4, NMOS트랜지스터 N7 및 NMOS트랜지스터 N10는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS트랜지스터 P5와 NMOS트랜지스터 N8는 공통 게이트 단자를 통해 낸드게이트 ND4의 출력이 인가된다. NMOS트랜지스터 N10는 게이트 단자를 통해 풀다운 구동신호 SETBAFD가 인가된다.
그리고, PMOS트랜지스터 P5, NMOS트랜지스터 N8 및 NMOS트랜지스터 N11는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS트랜지스터 P5와 NMOS트랜지스터 N8는 공통 게이트 단자가 앞 단의 인버터 소자와 연결된다. NMOS트랜지스터 N11는 게이트 단자를 통해 풀다운 구동신호 SETBAFD가 인가된다.
또한, PMOS트랜지스터 P6, NMOS트랜지스터 N9 및 NMOS트랜지스터 N12는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS트랜지스터 P6와 NMOS트랜지스터 N9는 공통 게이트 단자가 앞 단의 인버터 소자와 연결된다. NMOS트랜지스터 N12는 게이트 단자를 통해 풀다운 구동신호 SETBAFD가 인가된다.
저장부 R2는 입력단자와 출력단자가 서로 연결된 래치 구조의 인버터 IV9,IV10를 포함한다. 저장부 R2는 구동부(500)의 출력을 래치하여 출력신호 OUT를 출력한다.
도 5는 도 4의 실시예에 따른 전류 제어 장치에서 구동신호 생성부(600)에 관한 상세 회로도이다.
구동신호 생성부(600)는 입력부(610), 폴링 지연부(620) 및 출력부(640)를 포함한다.
여기서, 입력부(610)는 노아게이트 NOR1와 인버터 IV11를 포함한다. 노아게이트 NOR1는 세트 신호 SET와 뱅크 액티브 신호 BA를 노아 연산한다. 그리고, 인버터 IV11는 노아게이트 NOR1의 출력을 반전 구동하여 출력한다. 이러한 입력부(610)는 세트 신호 SET와 뱅크 액티브 신호 BA 중 어느 하나가 하이 레벨이 될 경우 인버터 IV11의 출력이 하이 레벨이 된다.
폴링 지연부(620)는 입력부(610)의 출력에서 폴링 시점을 지연하여 출력한다. 즉, 폴링 지연부(620)는 세트 신호 SET 또는 뱅크 액티브 신호 BA가 하이 레벨 상태로 인에이블 되면 하이 레벨 상태를 일정시간 지연시켜 폴링 상태로 천이되는 시점을 일정 시간 늦추도록 한다.
출력부(640)는 인버터 IV12,IV13와 낸드게이트 ND5를 포함한다. 낸드게이트 ND5는 폴링 지연부(620)의 출력과, 인버터 IV12에 의해 반전된 파워다운 신호 PWRDN를 낸드연산한다. 인버터 IV13는 낸드게이트 ND5의 출력을 반전 구동하여 풀다운 구동신호 SETBAFD를 출력한다.
이러한 구성을 갖는 본 발명의 다른 실시예에 따른 전류 제어 장치의 동작을 설명하면 다음과 같다.
파워다운 모드가 아닌 정상 동작 모드인 경우에는 파워다운 신호 PWRDN가 로우 레벨로 비활성화된다. 이에 따라, 인버터 IV12의 출력이 하이 레벨이 된다.
그리고, 세트 신호 SET 또는 뱅크 액티브 신호 BA 중 어느 하나가 로우 레벨에서 하이 레벨로 천이하게 된다. 그러면, 낸드게이트 ND5의 출력이 로우 레벨이 되고, 인버터 IV13의 출력인 풀다운 구동신호 SETBAFD가 하이 레벨이 된다.
이때, 세트 신호 SET(또는, 뱅크 액티브 신호 BA)가 하이 레벨이 되고 트리거 신호 TRIGGER가 로우 레벨 상태이면, 낸드게이트 ND4의 출력이 하이 레벨이 되어 인버터부(510)가 동작하게 된다.
그리고, 풀다운 구동신호 SETBAFD가 하이 레벨이 되어 전류 제어부(520)의 NMOS트랜지스터 N10~N12가 모두 턴 온 된다. 그러면, 인버터부(510)의 NMOS트랜지스터 N7~N9의 소스 단자에 접지전압을 공급하게 된다.
이후에, 트리거 신호 TRIGGER가 하이 레벨로 활성화되는 경우 낸드게이트 ND4의 출력이 로우 레벨이 되어 정상적인 동작이 수행된다.
이어서, 트리거 신호 TRIGGER가 로우 레벨로 비활성화되고 세트 신호 SET(또는, 뱅크 액티브 신호 BA)가 하이 레벨에서 로우 레벨로 천이하는 경우 폴링 지연부(620)에 의해 세트 신호 SET(또는, 뱅크 액티브 신호 BA)의 폴링 시점이 일정시간 지연된다. 즉, 세트 신호 SET(또는, 뱅크 액티브 신호 BA)가 로우 레벨로 천이하는 경우에도 폴링 지연부(620)의 출력이 일정 시간 동안 하이 레벨 상태를 유지하게 된다.
이에 따라, 풀다운 구동신호 SETBAFD가 일정 시간 동안 하이 레벨을 유지하게 되어 전류 제어부(520)가 턴 온 상태를 유지하게 된다. 전류 제어부(520)가 턴 온 상태를 유지하는 경우 인버터부(510)에 접지전압이 계속 공급되어 저장부 R2의 래치 회로가 동작 되는 시간을 확보할 수 있게 된다.
그리고, 폴링 지연부(620)의 지연시간 이후에는 풀다운 구동신호 SETIDLEFD가 하이 레벨에서 로우 레벨로 천이하여 전류 제어부(520)가 턴 오프 상태가 된다. 이에 따라, 인버터부(510)에 접지전압이 공급되는 것을 차단하여 인버터부(510)를 동작시키지 않도록 한다.
이때, 인버터부(510)에 접지전압이 공급되는 것을 차단하면, 인버터부(510)의 출력이 비정상 상태가 되는 것을 방지하기 위해 이전의 출력 레벨을 저장하는 저장부 R2를 출력단에 구비하게 된다.
반면에, 파워다운 모드의 진입시 파워다운 신호 PWRDN가 하이 레벨로 천이하게 된다. 그리고, 인버터 IV12의 출력이 로우 레벨이 된다.
이 상태에서는 세트 신호 SET(또는, 뱅크 액티브 신호 BA)의 레벨과 상관없이 풀다운 구동신호 SETBAFD가 로우 레벨 상태가 되어 전류 제어부(520)가 인버터부(510)에 접지전압을 공급하지 못하게 된다. 이에 따라, 인버터부(510)의 대기 전류와 트랜지스터의 턴 온 전류를 저감시킬 수 있도록 한다.

Claims (16)

  1. 트리거 신호와 회로의 동작 상태를 제어하는 세트 신호를 조합하는 입력 제어부; 및
    상기 입력 제어부의 출력을 구동하는 구동부를 포함하고,
    상기 구동부는 풀다운 구동신호의 활성화 상태에 따라 접지전압을 선택적으로 공급하는 전류 제어부를 포함하는 것을 특징으로 하는 전류 제어 장치.
  2. 제 1항에 있어서, 상기 구동부는 인버터 체인 구조로 직렬 연결된 인버터부를 포함하는 것을 특징으로 하는 전류 제어 장치.
  3. 제 1항에 있어서, 상기 전류 제어부는
    상기 구동부의 접지전압단 사이에 연결되어 상기 풀다운 구동신호에 의해 선택적으로 턴 온 되는 복수의 풀다운 구동 소자를 포함하는 것을 특징으로 하는 전류 제어 장치.
  4. 제 1항에 있어서, 상기 풀다운 구동신호를 생성하는 구동신호 생성부를 더 포함하는 것을 특징으로 하는 전류 제어 장치.
  5. 제 4항에 있어서, 상기 구동신호 생성부는
    상기 세트 신호의 폴링 시점을 지연하는 폴링 지연부; 및
    상기 폴링 지연부의 출력과 파워다운 신호의 출력을 조합하여 상기 풀다운 구동신호를 생성하는 출력부를 포함하는 것을 특징으로 하는 전류 제어 장치.
  6. 제 5항에 있어서, 상기 구동신호 생성부는
    상기 파워다운 신호의 활성화시 상기 폴링 지연부의 출력에 상관없이 상기 풀다운 구동신호를 로우 레벨로 비활성화시키는 것을 특징으로 하는 전류 제어 장치.
  7. 제 1항에 있어서, 상기 구동부의 출력신호를 일정시간 래치하는 저장부를 더 포함하는 것을 특징으로 하는 전류 제어 장치.
  8. 제 1항에 있어서, 상기 전류 제어부는 파워다운 모드시 상기 풀다운 구동신호가 비활성화되어 상기 접지전압의 공급이 차단되는 것을 특징으로 하는 전류 제어 장치.
  9. 트리거 신호, 뱅크 액티브 신호 및 회로의 동작 상태를 제어하는 세트 신호를 조합하는 입력 제어부; 및
    상기 입력 제어부의 출력을 구동하는 구동부를 포함하고,
    상기 구동부는 풀다운 구동신호의 활성화 상태에 따라 접지전압을 선택적으로 공급하는 전류 제어부를 포함하는 것을 특징으로 하는 전류 제어 장치.
  10. 제 9항에 있어서, 상기 구동부는 인버터 체인 구조로 직렬 연결된 인버터부를 포함하는 것을 특징으로 하는 전류 제어 장치.
  11. 제 9항에 있어서, 상기 전류 제어부는
    상기 구동부와 접지전압단 사이에 연결되어 상기 풀다운 구동신호에 의해 선택적으로 턴 온 되는 복수의 풀다운 구동 소자를 포함하는 것을 특징으로 하는 전류 제어 장치.
  12. 제 9항에 있어서, 상기 풀다운 구동신호를 생성하는 구동신호 생성부를 더 포함하는 것을 특징으로 하는 전류 제어 장치.
  13. 제 12항에 있어서, 상기 구동신호 생성부는
    상기 세트 신호와 상기 뱅크 액티브 신호를 조합하여 출력하는 입력부;
    상기 입력부에서 출력된 신호의 폴링 시간을 지연하는 폴링 지연부; 및
    상기 폴링 지연부의 출력과 파워다운 신호를 조합하여 상기 풀다운 구동신호를 생성하는 출력부를 포함하는 것을 특징으로 하는 전류 제어 장치.
  14. 제 12항에 있어서, 상기 구동신호 생성부는
    상기 파워다운 신호의 활성화시 상기 폴링 지연부의 출력에 상관없이 상기 풀다운 구동신호를 로우 레벨로 비활성화시키는 것을 특징으로 하는 전류 제어 장치.
  15. 제 9항에 있어서, 상기 구동부의 출력신호를 일정시간 래치하는 저장부를 더 포함하는 것을 특징으로 하는 전류 제어 장치.
  16. 제 9항에 있어서, 상기 전류 제어부는 파워다운 모드시 상기 풀다운 구동신호가 비활성화되어 상기 접지전압의 공급이 차단되는 것을 특징으로 하는 전류 제어 장치.
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