JP2013196732A

JP2013196732A - 半導体装置

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Publication number: JP2013196732A
Application number: JP2012064748A
Authority: JP
Inventors: Kiyohiro Furuya; 清広古谷
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2012-03-22
Filing date: 2012-03-22
Publication date: 2013-09-30
Also published as: US20130250704A1; US9136844B2

Abstract

【課題】出力信号のレベルが不定となることによる貫通電流の発生を防止する。
【解決手段】電源電位ＶＤＤ１から内部電位ＶＡを生成してノードＶに内部電位ＶＡを供給し、ディープパワーダウン信号ＤＰＰＷＤに応じて内部電位ＶＡの生成を停止する内部電圧発生回路１１０と、ディープパワーダウン信号ＤＰＰＷＤに応じて、ノードＶに電源電位ＶＤＤ２を供給する電圧切り替え回路１９０と、ノードＶの電位を受けて動作し、ディープパワーダウン信号ＤＰＰＷＤに応じてノードＶの電位が内部電位ＶＡから電源電位ＶＤＤ２に切り替わる前後で同じ論理レベルの出力信号を出力する回路ブロック１２０とを有する。本発明によれば、内部電圧ＶＡの生成が停止された場合であっても、回路ブロック１２０から出力される出力信号が不定となることがないため、後段に接続される回路の消費電流を削減することが可能となる。
【選択図】図５

Description

本発明は半導体装置に関し、特に、内部電圧の生成を停止する動作モードを備えた半導体装置に関する。

多くの半導体装置においてはチップの内部で内部電圧を生成し、内部電圧を用いて一部の回路ブロックを動作させることが広く行われている。この場合であっても、外部とのインターフェースを行う回路ブロックについては外部電圧によって動作させる必要があるため、内部電圧によって動作する回路ブロックの信号振幅と、外部電圧によって動作する回路ブロックの信号振幅とが互いに異なることになる。このため、これら回路ブロック間には、信号振幅を変換するためのレベルシフタが挿入される。レベルシフタとしては、特許文献１に記載されているように電流ミラーフリップフロップラッチ回路とＣＭＯＳインバータを用いたレベルシフタが知られている。

一方、代表的な半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）には、ディープパワーダウンモードと呼ばれる動作モードが存在する（特許文献２参照）。ディープパワーダウンモードは、ＤＲＡＭ内の大部分の回路の動作を停止させることによって、消費電流を最小限に抑えつつスタンバイ状態を維持する動作モードである。ディープパワーダウンモードにエントリすると内部電圧の生成も停止されるため、内部電圧で動作する大部分の回路ブロックは動作を停止する。但し、ディープパワーダウンモードにエントリした場合であっても、外部とのインターフェースを行う一部の回路ブロックについては活性状態に維持される。外部とのインターフェースを行う回路ブロックは外部電圧によって動作するため、内部電圧で動作する回路ブロックとの間には、例えば特許文献１に記載されたレベルシフタを挿入する必要がある。

特開２００４−１５３６８９号公報特開２０１２−３８３８９号公報

本発明者は、ディープパワーダウンモードのように内部電圧の生成を停止する動作モードを備えた半導体装置を改良すべく、鋭意検討を行った。

本発明の一側面による半導体装置は、第１の電源電位から内部電位を生成して第１のノードに前記内部電位を供給し、第１の信号に応じて前記内部電位の生成を停止する第１の回路と、前記第１の信号に応じて、前記第１のノードに第２の電源電位を供給する第２の回路と、前記第１のノードの電位を受けて動作し、前記第１の信号に応じて前記第１のノードの電位が前記内部電位から前記第２の電源電位に切り替わる前後で同じ論理レベルの出力信号を出力する第３の回路と、を有することを特徴とする。

本発明の他の側面による半導体装置は、第１の電源電位が供給される第１の電源端子と、前記第１の電源電位とは異なる第２の電源電位が供給される第２の電源端子と、接地電位が供給される第３の電源端子と、第１の信号が第１の論理レベルである場合に、前記第１の電源電位または前記第２の電源電位のいずれか一方をもとに前記第１の電源電位とは異なる内部電位を生成し、第１のノードに供給する第１の回路と、前記第１の信号が前記第１の論理レベルとは異なる第２の論理レベルである場合に、前記第２の電源電位を前記第１のノードに供給する第２の回路と、前記第１のノードと前記第３の電源端子との間に印加される第１の電圧によって動作し、前記第１の信号が前記第１の論理レベルである場合に活性化され、前記第１の信号が前記第２の論理レベルである場合に非活性化される第３の回路と、を備えることを特徴とする。

本発明のさらに他の側面による半導体装置は、第１の信号が第１の論理レベルである場合に、内部電位を第１のノードに供給する第１の回路と、前記第１の信号が前記第１の論理レベルとは異なる第２の論理レベルである場合に、外部電位を前記第１のノードに供給する第２の回路と、前記第１の信号が前記第１の論理レベルである場合に活性化され、前記第１のノードに供給される前記内部電位を受けて動作を行う第３の回路と、前記第１の信号の論理レベルにかかわらず前記外部電位を受けて動作し、前記第３の回路から出力される出力信号を受信する第４の回路と、前記第３の回路と前記第４の回路との間に接続され、前記出力信号の振幅を変換する第５の回路と、を備えることを特徴とする。

本発明によれば、第１のノードに第２の電源電位又は外部電位を供給する第２の回路を備えていることから、内部電圧の生成が停止された場合であっても、第３の回路から出力される出力信号が不定となることがない。このため、第３の回路の後段に接続される回路の消費電流を削減することが可能となる。

互いに異なる電源電圧によって動作する２つの回路ブロック１０，２０を接続した例を示す回路図である。回路ブロック１０と回路ブロック２０との間にレベルシフタ３０を挿入した例を示す回路図である。改良されたレベルシフタ３０Ａの回路図である。本発明の好ましい実施形態による半導体装置１００の構成を示すブロック図である。本発明の第１の実施形態による内部電圧発生回路１１０の構成を示すブロック図である。内部電圧発生回路１１０の回路図である。レベルシフタ１５０の回路図である。本発明の第２の実施形態の主要部を示すブロック図である。

本発明の実施形態について説明する前に、本発明者が検討した課題について説明する。

図１は、互いに異なる電源電圧によって動作する２つの回路ブロックを接続した例を示す回路図である。

図１に示す回路ブロック１０は、内部電位ＶＡと接地電位ＶＳＳとの間の電圧によって動作する回路ブロックであり、主回路部１１からＣＭＯＳインバータ１２，１３を介して信号Ｓ１を出力する。回路ブロック２０は、外部電位ＶＤＤと接地電位ＶＳＳとの間の電圧によって動作する回路ブロックであり、ＣＭＯＳインバータ２１，２２を介して主回路部２３に信号Ｓ１が入力される。尚、本明細書においては、内部電位ＶＡと接地電位ＶＳＳとの間の電圧を「内部電圧ＶＡ」と呼び、外部電位ＶＤＤと接地電位ＶＳＳとの間の電圧を「外部電圧ＶＤＤ」と呼ぶことがある。他の電源電位と接地電位ＶＳＳとの間の電圧についても同様である。

内部電圧ＶＡは外部電圧ＶＤＤを元にデバイスの内部で生成される電圧であり、ここでは
ＶＡ＜ＶＤＤ
であるケースを考える。この場合、回路ブロック１０から出力される信号Ｓ１の最大振幅はＶＡである。従って、この信号Ｓ１をそのまま回路ブロック２０に供給すると、初段のＣＭＯＳインバータ２１に貫通電流Ｉが流れてしまう。これは、信号Ｓ１の論理レベルがＨレベル、つまり電位がＶＡである場合、ＰＭＯＳトランジスタＰ０のソース電位（＝ＶＤＤ）よりもゲート電位（＝ＶＡ）が低くなるため、ＰＭＯＳトランジスタＰ０を完全にオフすることができないからである。このような問題を解決するためには、回路ブロック１０と回路ブロック２０との間にレベルシフタを挿入する必要がある。

図２は、回路ブロック１０と回路ブロック２０との間にレベルシフタ３０を挿入した例を示す回路図である。

図２に示すレベルシフタ３０は、特許文献１に記載された電流ミラーフリップフロップラッチ回路からなり、対を成すＮＭＯＳトランジスタＮ１，Ｎ２のゲート電極に相補の信号／Ｓ１，Ｓ１が入力される。レベルシフタ３０は、振幅がＶＡである相補の信号Ｓ１，／Ｓ１を振幅がＶＤＤである信号Ｓ２にレベル変換する回路であり、レベル変換された信号Ｓ２が回路ブロック２０に供給される。これにより、初段のＣＭＯＳインバータ２１を構成するＰＭＯＳトランジスタＰ０を完全にオフすることができるため、貫通電流の発生を防止することができる。

尚、内部電圧ＶＡと外部電圧ＶＤＤとの関係が
ＶＡ≧ＶＤＤ
である場合には、図１に示した構成であっても、ＣＭＯＳインバータ２１のＰＭＯＳトランジスタＰ０を完全にオフすることができるため、必ずしもレベルシフタ３０は必要ない。ただし、この場合であっても、製品出荷後の任意設定や仕様変更により電源電圧ＶＤＤとしてより高い電圧が印加される場合に備え、図２に示すようにレベルシフタ３０を介在させておくことが好ましい。

次に、本発明者は、特許文献２のように、回路ブロック１０に供給される内部電圧ＶＡがディープパワーダウンモード時に停止される形態を検討した。ディープパワーダウンモードにエントリすると内部電圧ＶＡの生成が停止されるため、回路ブロック１０内の全ての電源ノードは接地電位ＶＳＳに低下する。これにより、回路ブロック１０の最終段であるＣＭＯＳインバータ１３の動作も停止し、出力端はフローティングとなる。このとき、停止前における信号Ｓ１の論理レベルがＬレベルであった場合にはＬレベルが維持されるが、停止前における信号Ｓ１の論理レベルがＨレベルであった場合には徐々に電荷が抜け、Ｌレベルへと変動する。その結果、レベルシフタ３０に入力される信号Ｓ１，／Ｓ１がいずれもＬレベルとなるため、ＰＭＯＳトランジスタＰ１，Ｐ２の一方を完全にオフさせることができず、信号Ｓ２のレベルが不定となる。これにより、初段のＣＭＯＳインバータ２１を構成するＰＭＯＳトランジスタＰ０又はＮＭＯＳトランジスタＮ０のいずれか一方を完全にオフすることができず、貫通電流Ｉが流れてしまう。そこで、本発明者は、ディープパワーダウンモードにエントリした場合に、信号Ｓ２の論理レベルが固定されるレベルシフタについて検討した。

図３は、改良されたレベルシフタ３０Ａの回路図である。

図３に示すレベルシフタ３０Ａは、図２に示したレベルシフタ３０にＮＭＯＳトランジスタＮ３とＮＯＲゲート回路Ｇ１を追加した回路構成を有している。ＮＭＯＳトランジスタＮ３は、ノードａと接地電位ＶＳＳとの間に接続されており、そのゲート電極にはディープパワーダウン信号ＤＰＰＷＤが供給される。ディープパワーダウン信号ＤＰＰＷＤは、通常動作時においてＬレベル、ディープパワーダウンモード時においてＨレベルとなる信号であり、本発明においては「第１の信号」と呼ぶことがある。ノードａはＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接点である。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接点であるノードｂからは信号／Ｓ２が出力され、インバータを介して回路ブロック２０に供給される。

また、ＮＯＲゲート回路Ｇ１は、回路ブロック１０からの出力信号／Ｓ１とディープパワーダウン信号ＤＰＰＷＤを受け、その否論理和出力をＮＭＯＳトランジスタＮ２のゲート電極に供給する。

レベルシフタ３０Ａの動作について説明すると、まず、通常動作時においてはディープパワーダウン信号ＤＰＰＷＤがＬレベルであることから、ＮＭＯＳトランジスタＮ３はオフ状態となり、ノードａには影響を与えない。また、ＮＯＲゲート回路Ｇ１は、信号／Ｓ１の反転信号、つまり信号Ｓ１を出力する。このため、通常動作時においては図２に示したレベルシフタ３０と同じ動作を行う。

これに対し、ディープパワーダウンモード時にはディープパワーダウン信号ＤＰＰＷＤがＨレベルとなるため、ＮＭＯＳトランジスタＮ３はオン状態となる。これにより、ノードａは接地電位ＶＳＳに固定され、ＰＭＯＳトランジスタＰ２がオン状態に固定される。また、ＮＯＲゲート回路Ｇ１の出力信号がＬレベルとなることから、ＮＭＯＳトランジスタＮ２がオフ状態となる。これにより、回路ブロック１０からの信号Ｓ１のレベルにかかわらず、ノードｂは電源電位ＶＤＤに固定される。その結果、ディープパワーダウンモード時においては、レベルシフタ３０Ａから出力される信号Ｓ２はＬレベルに固定されるため、回路ブロック２０の初段において貫通電流Ｉが流れることがなくなる。

ただし、図３に示したレベルシフタ３０Ａは、図２に示したレベルシフタ３０に対してトランジスタＮ３及びゲート回路Ｇ１の追加が必要であり、チップの省面積の観点から更に改善の余地がある。尚、図１〜図３を用いた説明においては、回路ブロック１０から回路ブロック２０に供給する１ビットの信号に着目したが、実際のデバイスにおいては多数の信号が回路ブロック１０から回路ブロック２０に供給されるため、信号の本数分だけレベルシフタ３０Ａが必要となる。このため、改良されたレベルシフタ３０Ａを用いることによる面積増加は無視できるものではない。

以上が本発明者の検討した課題である。本実施形態は、このような課題が解決された半導体装置を提供するものである。以下、本発明の好ましい実施形態について説明する。

図４は、本発明の好ましい実施形態による半導体装置１００の構成を示すブロック図である。本実施形態による半導体装置１００はＤＲＡＭであるが、本発明の適用対象がこれに限定されるものではなく、ＳＲＡＭ、ＲｅＲＡＭ、フラッシュメモリなどの他の半導体メモリデバイスに適用することも可能であるし、ＣＰＵ、ＤＳＰのようなロジック系半導体デバイスに適用することも可能である。

図４に示すように、本実施形態による半導体装置１００は、外部端子として電源端子１０１〜１０３、アドレス端子１０４、コマンド端子１０５〜１０８及びデータ端子１０９を備えている。その他にも、実際にはクロック端子やキャリブレーション端子なども含まれているが、これらについては本発明の要旨に直接関係しないため図示を省略してある。

電源端子１０１〜１０３は、外部からそれぞれ外部電位ＶＤＤ１，ＶＤＤ２及び接地電位ＶＳＳが供給される端子である。本実施形態におけるこれら電位の関係は、
ＶＤＤ１＞ＶＤＤ２＞ＶＳＳ
である。電源端子１０１〜１０３を介して供給されるこれらの電位は、内部電圧発生回路１１０に供給される。内部電圧発生回路１１０は、これらの電位を受けて各種の内部電位ＶＡを発生する回路である。内部電位ＶＡとしては、ＶＥＱ，ＶＡＲＹ，ＶＤＬＰ，ＶＰＰ，ＶＰＥＲＩなどが含まれる。内部電位ＶＥＱは後述するセンスアンプをイコライズする際に使用する電位であり、内部電位ＶＡＲＹは後述するビット線のＨレベルの電位であり、内部電位ＶＤＬＰは遅延回路に供給する一定電位であり、内部電位ＶＰＰは後述するワード線の活性化電位であり、内部電位ＶＰＥＲＩは大部分の周辺回路の動作電位である。これらの内部電位は、半導体装置１００の主たる回路ブロック１２０に供給される。したがって、回路ブロック１２０は内部電圧ＶＡによって動作する回路ブロックである。

これに対し、レシーバ回路１３０及び入出力バッファ１４０は外部とのインターフェースを行う回路ブロックであり、したがって、外部電圧によって動作する。図４に示すように、レシーバ回路１３０には外部電位ＶＤＤ１，ＶＤＤ２及び接地電位ＶＳＳが供給され、入出力バッファ１４０には外部電位ＶＤＤ２及び接地電位ＶＳＳが供給される。

レシーバ回路１３０は、アドレス端子１０４及びコマンド端子１０５〜１０８を介してアドレス信号ＡＤ及びコマンド信号ＣＭＤが供給される回路ブロックである。コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥからなり、それぞれコマンド端子１０５〜１０８を介して供給される。レシーバ回路１３０は、これらアドレス信号ＡＤ及びコマンド信号ＣＭＤを受け、その振幅を内部電圧ＶＡの振幅に変換する役割を果たす。レシーバ回路１３０によって受信されたアドレス信号ＡＤはアドレスバッファ１６１に供給され、コマンド信号ＣＭＤはコマンドデコーダ１６２に供給される。

コマンドデコーダ１６２は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成し、これらをコントロールロジック１６３に供給する。コントロールロジック１６３は、コマンドデコーダ１６２より供給された内部コマンドに基づき、ロウアドレスバッファ１６４、カラムアドレスバッファ１６５、行デコーダ１６６、列デコーダ１６７などの動作を制御する。

具体的には、内部コマンドがロウアクセスを示している場合、アドレスバッファ１６１から出力されるアドレス信号ＡＤはロウアドレスバッファ１６４に取り込まれる。これにより、アドレス信号ＡＤは行デコーダ１６６に供給され、行デコーダ１６６はメモリセルアレイ１７０に含まれるいずれかのワード線ＷＬを活性化させる。一方、内部コマンドがカラムアクセスを示している場合、アドレスバッファ１６１から出力されるアドレス信号ＡＤはカラムアドレスバッファ１６５に取り込まれる。これにより、アドレス信号ＡＤは列デコーダ１６７に供給され、列デコーダ１６７はセンスアンプ列１６８に含まれるいずれかのセンスアンプＳＡを読み出しアンプ１８１又は書き込みドライバ１８２に接続する。センスアンプＳＡは、メモリセルアレイ１７０内の対応する一対のビット線ＢＬに接続されており、これら一対のビット線ＢＬに生じている電位差を増幅する役割を果たす。図４にはメモリセルアレイ１７０内に１本のワード線ＷＬ、１本のビット線ＢＬ及びこれらに接続された１個のメモリセルＭＣのみが図示されているが、実際には多数のワード線、ビット線ＢＬ及びメモリセルＭＣがメモリセルアレイ１７０に含まれている。

メモリセルアレイ１７０から読み出しアンプ１８１を介して読み出されたデータＤＱは、レベルシフタ１５０を介して入出力バッファ１４０に供給され、データ端子１０９を介して外部に出力される。レベルシフタ１５０は、内部電圧ＶＡの振幅を有するデータを外部電圧ＶＤＤ２の振幅に変換する回路である。また、データ端子１０９を介して入出力バッファ１４０に供給されるデータＤＱは、書き込みドライバ１８２を介してメモリセルアレイ１７０に供給される。

図４に示すように、内部電圧ＶＡによって動作する回路ブロック１２０に動作電圧を供給するノードＶは、電圧切り替え回路１９０を介して電源端子１０２に接続されている。電源端子１０２は電源電位ＶＤＤ２が供給される端子である。電圧切り替え回路１９０は、ディープパワーダウン信号ＤＰＰＷＤに応じてオン／オフ制御される回路である。ディープパワーダウン信号ＤＰＰＷＤは、上述の通り、通常動作時においてＬレベル、ディープパワーダウンモード時においてＨレベルとなる信号であり、コントロールロジック１６３から出力される。以下、ノードＶに供給される電位の制御に関して、より詳細に説明する。

図５は、内部電圧発生回路１１０の構成を示すブロック図であり、本発明の第１の実施形態に相当する。本実施形態は、生成すべき内部電位ＶＡのレベルが外部電位ＶＤＤ１未満であり、且つ、外部電位ＶＤＤ２と同レベルかそれ以上である場合に効果的である。

図５に示すように、内部電圧発生回路１１０は、参照電位ＶＲＥＦを生成する参照電圧生成回路２００と、参照電位ＶＲＥＦに基づいて外部電位ＶＤＤ１を降圧させることにより内部電位ＶＡを生成する降圧回路３００とを備えている。降圧回路３００は、差動回路３１０とドライバ回路３２０によって構成される。これら各回路の詳細については後述する。内部電圧発生回路１１０には、ディープパワーダウンモード時に活性化されるディープパワーダウン信号ＤＰＰＷＤが供給される。ディープパワーダウン信号ＤＰＰＷＤが活性化すると内部電圧発生回路１１０は非活性化され、内部電圧ＶＡの生成が停止される。その代わりに電圧切り替え回路１９０がオンするため、ディープパワーダウンモードにエントリするとノードＶには外部電位ＶＤＤ２が直接供給されることになる。

本発明においては、内部電圧発生回路１１０を「第１の回路」、電圧切り替え回路１９０を「第２の回路」と呼ぶことがある。また、内部電圧発生回路１１０に供給される電源電位を「第１の電源電位」、電圧切り替え回路１９０に供給される電源電位を「第２の電源電位」と呼ぶことがある。したがって、本実施形態では外部電位ＶＤＤ１が「第１の電源電位」、外部電位ＶＤＤ２が「第２の電源電位」に相当する。

ディープパワーダウン信号ＤＰＰＷＤは、内部電圧ＶＡによって動作する回路ブロック１２０にも供給されており、ディープパワーダウンモードにエントリすると回路ブロック１２０の動作が停止される。図４に示したように、回路ブロック１２０にはメモリセルアレイ１７０も含まれており、ディープパワーダウンモードにエントリするとメモリセルアレイ１７０に保持されているデータも破棄される。これは、本実施形態による半導体装置１００がＤＲＡＭであり、メモリセルＭＣが揮発性のメモリセルだからである。

図５に示すように、回路ブロック１２０とレシーバ回路１３０及び入出力バッファ１４０との間には、それぞれレベルシフタ１６０，１５０が挿入されている。これは、回路ブロック１２０が内部電圧ＶＡによって動作するのに対し、レシーバ回路１３０及び入出力バッファ１４０は外部電位ＶＤＤ２によって動作するため、信号の振幅が互いに相違するからである。本発明においては、回路ブロック１２０を「第３の回路」、入出力バッファ１４０を「第４の回路」、レベルシフタ１５０を「第５の回路」と呼ぶことがある。これらレシーバ回路１３０及び入出力バッファ１４０については、ディープパワーダウンモードにエントリしても、少なくとも一部の回路については活性状態に維持される。これは、外部からの信号によってディープパワーダウンモードからの復帰を可能とするためである。

図６は、内部電圧発生回路１１０の回路図である。

図６に示すように、内部電圧発生回路１１０に含まれる参照電圧生成回路２００は、バンドギャップ電位ＶＢを生成するバンドギャップリファレンス回路２１０と、バンドギャップ電位ＶＢを受ける差動回路２２０と、差動回路２２０の出力を受ける出力段回路２３０とを備えている。これらの回路は、いずれも外部電圧ＶＤＤ１によって動作する回路であり、したがって外部電位ＶＤＤ１が供給される電源端子１０１と、接地電位ＶＳＳが供給される電源端子１０３との間に接続されている。

バンドギャップリファレンス回路２１０は、電圧や温度に依存しない一定のバンドギャップ電位ＶＢを生成する回路であり、生成されたバンドギャップ電位ＶＢは差動回路２２０を構成する一方のＮＭＯＳトランジスタＮ１１のゲート電極に供給される。差動回路２２０は、一対のＮＭＯＳトランジスタＮ１１，Ｎ１２と、これらに接続され電流ミラー構成を有するＰＭＯＳトランジスタＰ１１，Ｐ１２と、動作電流を供給するＮＭＯＳトランジスタＮ１０によって構成されている。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１との接点であるノードｃは差動回路２２０の出力ノードであり、出力段回路２３０に含まれるＰＭＯＳトランジスタＰ１３のゲート電極に接続される。

出力段回路２３０は、ＰＭＯＳトランジスタＰ１３と抵抗素子Ｒ１，Ｒ２が電源端子１０１，１０３間に直列接続された構成を有しており、抵抗素子Ｒ１，Ｒ２の接点の電位がＮＭＯＳトランジスタＮ１２のゲート電極にフィードバックされる。かかる構成により、参照電圧生成回路２００から出力される参照電位ＶＲＥＦは、バンドギャップ電位ＶＢのレベルと、抵抗素子Ｒ１，Ｒ２の抵抗値によって決まる一定値となる。抵抗素子Ｒ１，Ｒ２の抵抗値は、目的とする内部電位ＶＡのレベルと参照電位ＶＲＥＦとが等しくなるよう選択される。

図６に示すように、バンドギャップリファレンス回路２１０と電源端子１０１との間には、ＰＭＯＳトランジスタＰ１４が接続されている。ＰＭＯＳトランジスタＰ１４のゲート電極にはディープパワーダウン信号ＤＰＰＷＤが供給されており、したがって、ディープパワーダウンモードにエントリするとバンドギャップリファレンス回路２１０は電源端子１０１から切り離され、バンドギャップリファレンス回路２１０の消費電流がほぼゼロになる。

また、ディープパワーダウン信号ＤＰＰＷＤの反転信号は、差動回路２２０に含まれるＮＭＯＳトランジスタＮ１０のゲート電極に供給される。これにより、ディープパワーダウンモードにエントリするとＮＭＯＳトランジスタＮ１０は完全にオフし、差動回路２２０の消費電流がほぼゼロになる。

さらに、差動回路２２０の出力ノードｃと電源端子１０１との間にもＰＭＯＳトランジスタＰ１５が接続されている。ＰＭＯＳトランジスタＰ１５のゲート電極にはディープパワーダウン信号ＤＰＰＷＤの反転信号が供給されており、したがって、ディープパワーダウンモードにエントリするとＰＭＯＳトランジスタＰ１３のゲート電極には外部電位ＶＤＤ１が供給される。これにより、ＰＭＯＳトランジスタＰ１３は完全にオフし、出力段回路２３０の消費電流がほぼゼロになる。

このように、参照電圧生成回路２００は、通常動作時においては生成すべき内部電位ＶＡに等しい参照電位ＶＲＥＦを生成する一方、ディープパワーダウンモード時においては非活性化され、消費電流がほぼゼロになる。

図６に示すように、内部電圧発生回路１１０に含まれる降圧回路３００は、差動回路３１０とドライバ回路３２０によって構成される。差動回路３１０は、一対のＮＭＯＳトランジスタＮ２１，Ｎ２２と、これらに接続され電流ミラー構成を有するＰＭＯＳトランジスタＰ２１，Ｐ２２と、動作電流を供給するＮＭＯＳトランジスタＮ２０によって構成されている。ＮＭＯＳトランジスタＮ２１のゲート電極には参照電位ＶＲＥＦが供給される。また、ＮＭＯＳトランジスタＮ２２のゲート電極はノードＶに接続される。ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１との接点であるノードｄは差動回路３１０の出力ノードであり、ドライバ回路３２０を構成するＰＭＯＳトランジスタＰ２３のゲート電極に接続される。

かかる構成により、差動回路３１０はノードＶに与える内部電位ＶＡが参照電位ＶＲＥＦと等しくなるよう、ドライバ回路３２０を制御する。ここで、差動回路３１０に含まれるＮＭＯＳトランジスタＮ２０のゲート電極には、ディープパワーダウン信号ＤＰＰＷＤの反転信号が供給される。これにより、ディープパワーダウンモードにエントリするとＮＭＯＳトランジスタＮ２０は完全にオフし、差動回路３１０の消費電流がほぼゼロになる。

さらに、差動回路３１０の出力ノードｄと電源端子１０１との間にはＰＭＯＳトランジスタＰ２５が接続されている。ＰＭＯＳトランジスタＰ２５のゲート電極にはディープパワーダウン信号ＤＰＰＷＤの反転信号が供給されており、したがって、ディープパワーダウンモードにエントリするとＰＭＯＳトランジスタＰ２３のゲート電極には外部電位ＶＤＤ１が供給される。これにより、ＰＭＯＳトランジスタＰ２３は完全にオフし、ドライバ回路３２０の消費電流がほぼゼロになる。

このように、降圧回路３００は、通常動作時においては参照電位ＶＲＥＦと等しいレベルの内部電位ＶＡをノードＶに供給する一方、ディープパワーダウンモード時においては非活性化され、消費電流がほぼゼロになる。

図４〜図６に示すように、ノードＶには電圧切り替え回路１９０が接続されている。電圧切り替え回路１９０は、電源電位ＶＤＤ２が供給される電源端子１０２とノードＶとの間に接続されたＮＭＯＳトランジスタＮ３０によって構成されている。ＮＭＯＳトランジスタＮ３０のゲート電極にはディープパワーダウン信号ＤＰＰＷＤが供給されており、したがって、通常動作時においてはオフ、ディープパワーダウンモード時にはオンする。上述の通り、ディープパワーダウンモード時においては内部電圧発生回路１１０が完全に非活性化され、したがって内部電圧発生回路１１０によるノードＶの駆動は停止されるが、その代わりに電圧切り替え回路１９０が活性化され、ノードＶには内部電位ＶＡの代わりに外部電位ＶＤＤ２が供給されることになる。これにより、ディープパワーダウンモードにエントリした後は、回路ブロック１２０に外部電位ＶＤＤ２が供給されることになるが、ディープパワーダウンモードにエントリしている期間においては回路ブロック１２０内に含まれる全てのトランジスタはスイッチングを行わないため、電力消費はほとんど生じない。

図７は、レベルシフタ１５０の回路図である。

図７に示すように、レベルシフタ１５０の回路構成は、図２に示したレベルシフタ３０と基本的に同じ回路構成を有している。すなわち、ＰＭＯＳトランジスタＰ３１，Ｐ３２及びＮＭＯＳトランジスタＮ３１，Ｎ３２を備えた電流ミラーフリップフロップラッチ回路からなり、対を成すＮＭＯＳトランジスタＮ３１，Ｎ３２のゲート電極には相補の信号／Ｓ１，Ｓ１がそれぞれ入力される。信号Ｓ１は、回路ブロック１２０からの出力信号であり、主回路部１２１からＣＭＯＳインバータ１２２，１２３を介して出力される。信号Ｓ１を反転させるインバータ１５１は、ＰＭＯＳトランジスタＰ４１及びＮＭＯＳトランジスタＮ４１からなり、ノードＶに供給される電位と接地電位ＶＳＳとの間の電圧によって動作する。上述の通り、回路ブロック１２０はディープパワーダウンモードにエントリすると動作を停止する回路ブロックである。

ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ３２との接点であるノードｅはレベルシフタ１５０の出力ノードであり、インバータ１５２に接続される。インバータ１５２から出力される信号Ｓ２は入出力バッファ１４０への入力信号であり、ＣＭＯＳインバータ１４１，１４２を介して主回路部１４３に供給される。信号／Ｓ２を反転させるインバータ１５２は、ＰＭＯＳトランジスタＰ４２及びＮＭＯＳトランジスタＮ４２からなり、電源電位ＶＤＤ２と接地電位ＶＳＳとの間の電圧によって動作する。上述の通り、入出力バッファ１４０はディープパワーダウンモードにエントリしても動作を停止しない回路ブロックである。

次に、レベルシフタ１５０の動作について説明する。

まず、信号Ｓ１がＨレベルである場合、レベルシフタ１５０を構成するＮＭＯＳトランジスタＮ３１はオフ、ＮＭＯＳトランジスタＮ３２はオンとなる。これらＮＭＯＳトランジスタＮ３１，Ｎ３２のゲート電極に印加される信号の振幅は通常動作時においてＶＡであるため、ＮＭＯＳトランジスタＮ３１，Ｎ３２は振幅ＶＡでオン又はオフするよう設計されている。ＮＭＯＳトランジスタＮ３１，Ｎ３２がそれぞれオフ、オンすると、ＰＭＯＳトランジスタＰ３１，Ｐ３２がそれぞれオン、オフとなるため、ノードｅのレベルは接地電位ＶＳＳとなる。これにより、インバータ１５２を構成するＰＭＯＳトランジスタＰ４２がオンするため、信号Ｓ２のレベルは電源電位ＶＤＤ２となる。

信号Ｓ１がＬレベルである場合の動作は上記と逆であり、ＮＭＯＳトランジスタＮ３１，Ｎ３２はそれぞれオン、オフとなり、ＰＭＯＳトランジスタＰ３１，Ｐ３２はそれぞれオフ、オンとなる。これによりノードｅのレベルは電源電位ＶＤＤ２となり、インバータ１５２を構成するＮＭＯＳトランジスタＮ４２がオンするため、信号Ｓ２のレベルは接地電位ＶＳＳとなる。

このようにして、振幅がＶＡである信号Ｓ１は、振幅がＶＤＤ２である信号Ｓ２にレベル変換される。これにより、入出力バッファ１４０の初段であるＣＭＯＳインバータ１４１に貫通電流が流れることがない。

さらに、本実施形態による半導体装置１００では、ディープパワーダウンモードに入ると内部電圧発生回路１１０を構成する参照電圧生成回路２００や降圧回路３００などへの電源供給が停止され、それらを構成する差動アンプの電流源も停止される。これにより、ディープパワーダウンモード時の消費電流が低減される。

そして、本実施形態による半導体装置１００は電圧切り替え回路１９０を備えており、通常動作からディープパワーダウンモードにエントリすると、ノードＶに供給される電位が内部電位ＶＡから外部電位ＶＤＤ２に切り替えられる。これにより、回路ブロック１２０から出力される信号Ｓ１の論理レベルは、ディープパワーダウンモードに入る直前の論理レベルを維持するため、レベルシフタ１５０には相補の信号Ｓ１，／Ｓ１が正しく入力される。その結果、入出力バッファ１４０の初段であるＣＭＯＳインバータ１４１に供給される信号Ｓ２のレベルも正しく維持されることから、ディープパワーダウンモードにエントリしても貫通電流が流れることはない。そして、本実施形態の構成によれば、以上のような消費電流の低減の効果を、レベルシフタ１５０に論理ゲート等を追加することなく実現できることから、半導体装置を構成するチップ面積を縮小することが可能となる。

次に、本発明の第２の実施形態について説明する。

図８は、本発明の第２の実施形態の主要部を示すブロック図である。

図８に示すように、本実施形態においては、内部電圧発生回路１１０に供給される電源電位としてＶＤＤ２が用いられている点において、上述した実施形態と相違している。つまり、本実施形態では、内部電圧発生回路１１０と電圧切り替え回路１９０に同じ電源端子１０２から同じ電源電位が供給される。その他の点については上述した実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態は、生成すべき内部電位ＶＡのレベルが外部電位ＶＤＤ２よりも低い場合に効果的である。本実施形態においては、２系統の電源電位ＶＤＤ１，ＶＤＤ２は必ずしも必要ではなく、電源電位ＶＤＤ１が供給される電源端子１０１を省略しても構わない。

本実施形態においても、ディープパワーダウンモードにエントリした後は、ノードＶに電源電位ＶＤＤ２が直接供給されることから、内部電圧発生回路１１０の消費電流を削減しつつ、レベルシフタ１５０を正しく動作させることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、内部電圧発生回路１１０を非活性化させる条件としてディープパワーダウンモードへのエントリを例に説明したが、本発明がこれに限定されるものではない。したがって、内部電圧発生回路１１０を非活性化させる他の動作モードに応答して、電圧切り替え回路１９０を制御しても構わない。

１０，２０，１２０回路ブロック
１１，２３，１２１，１４３主回路部
１２，１３，２１，２２，１２１，１２２，１４１，１４２，１５１，１５２インバータ
３０，３０Ａ，１５０，１６０レベルシフタ
１００半導体装置
１０１〜１０３電源端子
１０４アドレス端子
１０５〜１０８コマンド端子
１０９データ端子
１１０内部電圧発生回路
１３０レシーバ回路
１４０入出力バッファ
１６１アドレスバッファ
１６２コマンドデコーダ
１６３コントロールロジック
１６４ロウアドレスバッファ
１６５カラムアドレスバッファ
１６６行デコーダ
１６７列デコーダ
１６８センスアンプ列
１７０メモリセルアレイ
１８１読み出しアンプ
１８２書き込みドライバ
１９０電圧切り替え回路
２００参照電圧生成回路
２１０バンドギャップリファレンス回路
２２０差動回路
２３０出力段回路
３００降圧回路
３１０差動回路
３２０ドライバ回路
ＤＰＰＷＤディープパワーダウン信号
ＶＡ内部電位（内部電圧）
ＶＤＤ１，ＶＤＤ２外部電位（外部電圧）

Claims

第１の電源電位から内部電位を生成して第１のノードに前記内部電位を供給し、第１の信号に応じて前記内部電位の生成を停止する第１の回路と、
前記第１の信号に応じて、前記第１のノードに第２の電源電位を供給する第２の回路と、
前記第１のノードの電位を受けて動作し、前記第１の信号に応じて前記第１のノードの電位が前記内部電位から前記第２の電源電位に切り替わる前後で同じ論理レベルの出力信号を出力する第３の回路と、を有することを特徴とする半導体装置。
前記第１の電源電位が供給される第１の端子と、前記第２の電源電位が供給される第２の端子とを更に有し、前記第１の電源電位と前記第２の電源電位とは異なる電位であって、前記第１の回路は前記第１の端子に供給される前記第１の電源電位から前記内部電位を生成し、前記第２の回路は前記第２の端子から前記第１のノードに前記第２の電源電位を供給することを特徴とする請求項１に記載の半導体装置。
前記第１の電源電位は前記第２の電源電位よりも高いことを特徴とする請求項２に記載の半導体装置。
前記第１の電源電位と前記第２の電源電位は、同じ端子から供給される同じ電位であることを特徴とする請求項１に記載の半導体装置。
前記内部電位は前記第１の電源電位よりも低いことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
前記出力信号を受ける第４の回路をさらに備え、前記第４の回路は前記第２の電源電位を受けて動作することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
前記第３の回路と前記第４の回路との間に接続され、前記出力信号の振幅を接地電位及び前記内部電位間の振幅から、前記接地電位及び前記第２の電源電位間の振幅に変換する第５の回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
前記第３の回路はＣＭＯＳインバータを有し、前記出力信号は前記ＣＭＯＳインバータから出力されることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
前記第３の回路は、前記第１の信号に応じて前記第１のノードの電位が前記内部電位から前記第２の電源電位に切り替わると動作を停止することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
前記第３の回路は複数の揮発性メモリセルを含み、前記第１の信号に応じて前記第１のノードの電位が前記内部電位から前記第２の電源電位に切り替わると、前記複数の揮発性メモリセルに保持されているデータが破棄されることを特徴とする請求項９に記載の半導体装置。
第１の電源電位が供給される第１の電源端子と、
前記第１の電源電位とは異なる第２の電源電位が供給される第２の電源端子と、
接地電位が供給される第３の電源端子と、
第１の信号が第１の論理レベルである場合に、前記第１の電源電位または前記第２の電源電位のいずれか一方をもとに前記第１の電源電位とは異なる内部電位を生成し、第１のノードに供給する第１の回路と、
前記第１の信号が前記第１の論理レベルとは異なる第２の論理レベルである場合に、前記第２の電源電位を前記第１のノードに供給する第２の回路と、
前記第１のノードと前記第３の電源端子との間に印加される第１の電圧によって動作し、前記第１の信号が前記第１の論理レベルである場合に活性化され、前記第１の信号が前記第２の論理レベルである場合に非活性化される第３の回路と、を備えることを特徴とする半導体装置。
前記第２の電源電位及び前記内部電位は、いずれも前記第１の電源電位未満であることを特徴とする請求項１１に記載の半導体装置。
前記第３の回路から出力される出力信号を受ける第４の回路をさらに備え、
前記第４の回路は前記第２の電源端子と前記第３の電源端子との間に印加される第２の電圧によって動作することを特徴とする請求項１１又は１２に記載の半導体装置。
前記第３の回路と前記第４の回路との間に接続され、前記出力信号の振幅を前記第１の電圧から前記第２の電圧に変換する第５の回路をさらに備えることを特徴とする請求項１３に記載の半導体装置。
前記第３の回路から出力される出力信号の論理レベルは、前記第１の信号が前記第１の論理レベルから前記第２の論理レベルに切り替わる前後において変化しないことを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
第１の信号が第１の論理レベルである場合に、内部電位を第１のノードに供給する第１の回路と、
前記第１の信号が前記第１の論理レベルとは異なる第２の論理レベルである場合に、外部電位を前記第１のノードに供給する第２の回路と、
前記第１の信号が前記第１の論理レベルである場合に活性化され、前記第１のノードに供給される前記内部電位を受けて動作を行う第３の回路と、
前記第１の信号の論理レベルにかかわらず前記外部電位を受けて動作し、前記第３の回路から出力される出力信号を受信する第４の回路と、
前記第３の回路と前記第４の回路との間に接続され、前記出力信号の振幅を変換する第５の回路と、を備えることを特徴とする半導体装置。
前記第１の回路は、前記第１の信号が前記第２の論理レベルである場合に非活性化され、前記内部電位の生成を停止することを特徴とする請求項１６に記載の半導体装置。