JP2014078821A - 半導体装置 - Google Patents

Abstract

【課題】待機モードにおける消費電力のさらなる低減化が困難である。
【解決手段】外部端子は、クロックイネーブル信号を受け付ける。入力回路（２）は、外部端子に対して並列に接続された第１および第２のアンプ回路（２１、２２）を用いて、クロックイネーブル信号に応じた内部クロックイネーブル信号を出力する。制御部（２４、２５）は、クロックイネーブル信号が非活性状態となる待機期間の少なくとも一部の期間に、第１および第２のアンプ回路の一方を非活性状態にする。
【選択図】図２

Description

本発明は、外部から入力される外部信号を増幅する入力回路を有する半導体装置に関する。

半導体装置において外部から信号が入力される入力回路には、その入力された外部素信号を増幅するアンプ回路が備わっていることが多い。例えば、特許文献１に記載の半導体集積回路は、外部から入力されるクロックイネーブル信号を増幅する差動増幅回路をアンプ回路として備えた入力回路を有している。

特開平１０−２６９７７３号公報

近年の半導体装置の高速化に伴い、複数のアンプ回路を用いて、外部信号を高速に増幅することが可能な入力回路が開発されている。しかしながら、アンプ回路の消費電力は比較的大きいため、複数のアンプ回路を用いて外部信号を増幅する入力回路には、消費電力が高くなってしまうという問題がある。

これに対しては、パワーダウンモードやセルフリフレッシュモードのような待機モード時に、入力回路を非活性状態にすることで、消費電力を抑制する技術が知られている。

しかしながら、上記の技術では、本願発明者は、外部信号としてクロックイネーブル信号が入力される入力回路に対しては、半導体装置が待機モードから復帰する際にクロックイネーブル信号が使用されるため、待機モードでも活性状態にしておく必要があり、そのことが、待機モードにおける消費電力のさらなる低減化が困難な理由となっていることを明らかにした。

本発明による第１の半導体装置は、クロックイネーブル信号を受け付ける外部端子と、前記外部端子に対して並列に接続された第１および第２のアンプ回路を用いて、前記クロックイネーブル信号に応じた内部クロックイネーブル信号を出力する入力回路と、前記クロックイネーブル信号が非活性状態となる待機期間の少なくとも一部の期間に、前記第１および第２のアンプ回路の一方を非活性状態にする制御部と、を備える。

本発明の第２実施例では、動作モードと待機モードとをその論理レベルにより指定する制御信号を受け付ける端子と、それぞれの入力端が前記端子に共通に接続された第１および第２のアンプと、各アンプの出力を合成する回路と、前記制御信号が前記待機モードを指定する論理レベルを取っている期間の少なくとも一部の期間に、第１および第２のアンプの一方を非活性化し他方は活性化の状態にしておく制御回路とを備える。

本発明によれば、クロックイネーブル信号のような制御信号により待機状態が指定されている期間において、アンプ回路のいずれかが非活性状態になるため、クロックイネーブル信号が入力される入力回路に対しても、待機モード時における消費電力を低減することが可能になる。待機状態から動作状態への復帰は、他方のアンプにより検出される。

本発明の一実施形態の半導体装置の構成を示す図である。 ＣＫＥ入力回路の第１の例を示す回路図である。 図２に示すＣＫＥ入力回路の動作を説明するためのタイミングチャートである。 ＣＫＥ入力回路の第２の例を示す回路図である。 ＣＫＥ入力回路の第３の例を示す回路図である。 ＣＫＥ入力回路の第４の例を示す回路図である。 アドレス入力回路およびコマンド入力回路の一例を示す回路図である。 アドレス入力回路およびコマンド入力回路の他の一例を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有するものには同じ符号を付け、その説明を省略する場合がある。

図１は、本発明の一実施形態の半導体装置の構成を示す図である。

図１に示す半導体装置１００は、内部電圧発生回路１と、ＣＫＥ入力回路２と、内部クロック発生回路３と、メモリセルアレイ４と、アドレス入力回路５と、コマンド入力回路６と、コマンドデコーダ７と、データ入出力回路８と、データアンプ回路９と、ロウデコーダ１０と、カラムデコーダ１１と、センスアンプ列１２とを有する。なお、半導体装置１００は、図１では、ＤＲＡＭ（Dynamic Random Access Memory）としているが、ＤＲＡＭとは別の、クロック入力（イネーブル）回路を備えた半導体装置（例えば、ＳＲＡＭ（Static Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）およびフラッシュメモリなど）でもよい。

また、半導体装置１００は、外部と接続する接続端子として、外部電圧ＶＤＤが供給される電源端子Ｔ１と、接地電圧ＶＳＳが供給される接地端子Ｔ２と、クロック信号ＣＬＫを受け付けるクロック端子Ｔ３と、クロックイネーブル信号ＣＫＥを受け付けるクロックイネーブル端子Ｔ４と、アドレス信号ＡＤＤ０〜ＡＤＤ１３を受け付けるアドレス端子Ｔ５と、コマンド信号を受け付けるコマンド端子Ｔ６と、データＤＱ０〜ＤＱｎの入出力を行うためのデータ端子Ｔ７とを有する。ここで、ｎは、１以上の整数である。

なお、クロックイネーブル信号ＣＫＥは、半導体装置１００に対する信号の入力を有効化するための信号であり、アドレス信号ＡＤＤ０〜ＡＤＤ１３は、データを読み書きするメモリセルを指定する信号であり、コマンド信号は、半導体装置１００を制御するための信号である。また、コマンド信号は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを含む。

内部電圧発生回路１は、電源端子Ｔ１および接地端子Ｔ２と接続される。内部電圧発生回路１は、電源端子Ｔ１および接地端子Ｔ２を介して供給された外部電圧ＶＤＤに応じた内部電圧ＶＲＥＦを、半導体装置１００の各回路に供給する。

ＣＫＥ入力回路２は、クロックイネーブル端子Ｔ４に対して並列に接続された複数のアンプ回路を有し、その複数のアンプ回路を用いて、クロックイネーブル端子Ｔ４が受け付けたクロックイネーブル信号ＣＫＥに応じた内部クロックイネーブル信号ＩＣＫＥを生成して出力する。内部クロックイネーブル信号ＩＣＫＥは、半導体装置１００の各回路に対する信号の入力を有効化するため信号である。なお、ＣＫＥ入力回路２のより詳細な構成については後述する。

内部クロック発生回路３は、クロック端子Ｔ３と接続される。内部クロック発生回路３は、ＣＫＥ入力回路２から出力された内部クロックイネーブル信号ＩＣＫＥが活性状態の場合、クロック端子Ｔ３が受け付けたクロック信号ＣＬＫに応じた内部クロック信号ＩＣＬＫを生成して出力する。

メモリセルアレイ４は、複数のビット線ＢＬと、各ビット線ＢＬと交差する複数のワード線ＷＬと、各ビット線ＢＬおよび各ワード線ＷＬの交点に設けられた複数のメモリセルＭＣとを有する。なお、図１では、ビット線ＢＬ、ワード線ＷＬおよびメモリセルＭＣはそれぞれ一つずつ示されている。

アドレス入力回路５は、アドレス端子Ｔ５と接続される。アドレス入力回路５は、アドレス端子Ｔ５が受け付けたアドレス信号ＡＤＤ０〜ＡＤＤ１３を増幅して、内部アドレス信号としてロウデコーダ１０およびカラムデコーダ１１に出力する。

コマンド入力回路６は、コマンド端子Ｔ６と接続されるコマンド入力回路６は、コマンド端子Ｔ６が受け付けたコマンド信号をコマンドデコーダ７に出力する。

コマンドデコーダ７は、コマンド入力回路６から出力されたコマンド信号に応じて、メモリセルＭＣに対するデータの読み書きを制御する種々の信号を含む内部コマンド信号を生成して、ＣＫＥ入力回路２、データ入出力回路８、データアンプ回路９、ロウデコーダ１０およびカラムデコーダ１１に出力する。

データ入出力回路８は、コマンドデコーダ７から出力された内部コマンド信号に従って、メモリセルＭＣに対して読み書きするデータの入出力を行う。具体的には、データ入出力回路８は、メモリセルＭＣからデータが読み出されるリード動作の場合、データアンプ回路９から出力されたデータを、データＤＱ０〜ＤＱｎとしてデータ端子Ｔ７を介して外部に出力し、メモリセルＭＣにデータが書き込まれるライト動作の場合、データ端子Ｔ７が受け付けたデータＤＱ０〜ＤＱｎを、メモリセルＭＣに書き込むデータとしてデータアンプ回路９に出力する。

データアンプ回路９は、コマンドデコーダ７から出力された内部コマンド信号に従って、データの増幅を行う。具体的には、データアンプ回路９は、リード動作の場合、カラムデコーダ１１から出力されたデータを増幅してデータ入出力回路８に出力し、ライト動作の場合、データ入出力回路８からのデータを増幅してカラムデコーダ１１に出力する。

ロウデコーダ１０は、コマンドデコーダ７から出力された内部コマンド信号と、アドレス入力回路５から出力された内部アドレス信号とに応じて、ワード線ＷＬのいずれかを選択する。

カラムデコーダ１１は、コマンドデコーダ７から出力された内部コマンド信号と、アドレス入力回路５から出力された内部アドレス信号とに応じて、ビット線ＢＬのいずれかを選択し、その選択したビット線ＢＬと、ロウデコーダ１０が選択したワード線ＷＬとの交点に設けられたメモリセルＭＣに対してデータの読み書きを行う。例えば、カラムデコーダ１１は、リード動作の場合には、センスアンプ列１２を介してメモリセルＭＣからデータを読み出し、ライト動作の場合には、センスアンプ列１２を介してデータアンプ回路９から出力されたデータをメモリセルＭＣに書き込む。

センスアンプ列１２は、各ビット線ＢＬに接続された複数のセンスアンプＳＡを有する。各センスアンプは、自センスアンプが接続されているビット線ＢＬと各ワード線ＷＬとの交点に設けられたメモリセルＭＣに読み書きされるデータを増幅する。センスアンプＳＡは、図１では１つだけ示している。

次にＣＫＥ入力回路２についてより詳細に説明する。

図２は、ＣＫＥ入力回路２の構成の第１の例を示す回路図である。

図２に示すＣＫＥ入力回路２は、図１で示したクロックイネーブル端子Ｔ４に対して並列に接続されたアンプ回路２１および２２と、アンプ回路２１および２２の出力端子と共通接続されたインバータ２３と、ＮＡＮＤ回路２４および２５で構成される制御部とを有する。また、ＣＫＥ入力回路２には、内部電圧ＶＲＥＦ、クロックイネーブル信号ＣＫＥ、イネーブル信号ＥＮＡＢＬＥおよび内部コマンド信号ＩＣＭＤが入力される。クロックイネーブル信号ＣＫＥは半導体装置１００の外部から供給され、内部電圧ＶＲＥＦ、イネーブル信号ＥＮＡＢＬＥおよび内部コマンド信号ＩＣＭＤは半導体装置１００の内部で発生される。

クロックイネーブル信号ＣＫＥは、図２の例では、Ｈｉｇｈアクティブな信号であり、通常動作モードでは、Ｈｉｇｈレベルに固定され、待機モードでは、Ｌｏｗレベルに固定される。待機モードは、半導体装置１００の消費電力を抑制するモードである。つまり、クロックイネーブル信号は、通常動作モードと待機モードとをその論理レベルにより指定する制御信号となる。なお、本実施形態では、待機モードには、クロックイネーブル信号ＩＣＫＥを非アクティブ状態にして、メモリセルＭＣを自動的にリフレッシュするセルフリフレッシュモードが含まれる。

イネーブル信号ＥＮＡＢＬＥは、Ｈｉｇｈアクティブな信号であり、半導体装置１００に電源が投入された際に活性化され、その後、半導体装置１００に電源が投入されていれば、待機モードか否かに関わらず、活性状態が維持される。なお、イネーブル信号ＥＮＡＢＬＥとしては、例えば、電源電圧ＶＤＤに基づき基準電圧源（図示せず）が発生するように構成することができる。

内部コマンド信号ＩＣＭＤは、コマンドデコーダ７から出力される内部コマンド信号に含まれる特定の信号である。本実施形態では、内部コマンド信号ＩＣＭＤは、セルフリフレッシュモードの実行を示す内部セルフリフレッシュ信号ＩＳＲＥＦであるとする。なお、内部セルフリフレッシュ信号ＩＳＲＥＦは、半導体装置１００に入力されるコマンド信号に含まれるセルフリフレッシュコマンド信号に応じて活性化される。また、内部セルフリフレッシュ信号ＩＳＲＥＦは、Ｈｉｇｈアクティブな信号であり、セルフリフレッシュモード時にＨｉｇｈレベルとなり、他の動作モード時には、Ｌｏｗレベルとなる。

アンプ回路２１および２２は、それぞれの入力端が前記端子に共通に接続された第１および第２のアンプを構成する。

アンプ回路２１は、第１のアンプ回路の一例であり、クロックイネーブル信号ＣＫＥが入力される入力段としてｐＭＯＳ（ｐチャネルＭＯＳ）トランジスタを用い、負荷としてｎＭＯＳ（ｎチャネルＭＯＳ）トランジスタを用いた差動アンプである。

アンプ回路２１は、具体的には、ｐＭＯＳトランジスタＰ０〜Ｐ２と、ｎＭＯＳトランジスタＮ３およびＮ４とを有する。

ｐＭＯＳトランジスタＰ１およびＰ２は、電源端子および接地端子の間に設けられ、クロックイネーブル信号ＣＫＥを増幅して出力するｐチャネル差動対を構成する。なお、ｐＭＯＳトランジスタＰ１のゲートにクロックイネーブル信号ＣＫＥが入力され、ｐＭＯＳトランジスタＰ２のゲートに内部電圧ＶＲＥＦが入力される。

ｎＭＯＳトランジスタＮ３およびＮ４は、ｐチャネル差動対の負荷回路として機能するｎチャネルカレントミラー回路を構成する。

ｐＭＯＳトランジスタＰ０は、ｐチャネル差動対と電源端子との間に設けられ、ｐチャネル差動対に定電流を供給する定電流源として機能する第１のイネーブルトランジスタである。なお、ｐＭＯＳトランジスタＰ０のゲートには、後述する制御信号ｍｏｄｅＢが入力される。

アンプ回路２２は、第２のアンプ回路の一例であり、クロックイネーブル信号が入力される入力段としてｎＭＯＳトランジスタを用い、負荷としてｐＭＯＳトランジスタを用いた差動アンプである。

アンプ回路２２は、具体的には、ｎＭＯＳトランジスタＮ０〜Ｎ２と、ｐＭＯＳトランジスタＰ３およびＰ４とを有する。

ｎＭＯＳトランジスタＮ１およびＮ２は、電源端子および接地端子の間に設けられ、クロックイネーブル信号ＣＫＥを増幅して出力するｎチャネル差動対を構成する。なお、ｎＭＯＳトランジスタＮ１のゲートにクロックイネーブル信号ＣＫＥが入力され、ｎＭＯＳトランジスタＮ１のゲートに内部電圧ＶＲＥＦが入力される。

ｐＭＯＳトランジスタＰ３およびＰ４は、ｎチャネル差動対の負荷回路として機能するｐチャネルカレントミラー回路を構成する。

ｎＭＯＳトランジスタＮ０は、ｐチャネルカレントミラー回路と接地端子との間に設けられ、ｎチャネル差動対に定電流を供給する定電流源として機能する第２のイネーブルトランジスタである。なお、ｎＭＯＳトランジスタのゲートには、イネーブル信号ＥＮＡＢＬＥが入力される。

インバータ２３は、アンプ回路２１および２２の出力を合成する回路である。具体的には、インバータ２３は、電源端子および接地端子の間に直列に接続されたｐＭＯＳトランジスタＰ５およびｎＭＯＳトランジスタＮ５を有するＣＭＯＳインバータであり、アンプ回路２１および２２から入力された信号を反転して内部クロックイネーブル信号ＣＫＥとして出力する。なお、内部クロックイネーブル信号は、Ｌｏｗアクティブの信号である。

ＮＡＮＤ回路２４および２５で構成される制御部は、クロックイネーブル信号ＣＫＥが非活性状態となる待機期間（つまり、クロックイネーブル信号が待機モードを指定する論理レベルを取っている期間）に、第１および第２のアンプの一方を非活性状態にし、他方を活性状態にしておく。本実施形態では、制御部は、内部コマンド信号ＩＣＭＤである内部セルフリフレッシュ信号ＩＳＲＥＦに基づいて、待機期間に、アンプ回路２１のｐＭＯＳトランジスタＰ０を非活性状態（オフ）にすることで、アンプ回路２１を非活性状態にする。なお、制御部がアンプ回路２１および２２の一方を非活性状態とする期間は、待期期間の少なくとも一部の期間であればよい。また、制御部は制御回路と呼ばれることもある。

具体的には、ＮＡＮＤ回路２４は、内部セルフリフレッシュ信号ＩＳＲＥＦと内部クロックイネーブル信号ＩＣＫＥの否定論理積を示す制御信号ｍｏｄｅＡをＮＡＮＤ回路２５に入力する。ＮＡＮＤ回路２５は、制御信号ｍｏｄｅＡとイネーブル信号ＥＮＡＢＬＥの否定論理積を示す制御信号ｍｏｄｅＢをアンプ回路２１のｐＭＯＳトランジスタＰ０に入力することで、待機期間に、アンプ回路２１を非活性状態にする。

図３は、図２で示したＣＫＥ入力回路の動作を説明するためのタイミングチャートである。

図３に示すように、通常動作時には、内部コマンド信号ＩＣＭＤ（具体的には、内部セルフリフレッシュ信号ＩＳＲＥＦ）はＬｏｗレベルであるため、内部クロックイネーブル信号ＩＣＫＥの電圧レベルに関わらず、ＮＡＮＤ回路２４からＨｉｇｈレベルの制御信号ｍｏｄｅＡがＮＡＮＤ回路２５に入力される。このとき、クロックイネーブル信号ＣＫＥもＨｉｇｈレベルであるため、ＮＡＮＤ回路２５からアンプ回路２１のｐＭＯＳトランジスタＰ０に入力される制御信号ｍｏｄｅＢはＬｏｗレベルとなる。一方、アンプ回路２２のｎＭＯｓトランジスタＮ０に入力されるイネーブル信号ＥＮＡＢＬＥはＨｉｇｈレベルである。

したがって、アンプ回路２１のｐＭＯＳトランジスタＰ０およびアンプ回路２２のｎＭＯＳトランジスタＮ０の両方がオン、つまり、アンプ回路２１および２２の両方が活性状態となり、内部クロックイネーブル信号ＩＣＫＥが活性状態（Ｌｏｗレベル）になる。

上記のような状態において、半導体装置１００にコマンド信号としてセルフリフレッシュコマンド信号が入力されたとする。この場合、クロックイネーブル信号ＣＫＤは、非活性化されてＬｏｗレベルとなり、内部コマンド信号ＩＣＭＤ（内部セルフリフレッシュ信号ＩＳＲＥＦ）は、活性化されて、Ｈｉｇｈレベルとなる。

クロックイネーブル信号ＣＫＥがＬｏｗレベルになると、内部クロックイネーブル信号ＩＣＫＥが非活性化されて、Ｈｉｇｈレベルになる。これにより、ＮＡＮＤ回路２４に入力される内部クロックイネーブル信号ＩＣＫＥおよび内部コマンド信号ＩＣＭＤが共にＨｉｇｈレベルになるので、制御信号ｍｏｄｅＡは、Ｌｏｗレベルとなる。このため、ＮＡＮＤ回路２４からは、Ｈｉｇｈレベルの制御信号ｍｏｄｅＢが出力されることになる。

これにより、アンプ回路２１のｐＭＯＳトランジスタＰ０がオフ、つまり、アンプ回路２１が非活性化されるが、アンプ回路２２は活性化状態を維持するので、内部クロックイネーブル信号ＩＣＫＥはＨｉｇｈレベルに維持される。

したがって、待機モード時には、アンプ回路２１の消費電力を非活性化させることが可能になるため、ＣＫＥ入力回路２の消費電力を低減させることが可能になる。

なお、アンプ回路２１は、クロックイネーブル信号ＣＫＥがＨｉｇｈレベルからＬｏｗレベルに変わった場合に、アンプ回路２２よりも支配的に増幅動作を行い、それに対して、アンプ回路２２は、クロックイネーブル信号ＣＫＥがＬｏｗレベルからＨｉｇｈレベルに変わった場合に、アンプ回路２１よりも支配的に増幅動作を行う。したがって、クロックイネーブル信号ＣＫＥがＬｏｗレベルからＨｉｇｈレベルに変わった場合、つまり、セルフリフレッシュモードから復帰した場合でも、アンプ回路２２が活性状態であるため、アンプ回路２１が非活性状態であっても増幅動作の速度には影響は無い。

このように本実施形態による半導体装置（１００）は、クロックイネーブル信号（ＣＫＥ）を受け付ける外部端子（Ｔ４）と、外部端子（Ｔ４）に対して並列に接続された第１および第２のアンプ回路（２１、２２）を用いて、クロックイネーブル信号（ＣＫＥ）に応じた内部クロックイネーブル信号（ＩＣＫＥ）を出力する入力回路（２）と、クロックイネーブル信号（ＣＫＥ）が非活性状態となる待機期間の少なくとも一部の期間に、第１および第２のアンプ回路（２１、２２）の一方を非活性状態にする制御部（２４、２５）とを備えて構成される。

また、本実施形態による半導体装置（１００）は、動作モードと待機モードとをその論理レベルにより指定する制御信号（ＣＫＥ）を受け付ける端子（Ｔ４）と、それぞれの入力端が端子（Ｔ４）に共通に接続された第１および第２のアンプ（２１、２２）と、各アンプ（２１、２２）の出力を合成する回路（２３）と、制御信号（ＣＫＥ）が待機モードを指定する論理レベルを取っている期間の少なくとも一部の期間に、第１および第２のアンプ（２１、２２）の一方を非活性化し他方は活性化の状態にしておく制御回路（２４、２５）と、を備えて構成される。

また、本実施形態による半導体装置（１００）では、第１のアンプ回路（２１）は、クロックイネーブル信号（ＣＫＥ）が入力される入力段としてｐＭＯＳトランジスタ（Ｐ１）を有するアンプで構成され、第２のアンプ回路（２２）は、クロックイネーブル信号（ＣＫＥ）が入力される入力段としてｎＭＯＳトランジスタ（Ｎ１）を有するアンプで構成される。

また、本実施形態による半導体装置（１００）では、制御部（２４、２５）は、クロックイネーブル信号（ＣＫＥ）を非活性状態にするモードの実行を示すコマンド信号（ＩＣＭＤ）に基づいて、待機期間に、第１のアンプ回路および第２のアンプ回路（２１、２２）のそれぞれの定電流源として機能する第１および第２のイネーブルトランジスタ（Ｐ０，Ｎ０）の一方を非活性状態にすることで、第１および第２のアンプ回路（２１、２２）の一方を非活性状態にするように構成される。

また、本実施形態による半導体装置（１００）では、第１のイネーブルトランジスタ（Ｐ０）は、ｐＭＯＳトランジスタであり、制御部（２４、２５）は、待機期間に、第１のイネーブルトランジスタ（Ｐ０）のゲートにＨｉｇｈレベルの信号を入力して、第１のイネーブルトランジスタ（Ｐ０）の一方を非活性状態にする。

図４は、ＣＫＥ入力回路２の第２の例を示す回路図である。図４の例では、待機期間にアンプ回路を非活性状態にする制御部がアンプ回路の一方と兼用されるＣＫＥ入力回路２が示されている。

図４に示すＣＫＥ入力回路２は、図３に示したＣＫＥ入力回路２と比べて、ＮＡＮＤ回路２４および２５が除かれ、その代りに、アンプ回路２１のｐＭＯＳトランジスタＰ０のゲートが、アンプ回路２２のｎチャネル差動対とｐチャネルカレントミラー回路の間（具体的には、ｐＭＯＳトランジスタＰ３とｎＭＯＳトランジスタＮ１との間）の内部接点に接続されている点が異なる。

上記の構成を有するＣＫＥ入力回路２では、待機期間にアンプ回路２１を非活性化する制御部がアンプ回路２２と兼用されており、その制御部は、クロックイネーブル信号ＣＫＥに基づいて、アンプ回路２１に流れる電流を停止して、アンプ回路２１を非活性状態にする。

具体的には、アンプ回路２２のｎＭＯＳトランジスタＮ１に流れる電流は、ｐＭＯＳトランジスタＰ３に流れる電流と等しく、アンプ回路２１のｐＭＯＳトランジスタＰ０に流れる電流は、ｐＭＯＳトランジスタＰ３に流れる電流に比例する。なお、その比例定数は、ｐＭＯＳトランジスタＰ３のゲート幅に対するｐＭＯＳトランジスタＰ０のゲート幅の比率に応じて決定される。

したがって、クロックイネーブル信号がＨｉｇｈレベルでもＬｏｗレベルでも、ｐＭＯＳトランジスタＰ０に流れる電流が停止され（厳密には、非常に小さくなり）、アンプ回路２２が非活性化状態になる。このため、待機期間において、アンプ回路２２を非活性状態にすることができる。

また、クロックイネーブル信号ＣＫＥの電圧レベルがｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１のスレッショルドレベルを超えるような中間レベルにある場合、アンプ回路２１が活性状態になり、ｐＭＯＳトランジスタＰ０は、アンプ回路２１の動作に十分な電流を流すこととなる。したがって、クロックイネーブル信号が内部電圧ＶＲＥＦ付近になっている、クロックイネーブル信号がＨｉｇｈレベルかＬｏｗレベルかが判定される期間においてのみ、アンプ回路２１に電流を流すことが可能になる。したがって、消費電力を抑制しながら、クロックイネーブル信号がＨｉｇｈレベルかＬｏｗレベルかを高速に判定することが可能になる。

このように本実施形態の半導体装置（１００）では、制御部は、第１および第２のアンプ回路（２１、２２）の一方と兼用され、クロックイネーブル信号に基づいて、待機期間に、第１および第２のアンプ回路（２１、２２）の他方に流れる電流を停止して、当該アンプ回路を非活性状態にするように構成される。

また、本実施形態の半導体装置（１００）では、制御部は、第２のアンプ回路（２２）と兼用され、第２のアンプ回路（２２）における差動対（Ｎ１、Ｎ２）とカレントミラー回路（Ｐ３，Ｐ４）の間の内部接点が第１のアンプ回路（２１）の定電流源として機能する第１のイネーブルトランジスタ（Ｐ０）のゲートに接続されるように構成される。

図５は、ＣＫＥ入力回路２の第３の例を示す回路図である。図５に示すＣＫＥ入力回路２は、クロックイネーブル信号ＣＫＥがＬｏｗアクティブな信号の場合における、図２で示したＣＫＥ入力回路２に対応する変形例である。

図５に示すＣＫＥ入力回路２は、アンプ回路２１および２２と、インバータ２３および３１と、制御回路３１と、ＮＯＲ回路３３とを有する。また、図５の例では、クロックイネーブル信号ＣＫＥはＬｏｗアクティブな信号である。

インバータ３１、制御回路３１およびＮＯＲ回路３３は、待機期間において、アンプ回路２１および２２のいずれかを非活性状態にする制御部を構成する。本実施形態では、制御部は、クロックイネーブル信号ＣＫＥが非活性化状態となる待機期間において、アンプ回路２１および２２のいずれかを非活性状態にする。本実施形態では、制御部は、内部コマンド信号ＩＣＭＤである内部セルフリフレッシュ信号ＩＳＲＥＦに基づいて、待機期間において、アンプ回路２２のｎＭＯＳトランジスタＮ０を非活性状態（オフ）にすることで、アンプ回路２２を非活性状態にする。

具体的には、インバータ３１は、イネーブル信号ＥＮＡＢＬＥを反転してアンプ回路２１のｐＭＯＳトランジスタＰ０と、ＮＯＲ回路３３に入力する。

制御回路３１は、内部セルフリフレッシュ信号ＩＳＲＥＦと内部クロックイネーブル信号ＩＣＫＥのそれぞれの電圧レベルに応じた制御信号ｍｏｄｅＡをＮＯＲ回路３３に入力する。

ＮＯＲ回路３３は、インバータ３１から入力された信号と、制御回路３１から入力された制御信号ｍｍｏｄｅＡの否定論理和を示す制御信号ｍｏｄｅＣをアンプ回路２２のｎＭＯＳトランジスタに入力する。

ここで、制御回路３１は、待機期間において、制御信号ｍｏｄｅＣをＬｏｗレベルにすることで、ｎＭＯＳトランジスタＮ０を非活性状態にして、アンプ回路２２を非活性状態にするように構成される。

したがって、待機期間では、内部セルフリフレッシュ信号ＩＳＲＥＦおよび内部クロックイネーブル信号がＨｉｇｈレベルになり、待機期間以外では、内部セルフリフレッシュ信号ＩＳＲＥＦおよび内部クロックイネーブル信号がＬｏｗレベルになるので、制御回路３１は、例えば、ＡＮＤ回路で構成されればよい。

このように本実施形態の半導体装置（１００）は、第２のイネーブルトランジスタ（Ｎ０）は、ｎＭＯＳトランジスタであり、制御部（３１〜３３）は、待機期間に、第２のイネーブルトランジスタ（Ｎ０）のゲートにＬｏｗレベルの信号を入力して、第２のイネーブルトランジスタ（Ｎ０）を非活性状態にする。

図６は、ＣＫＥ入力回路２の第４の例を示す回路図である。図６に示すＣＫＥ入力回路２は、クロックイネーブル信号ＣＫＥがＬｏｗアクティブな信号の場合における、図４で示したＣＫＥ入力回路２に対応する変形例である。

図６に示すＣＫＥ入力回路２は、アンプ回路２１および２２と、インバータ２３と、インバータ４１とを有する。

インバータ４１は、イネーブル信号ＥＮＡＢＬＥを反転してアンプ回路２１のｐＭＯＳトランジスタＰ０に入力する。また、アンプ回路２２のｎＭＯＳトランジスタＮ０のゲートが、アンプ回路２１のｐチャネル差動対とｎチャネルカレントミラー回路の間（具体的には、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ３との間）の内部接点に接続されている。

図６の例では、待機期間においてアンプ回路２２を非活性化する制御部がアンプ回路２１と兼用されており、その制御部は、クロックイネーブル信号に基づいて、アンプ回路２２を非活性化する。

具体的には、図４の例と同様に、クロックイネーブル信号がＨｉｇｈレベルでもＬｏｗレベルでも、ｎＭＯＳトランジスタＮ０に流れる電流が停止され、アンプ回路２２が非活性化状態になり、クロックイネーブル信号ＣＫＥの電圧レベルがｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１のスレッショルドレベルを超えるような中間レベルにある場合、アンプ回路２２が活性状態になる。したがって、消費電力を抑制しながら、クロックイネーブル信号がＨｉｇｈレベルかＬｏｗレベルかを高速に判定することが可能になる。

このように本実施形態の半導体装置（１００）では、制御部は、第１のアンプ回路（２１）と兼用され、第２のアンプ回路（２１）における差動対（Ｐ１、Ｐ２）とカレントミラー回路（Ｎ３、Ｎ４）の間の内部接点が第２のアンプ回路（２２）の定電流源として機能する第２のイネーブルトランジスタ（Ｎ０）のゲートに接続されるように構成される。

次にアドレス入力回路５およびコマンド入力回路６の構成例について説明する。

なお、アドレス入力回路５およびコマンド入力回路６は、入力される信号が互いに異なるだけで、回路構成は同一であるため、以下では、アドレス入力回路５を例にとって説明する。

図７は、アドレス入力回路５の構成の一例を示す回路図である。図７に示すアドレス入力回路５は、インバータ５０と、アンプ回路５１および５２と、出力増幅回路５３とを有する。また、アドレス入力回路５には、内部電圧ＶＲＥＦと、内部クロックイネーブル信号ＩＣＫＥを反転させた相補内部クロックイネーブル信号／ＩＣＫＥと、アドレス信号ＡＤＤとが入力される。なお、アドレス信号ＡＤＤは、アドレス信号ＡＤＤ０〜１３のいずれかである。

インバータ５０は、相補内部クロックイネーブル信号／ＩＣＫＥを反転させる。

アンプ回路５１は、アドレス信号ＡＤＤが入力される入力段としてｐＭＯＳトランジスタを有する差動アンプであり、ｐＭＯＳトランジスタＰ１０〜Ｐ１２と、ｎＭＯＳトランジスタＮ１３〜Ｎ１５とを有する。

ｐＭＯＳトランジスタＰ１１およびＰ１２は、電源端子および接地端子の間に設けられ、アドレス信号ＡＤＤを増幅して出力するｐチャネル差動対を構成する。なお、ｐＭＯＳトランジスタＰ１１のゲートに内部電圧ＶＲＥＦが入力され、ｐＭＯＳトランジスタＰ１２のゲートにアドレス信号ＡＤＤが入力される。ｎＭＯＳトランジスタＮ１３およびＮ１４は、ｐチャネル差動対の負荷回路として機能するｎチャネルカレントミラー回路を構成する。

ｐＭＯＳトランジスタＰ１０およびｎＭＯＳトランジスタＮ１５は、ｐチャネル差動対に定電流を供給する定電流源として機能する。具体的には、ｐＭＯＳトランジスタＰ１０は、ｐチャネル差動対と電源端子との間に設けられ、ｎＭＯＳトランジスタＮ１５は、ｎチャネルカレントミラー回路と接地端子との間に設けられる。また、ｐＭＯＳトランジスタＰ１０のゲートには、インバータ５０の出力信号が入力され、ｎＭＯＳトランジスタＮ１５のゲートには、相補クロックイネーブル信号／ＣＫＥが入力される。

アンプ回路５２は、アドレス信号ＡＤＤが入力される入力段としてｎＭＯＳトランジスタ有する差動アンプであり、ｎＭＯＳトランジスタＮ１０〜Ｎ１２と、ｐＭＯＳトランジスタＰ１３およびＰ１４とを有する。

ｎＭＯＳトランジスタＮ１１およびＮ１２は、電源端子および接地端子の間に設けられ、クロックイネーブル信号ＣＫＥを増幅して出力するｎチャネル差動対を構成する。なお、ｎＭＯＳトランジスタＮ１１のゲートに内部電圧ＶＲＥＦが入力され、ｎＭＯＳトランジスタＮ１２のゲートにアドレス信号ＡＤＤが入力される。ｐＭＯＳトランジスタＰ１３およびＰ１４は、ｎチャネル差動対の負荷回路として機能するｐチャネルカレントミラー回路を構成する。ｎＭＯＳトランジスタＮ１０は、ｐチャネルカレントミラー回路と接地端子との間に設けられ、ｎチャネル差動対に定電流を供給する定電流源として機能する。なお、ｎＭＯＳトランジスタｎ１０のゲートには、相補内部クロックイネーブル信号／ＩＣＫＥが入力される。

出力増幅回路５３は、電源端子および接地端子の間に直列に接続されたｐＭＯＳトランジスタＰ１５およびｎＭＯＳトランジスタＮ１５と、ｐＭＯＳトランジスタＰ１５およびｎＭＯＳトランジスタＮ１５のゲートと電源端子との間に接続されたｐＭＯＳトランジスタＰ１６とを有する。ｐＭＯＳトランジスタＰ１６のゲートはアンプ回路１５のｎＭＯＳトランジスタＮ１５のゲートと接続されており、相補内部クロックイネーブル信号が入力される。

以上説明したアドレス入力回路５では、相補内部クロックイネーブル信号／ＩＣＫＥが活性状態（Ｈｉｇｈレベル）の場合、つまり、内部クロックイネーブル信号ＩＣＫＥが活性状態（Ｌｏｗレベル）の場合、アンプ回路５１および５２が活性状態となる。このため、アドレス信号ＡＤＤは、アンプ回路５１および５２で構成される初段回路で増幅され、その後、出力増幅回路５３でさらに電源電圧から接地電圧までのレベルに増幅されて内部アドレス信号ＩＡＤＤとして出力される。

また、相補内部クロックイネーブル信号／ＩＣＫＥが非活性状態（Ｌｏｗレベル）の場合、つまり、内部クロックイネーブル信号ＩＣＫＥが非活性状態（Ｈｉｇｈレベル）の場合、アンプ回路５１および５２が非活性状態となる。したがって、アドレス入力回路５は、内部クロックイネーブル信号が活性状態の場合に動作する回路となる。

図８は、アドレス入力回路５の構成の他の例を示す回路図である。図８に示すアドレス入力回路５は、図７で示したアドレス入力回路と比較して、アドレス信号ＡＤＤがアンプ回路５１のｐＭＯＳトランジスタＰ１１のゲートとアンプ回路５２のｎＭＯＳトランジスタＮ１１のゲートに入力され、内部電圧ＶＲＥＦがアンプ回路５１のｐＭＯＳトランジスタＰ１２のゲートとアンプ回路５２のｎＭＯＳトランジスタＮ１２のゲートに入力される点と、出力増幅回路５３の代わりにインバータ５４を備える点が異なる。

インバータ５４は、電源端子および接地端子の間に直列に接続されたｐＭＯＳトランジスタＰ１５ＡおよびｎＭＯＳトランジスタＮ１５Ａを有する。

図８で示したアドレス入力回路では、相補内部クロックイネーブル信号／ＩＣＫＥが活性状態（Ｈｉｇｈレベル）の場合、つまり、内部クロックイネーブル信号ＩＣＫＥが活性状態（Ｌｏｗレベル）の場合、アンプ回路５１および５２が活性状態となる。これにより、アドレス信号ＡＤＤは、アンプ回路５１および５２で構成される初段回路で増幅され、その後、インバータ５４で反転されて内部アドレス信号ＩＡＤＤとして出力される。なお、図８の例における内部アドレス信号ＩＡＤＤと、図７の例における内部アドレス信号ＩＡＤＤとは、ＨｉｇｈレベルとＬｏｗレベルとが逆転している。

また、相補内部クロックイネーブル信号／ＩＣＫＥが非活性状態（Ｌｏｗレベル）の場合、つまり、内部クロックイネーブル信号ＩＣＫＥが非活性状態（Ｈｉｇｈレベル）の場合、アンプ回路５１および５２が非活性状態となる。したがって、アドレス入力回路５は、内部クロックイネーブル信号が活性状態の場合に動作する回路となる。

このように本実施形態による半導体装置（１００）は、内部クロックイネーブル信号（ＩＣＫＥ）が活性状態の場合に動作する回路を有して構成される。

以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。

例えば、ＤＲＡＭ、ＳＲＡＭ（Static Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory、抵抗変化型メモリ、フラッシュメモリ等の半導体メモリ以外のコントローラ、マイクロプロセッサ等の半導体装置にも適用できる。

また、制御部は、ＣＫＥ入力回路２の外部に設けられていてもよい。

２１、２２、５１、５２ アンプ回路
２３、３２、４１、５０、５３、５４ インバータ
２４、２５ ＮＡＮＤ回路
３１ 制御回路
３３ ＮＯＲ回路
５３ 出力増幅回路

Claims (10)

1. クロックイネーブル信号を受け付ける外部端子と、
   前記外部端子に対して並列に接続された第１および第２のアンプ回路を用いて、前記クロックイネーブル信号に応じた内部クロックイネーブル信号を出力する入力回路と、
   前記クロックイネーブル信号が非活性状態となる待機期間の少なくとも一部の期間に、前記第１および第２のアンプ回路の一方を非活性状態にする制御部と、を備える半導体装置。
2. 前記第１のアンプ回路は、前記クロックイネーブル信号が入力される入力段としてｐＭＯＳトランジスタを有するアンプであり、
   前記第２のアンプ回路は、前記クロックイネーブル信号が入力される入力段としてｎＭＯＳトランジスタを有するアンプである、請求項１に記載の半導体装置。
3. 前記制御部は、前記クロックイネーブル信号を非活性状態にするモードの実行を示すコマンド信号に基づいて、前記待機期間に、前記第１のアンプ回路および第２のアンプ回路のそれぞれの定電流源として機能する第１および第２のイネーブルトランジスタの一方を非活性状態にすることで、前記第１および第２のアンプ回路の一方を非活性状態にする、請求項２に記載の半導体装置。
4. 前記第１のイネーブルトランジスタは、ｐＭＯＳトランジスタであり、
   前記制御部は、前記待機期間に、前記第１のイネーブルトランジスタのゲートにハイレベルの信号を入力して、前記第１のイネーブルトランジスタを非活性状態にする、請求項３に記載の半導体装置。
5. 前記第２のイネーブルトランジスタは、ｎＭＯＳトランジスタであり、
   前記制御部は、前記待機期間に、前記第２のイネーブルトランジスタのゲートにＬｏｗレベルの信号を入力して、前記第２のイネーブルトランジスタを非活性状態にする、請求項３に記載の半導体装置。
6. 前記制御部は、前記第１および第２のアンプ回路の一方と兼用され、前記クロックイネーブル信号に基づいて、待機期間に、前記第１および第２のアンプ回路の他方に流れる電流を停止して、当該アンプ回路を非活性状態にする、請求項２に記載の半導体装置。
7. 前記制御部は、前記第２のアンプ回路と兼用され、
   前記第２のアンプ回路における差動対とカレントミラー回路の間の内部接点が前記第１のアンプ回路の定電流源として機能する第１のイネーブルトランジスタのゲートに接続される、請求項６に記載の半導体装置。
8. 前記制御部は、前記第１のアンプ回路と兼用され、
   前記第１のアンプ回路における差動対とカレントミラー回路の間の内部接点が前記第２のアンプ回路の定電流源として機能する第２のイネーブルトランジスタのゲートに接続される、請求項６に記載の半導体装置。
9. 前記内部クロックイネーブル信号が活性状態の場合に動作する回路をさらに有する、請求項１ないし８のいずれか１項に記載の半導体装置。
10. 動作モードと待機モードとをその論理レベルにより指定する制御信号を受け付ける端子と、
    それぞれの入力端が前記端子に共通に接続された第１および第２のアンプと、
    各アンプの出力を合成する回路と、
    前記制御信号が前記待機モードを指定する論理レベルを取っている期間の少なくとも一部の期間に、第１および第２のアンプの一方を非活性化し他方は活性化の状態にしておく制御回路と、を備える半導体装置。

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