KR101311726B1 - 센스 앰프 회로, 이를 포함하는 반도체 메모리 장치 및신호 증폭 방법 - Google Patents

센스 앰프 회로, 이를 포함하는 반도체 메모리 장치 및신호 증폭 방법 Download PDF

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Abstract

안정적으로 증폭동작을 수행할 수 있는 센스 앰프 회로가 개시된다. 센스 앰프 회로는 전류 센스 앰프, 전압 센스 앰프 및 출력 안정화 회로를 포함한다. 전류 센스 앰프는 차동 입력전류를 증폭하여 제 1 차동 출력전압을 발생시킨다. 전압 센스 앰프는 전류 센스 앰프보다 제 1 시간 뒤에 활성화되며 제 1 차동 출력전압을 증폭하여 제 2 차동 출력전압을 발생시킨다. 출력 안정화 회로는 양의 입력 저항 값을 가지며, 전압 센스 앰프의 출력전압을 안정화시킨다. 따라서, 센스 앰프 회로는 전력소모가 적으며 반도체 칩 상에서 적은 면적을 차지한다.

Description

센스 앰프 회로, 이를 포함하는 반도체 메모리 장치 및 신호 증폭 방법{SENSE AMPLIFIER, SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME, AND METHOD OF AMPLIFYING A SIGNAL}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 센스 앰프 회로 및 신호 증폭 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위해 여러 전자 제품 및 응용에 사용된다. 반도체 메모리 장치의 데이터 입출력 과정에서 센스 앰프 회로가 사용된다. 센스 앰프 회로에는 비트 라인쌍의 전압을 증폭하는 비트 라인 센스 앰프 회로, 로컬 입출력 라인쌍의 전압을 증폭하는 로컬 센스 앰프 회로 및 글로벌 입출력 라인쌍의 전압을 증폭하는 입출력 센스 앰프 회로가 있다.
종래의 전압 센스 앰프로 구성된 입출력 센스 앰프 회로는 부하가 증가할 경우 메모리 셀 어레이로부터의 거리가 커져 전압 차이를 감지하는 데 어려움이 있었다. 이러한 단점을 보완하기 위해, 종래에는 전류 센스 앰프로 구성된 입출력 센스 앰프 회로가 사용되었다. 전류 센스 앰프로 구성된 입출력 센스 앰프 회로는 증폭 이득을 증가시키면 입력 저항이 음의 값을 가지게 되어 회로 동작이 불안정해진다. 이를 보완하기 위해 종래에는 전류 센스 앰프에 포함된 트랜지스터들의 사이즈를 키우고 전류 센스 앰프의 출력 단자에 차동증폭기를 연결하여 사용하였다. 그러나, 전류 센스 앰프를 구성하는 트랜지스터의 사이즈를 지나치게 증가시키면 입출력 센스 앰프 회로의 사이즈가 지나치게 커지고 전류소모 또한 증가하는 단점이 있었다.
본 발명의 목적은 낮은 동작 전압에서도 높은 증폭 이득을 가지며 안정적으로 증폭 동작을 수행할 수 있는 센스 앰프 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 센스 앰프 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 낮은 동작 전압에서도 높은 증폭 이득을 가지며 안정적으로 증폭 동작을 수행할 수 있는 센스 앰프 회로의 제어방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 센스 앰프 회로는 전류 센스 앰프, 전압 센스 앰프 및 출력 안정화 회로를 포함한다.
전류 센스 앰프는 차동 입력전류를 증폭하여 제 1 차동 출력전압을 발생시키고, 상기 차동 출력전압을 제 1 센스 앰프 출력라인쌍에 제공한다. 전압 센스 앰프는 상기 제 1 센스 앰프 출력라인쌍에 결합되어 있고, 상기 전류 센스 앰프보다 제 1 시간 뒤에 활성화되며 상기 제 1 차동 출력전압을 증폭하여 제 2 차동 출력전압 을 발생시키고, 상기 제 2 차동 출력전압을 상기 제 1 센스 앰프 출력라인쌍에 제공한다. 출력 안정화 회로는 상기 제 1 센스 앰프 출력라인쌍에 결합되어 있고 양의 입력 저항 값을 가지며, 상기 전압 센스 앰프의 출력전압을 안정화시킨다.
본 발명의 하나의 실시예에 의하면, 상기 출력 안정화 회로는 상기 전류 센스 앰프의 부하로서 동작할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 전압 센스 앰프의 입력 저항과 상기 출력 안정화 회로의 입력 저항의 병렬 합성 저항의 저항 값은 양의 값을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 출력 안정화 회로의 입력 저항의 저항 값의 절대 값은 상기 전압 센스 앰프의 입력 저항의 저항 값의 절대 값보다 작을 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 전압 센스 앰프가 활성화된 후에 상기 전류 센스 앰프는 비활성화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 센스 앰프 회로는 프리차지/등화 회로, 등화 회로 및 지연 회로를 더 포함할 수 있다.
프리차지/등화 회로는 제 1 제어신호에 응답하여 상기 제 1 센스 앰프 출력라인쌍을 제 1 프리차지 전압으로 프리차지시키고 상기 제 1 센스 앰프 출력라인쌍을 등화시킨다. 등화 회로는 상기 제 1 제어신호보다 늦게 활성화되는 제 2 제어신호에 응답하여 상기 제 1 센스 앰프 출력라인쌍을 등화시킨다. 지연 회로는 상기 제 2 제어신호를 지연시켜 제 3 제어신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 센스 앰프 회로는 독출(read) 인에이블 신호에 응답하여 내부 전원전압과 제 1 기준전압을 선택하여 상기 제 1 프리차지 전압을 발생시키는 프리차지 전압 발생회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 기준전압은 상기 내부 전원전압의 1/2인 전압 레벨을 가질 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 비트라인쌍에 결합된 메모리 코어, 칼럼 선택회로, 로컬 센스 앰프 회로 및 입출력 센스 앰프 회로를 포함한다.
칼럼 선택회로는 칼럼 선택신호에 응답하여 상기 비트라인쌍의 전압신호들을 로컬 입출력 라인쌍에 출력한다. 로컬 센스 앰프 회로는 상기 로컬 입출력 라인쌍의 신호를 증폭하여 글로벌 입출력 라인쌍에 출력한다. 입출력 센스 앰프 회로는 상기 글로벌 입출력 라인쌍의 신호를 증폭하여 출력 데이터를 발생시킨다.
입출력 센스 앰프 회로는 전류 센스 앰프, 전압 센스 앰프 및 출력 안정화 회로를 포함한다.
전류 센스 앰프는 차동 입력전류를 증폭하여 제 1 차동 출력전압을 발생시키고, 상기 차동 출력전압을 제 1 센스 앰프 출력라인쌍에 제공한다. 전압 센스 앰프는 상기 제 1 센스 앰프 출력라인쌍에 결합되어 있고, 상기 전류 센스 앰프보다 제 1 시간 뒤에 활성화되며 상기 제 1 차동 출력전압을 증폭하여 제 2 차동 출력전압을 발생시키고, 상기 제 2 차동 출력전압을 상기 제 1 센스 앰프 출력라인쌍에 제공한다. 출력 안정화 회로는 상기 제 1 센스 앰프 출력라인쌍에 결합되어 있고 양 의 입력 저항 값을 가지며, 상기 전압 센스 앰프의 출력전압을 안정화시킨다.
본 발명의 하나의 실시형태에 따른 신호 증폭 방법은 전류 센스 앰프를 활성화시키는 단계, 상기 전류 센스 앰프를 사용하여 차동 입력전류를 증폭하여 제 1 차동 출력전압을 발생시키는 단계, 상기 제 1 차동 출력전압을 제 1 센스 앰프 출력라인쌍에 제공하는 단계, 상기 전류 센스 앰프보다 제 1 시간 뒤에 전압 센스 앰프를 활성화시키는 단계, 상기 전압 센스 앰프를 사용하여 상기 제 1 차동 출력전압을 증폭하여 제 2 차동 출력전압을 발생시키는 단계, 상기 제 2 차동 출력전압을 상기 제 1 센스 앰프 출력라인쌍에 제공하는 단계, 및 양의 저항 값을 갖는 출력 안정화 회로를 사용하여 음의 저항 값을 갖는 상기 전압 센스 앰프의 입력 저항을 보상하는 단계, 및 상기 전압 센스 앰프가 활성화된 후에는 상기 전류 센스 앰프를 디스에이블시키는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 신호 증폭 방법은 상기 전압 센스 앰프가 활성화된 후에 상기 전류 센스 앰프를 비활성화시키는 단계를 더 포함할 수 있다.
본 발명에 따르면, 센스 앰프 회로는 전류 센스 앰프와 전압 센스 앰프를 포함하는 듀얼 센스 앰프 회로로서 높은 증폭 이득을 가지며 안정적인 증폭 동작을 수행할 수 있다. 본 발명에 따른 센스 앰프 회로는 차동 출력전압의 전압 레벨 차이가 소정 값 이상으로 벌어지는 데(developed) 걸리는 시간이 종래의 경우보다 줄어든다. 또한, 본 발명에 따른 센스 앰프 회로는 차동 출력전압의 전압레벨 차이가 소정 값 이상으로 벌어진 후에는 센스 앰프 회로에서 소모되는 전류의 양이 매우 적고 전압 센스 앰프가 인에이블된 후에는 전류 센스 앰프의 비활성화가 가능하여 전류소모를 줄일 수 있다. 또한, 본 발명에 따른 센스 앰프 회로는 다음 센싱 동작을 위한 타이밍 마진 또한 확보가 가능하다. 또한, 본 발명에 따른 센스 앰프 회로는 전류 센스 앰프와 전압 센스 앰프를 포함하는 듀얼 센스 앰프 회로이므로, 센스 앰프 회로 자체로서 높은 증폭이득을 가지므로, 별도의 차동증폭기를 필요로 하지 않는다. 따라서, 본 발명에 따른 센스 앰프 회로는 차동증폭기를 사용하지 않기 때문에 종래의 센스 앰프 회로에 비해 전력소모를 크게 줄일 수 있으며, 반도체 칩 상에서 더 작은 면적을 차지한다. 또한, 본 발명에 따른 센스 앰프 회로는 듀얼 센스 앰프 회로를 구성하는 전류 센스 앰프와 전압 센스 앰프가 활성화되는 시점이 다르기 때문에 능동 소자들 사이에 미스매치(mismatch)가 존재하더라도 안전하게 입력 전류를 증폭하여 차동 출력 전압을 발생시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치(1000)를 나타내는 회로도이다. 도 1에는 반도체 메모리 장치(1000)의 데이터 출력 경로가 나타나 있다.
도 1을 참조하면, 반도체 메모리 장치(1000)는 비트라인쌍(BL, BLB)에 결합된 메모리 코어(1100), 칼럼 선택회로(1200), 로컬 센스 앰프 회로(1300), 입출력 센스 앰프 회로(1400) 및 입출력 버퍼(1500)를 포함한다. 도 1에서, 비트라인(BL)과 비트라인바(BLB)는 서로 쌍을 이루고, 로컬 입출력 라인(LIO)과 로컬 입출력 라인바(LIOB)는 서로 쌍을 이루고, 글로벌 입출력 라인(GIO)과 글로벌 입출력 라인바(GIOB)는 서로 쌍을 이룬다.
메모리 코어(1100)는 메모리 셀, 비트라인 센스 앰프 회로 및 프리차지/등화 회로를 포함할 수 있다. 칼럼 선택회로(1200)는 칼럼 선택신호(CSL)에 응답하여 비트라인쌍(BL, BLB)의 전압신호들을 로컬 입출력 라인쌍(LIO, LIOB)에 출력한다. 칼럼 선택회로(1200)는 칼럼 선택신호(CSL)에 응답하여 비트라인(BL)을 로컬 입출력 라인(LIO)에 전기적으로 결합시키는 제 1 NMOS 트랜지스터(1210) 및 칼럼 선택신호(CSL)에 응답하여 비트라인바(BLB)를 로컬 입출력 라인바(LIOB)에 전기적으로 결합시키는 제 2 NMOS 트랜지스터(1220)를 포함할 수 있다. 로컬 센스 앰프 회로(1300)는 로컬 입출력 라인쌍(LIO, LIOB)의 신호를 증폭하여 글로벌 입출력 라인쌍(GIO, GIOB)에 출력한다. 입출력 센스 앰프 회로(1400)는 제어신호들(CSLM, P1, DP1)에 응답하여 글로벌 입출력 라인쌍(GIO, GIOB)의 신호를 증폭한다. 입출력 센스 앰프 회로(1400)는 전류 센스 앰프(CSA), 전압 센스 앰프(VSA) 및 출력 안정화 회로(OSC)를 포함한다. 제 1 제어신호(CSLM)는 칼럼선택 마스터 신호(column selection master signal)이다. 전류 센스 앰프(CSA)는 제 2 제어신호(P1)에 응답 하여 활성화되고 전압 센스 앰프(VSA)는 제 2 제어신호(P1)보다 늦게 인에이블되는 제 3 제어신호(DP1)에 기초하여 활성화된다. 입출력 버퍼(1500)는 입출력 센스 앰프 회로(1400)의 출력신호(SAO)를 버퍼링하여 출력 데이터(DOUT)를 발생시킨다.
도 2는 도 1에 도시된 반도체 메모리 장치(1000)에 포함되어 있는 입출력 센스 앰프 회로(1400)의 하나의 실시예를 나타내는 회로도이다.
도 2를 참조하면, 입출력 센스 앰프 회로(1400a)는 전류 센스 앰프(1410), 전압 센스 앰프(1460) 및 출력 안정화 회로(1420)를 포함한다.
전류 센스 앰프(1410)는 차동 입력전류(IIN1, IIN2)를 증폭하여 차동 출력전압(VSAO1, VSAO2)을 발생시키고, 차동 출력전압(VSAO1, VSAO2)을 센스 앰프 출력라인쌍(1402, 1404)에 제공한다. 센스 앰프 출력라인쌍(1402, 1404)은 제 1 라인(1402) 및 제 2 라인(1404)을 포함한다. 전압 센스 앰프(1460)는 센스 앰프 출력라인쌍(1402, 1404)에 결합되어 있고, 전류 센스 앰프(1410)보다 늦게 활성화된다. 또한, 전압 센스 앰프(1460)는 제 3 제어신호(DP1)에 응답하여 차동 출력전압(VSAO1, VSAO2)을 증폭하고, 증폭된 차동 출력전압을 센스 앰프 출력라인쌍(1402, 1404)에 제공한다. 출력 안정화 회로(1420)는 센스 앰프 출력라인쌍(1402, 1404)에 결합되어 있고 양의 입력 저항값을 가지며, 전압 센스 앰프(1460)의 출력전압을 안정화시킨다. 출력 안정화 회로(1420)는 또한 전류 센스 앰프(1410)의 부하로서 동작한다.
또한, 입출력 센스 앰프 회로(1400a)는 프리차지/등화 회로(1440), 등화 회로(1450) 및 지연 회로(1430)를 포함할 수 있다.
프리차지/등화 회로(1440)는 제 1 제어신호(CSLM)에 응답하여 센스 앰프 출력라인쌍(1402, 1404)을 제 1 프리차지 전압으로 프리차지시키고 센스 앰프 출력라인쌍(1402, 1404)을 등화시킨다. 제 1 제어신호(CSLM)에 응답하여 센스 앰프 출력라인쌍(1402, 1404)을 내부 전원전압(IVC)으로 프리차지시키고 센스 앰프 출력라인쌍(1402, 1404)을 등화시킨다. 등화 회로(1450)는 제 1 제어신호(CSLM)보다 늦게 활성화되는 제 2 제어신호(P1)에 응답하여 센스 앰프 출력라인쌍(1402, 1404)을 등화시킨다. 예를 들면, 제 2 제어신호(P1)가 로직 "하이" 상태일 때 출력라인쌍(1402, 1404)이 등화되고, 제 2 제어신호(P1)가 로직 "로우" 상태일 때 출력라인쌍(1402, 1404)이 등화 해제된다. 지연 회로(1430)는 제 2 제어신호(P1)를 지연시켜 제 3 제어신호(DP1)를 발생시킨다.
또한, 입출력 센스 앰프 회로(1400a)는 래치 회로(1470) 및 구동회로(1480)를 포함할 수 있다.
래치 회로(1470)는 제 4 제어신호(P2)에 응답하여 센스 앰프 출력라인쌍(1402, 1404)의 신호를 래치한다. 구동회로(1480)는 래치 회로(1470)의 출력신호를 버퍼링하여 센스 앰프 출력신호(SAO)를 발생시킨다.
도 2의 입출력 센스 앰프 회로(1400a)에서, 출력 안정화 회로(1420)는 전압 센스 앰프(1460)의 출력전압을 안정화시킬 뿐만 아니라 전류 센스 앰프(1410)의 부하로서 동작한다. 그러므로 전류 센스 앰프(1410)는 출력 안정화 회로(1420)가 제 1 제어신호(CSLM)에 의해 활성화된 후 동작한다. 등화 회로(1450)는 제 1 제어신호(CSLM)보다 늦게 활성화되는 제 2 제어신호(P1)에 응답하여 센스 앰프 출력라인 쌍(1402, 1404)을 등화시킨다. 예를 들면, 제 2 제어신호(P1)가 로직 "하이" 상태일 때 출력라인쌍(1402, 1404)이 등화되고, 제 2 제어신호(P1)가 로직 "로우" 상태일 때 출력라인쌍(1402, 1404)이 등화 해제된다. 전압 센스 앰프(1460)는 제 2 제어신호(P1)가 지연 회로(1430)에 의해 지연된 제 3 제어신호(DP1)에 응답하여 활성화된다.
도 3은 도 2에 도시된 입출력 센스 앰프 회로(1400)에 포함되어 있는 전류 센스 앰프(1410)의 하나의 실시예를 나타내는 회로도이다.
도 3을 참조하면, 전류 센스 앰프(1410)는 제 1 PMOS 트랜지스터(MP1) 및 제 2 PMOS 트랜지스터(MP2)를 포함한다. 제 1 PMOS 트랜지스터(MP1)는 글로벌 입출력 라인(GIO)에 연결된 소스, 제 1 노드(NSAO1)에 연결된 드레인 및 제 2 노드(NSAO2)에 연결된 게이트를 가진다. 제 2 PMOS 트랜지스터(MP2)는 글로벌 입출력 라인바(GIOB)에 연결된 소스, 제 2 노드(NSAO2)에 연결된 드레인 및 제 1 노드(NSAO1)에 연결된 게이트를 가진다. 글로벌 입출력 라인(GIO)을 통해 제 1 입력전류(IIN1)가 흐르고, 글로벌 입출력 라인바(GIOB)를 통해 제 2 입력전류(IIN2)가 흐른다. 제 1 노드(NSAO1)는 제 1 라인(1402)에 연결되어 있으며, 제 1 노드(NSAO1)의 전압은 제 1 센스 앰프 출력전압(VSAO1)이다. 제 2 노드(NSAO2)는 제 2 라인(1404)에 연결되어 있으며, 제 2 노드(NSAO2)의 전압은 제 2 센스 앰프 출력전압(VSAO2)이다.
도 4는 도 2에 도시된 입출력 센스 앰프 회로(1400)에 포함되어 있는 출력 안정화 회로(1420)의 하나의 실시예를 나타내는 회로도이다.
도 4를 참조하면, 출력 안정화 회로(1420)는 제 3 NMOS 트랜지스터(MN1), 제 4 NMOS 트랜지스터(MN2) 및 제 5 NMOS 트랜지스터(MN3)를 포함한다.
제 3 NMOS 트랜지스터(MN1)는 제 1 라인(1402)에 연결된 드레인 및 게이트, 제 3 노드(NS1)에 연결된 소스를 가진다. 제 4 NMOS 트랜지스터(MN2)는 제 2 라인(1404)에 연결된 드레인 및 게이트, 제 3 노드(NS1)에 연결된 소스를 진다. 제 5 NMOS 트랜지스터(MN3)는 제 3 노드(NS1)에 연결된 드레인, 접지(GND)에 연결된 소스 및 제 1 제어신호(CSLM)가 인가되는 게이트를 가진다. 제 1 라인(1402) 및 제 1 라인(1402)에서 들여다 본 저항이 RS로 표시되어 있다.
도 5는 도 2에 도시된 입출력 센스 앰프 회로(1400)에 포함되어 있는 지연회로(1430)의 하나의 실시예를 나타내는 회로도이다.
도 5를 참조하면, 지연회로(1430)는 지연기(delay) 및 NAND 게이트(1436)를 포함한다. 지연기(delay)는 인버터들(1432, 1433, 1434, 1435)을 포함하며, 제 2 제어신호(P1)를 지연시킨다. NAND 게이트(1436)는 제 2 제어신호(P1) 및 지연기(delay)의 출력신호에 대해 비논리곱 연산을 수행하고 제 3 제어신호(DP1)를 발생시킨다. 지연기(delay)는 2N(N은 자연수) 개의 인버터를 포함할 수 있다.
도 15의 타이밍도에 도시된 바와 같이, 제 3 제어신호(DP1)의 반전 신호(DP1B)의 선단(front edge)은 제 2 제어신호(P1)의 선단보다 지연되어 발생되고, 제 3 제어신호(DP1)의 반전 신호(DP1B)의 후단(back edge)은 제 2 제어신호(P1)의 후단으로부터 거의 지연되지 않고 발생된다.
도 6은 도 2에 도시된 입출력 센스 앰프 회로(1400)에 포함되어 있는 프리차지/등화 회로(1440)의 하나의 실시예를 나타내는 회로도이다.
도 6을 참조하면, 프리차지/등화 회로(1440)는 제 3 PMOS 트랜지스터(MP3), 제 4 PMOS 트랜지스터(MP4) 및 제 5 PMOS 트랜지스터(MP5)를 포함한다.
제 3 PMOS 트랜지스터(MP3)는 제 1 라인(1402)에 연결된 드레인, 제 1 제어신호(CSLM)가 인가되는 게이트, 및 내부 전원전압(IVC)이 인가되는 소스를 가진다. 제 4 PMOS 트랜지스터(MP4)는 제 2 라인(1404)에 연결된 드레인, 제 1 제어신호(CSLM)가 인가되는 게이트, 및 내부 전원전압(IVC)이 인가되는 소스를 가진다. 제 5 PMOS 트랜지스터(MP5)는 제 1 라인(1402)에 연결된 드레인, 및 제 2 라인(1404)에 연결된 소스를 가진다.
제 3 PMOS 트랜지스터(MP3) 및 제 4 PMOS 트랜지스터(MP4)는 제 1 제어신호(CSLM)에 응답하여 제 1 라인(1402)과 제 2 라인(1404)을 내부 전원전압(IVC)으로 프리차지시킨다. 제 5 PMOS 트랜지스터(MP5)는 제 1 제어신호(CSLM)에 응답하여 제 1 라인(1402)과 제 2 라인(1404)의 전위를 동일하게 유지한다.
도 7은 도 2에 도시된 입출력 센스 앰프 회로(1400)에 포함되어 있는 등화 회로(1450)의 하나의 실시예를 나타내는 회로도이다.
도 7을 참조하면, 등화 회로(1450)는 인버터(1451) 및 전송 게이트(1542)를 포함한다. 인버터(1451)는 제 2 제어신호(P1)를 반전시킨다. 전송 게이트(1542)는 제 2 제어신호(P1) 및 인버터(1451)의 출력신호에 응답하여 제 1 라인(1402)과 제 2 라인(1404)의 전위를 동일하게 유지한다.
도 8은 도 2에 도시된 입출력 센스 앰프 회로(1400)에 포함되어 있는 전압 센스 앰프(1460)의 하나의 실시예를 나타내는 회로도이다.
도 8을 참조하면, 전압 센스 앰프(1460)는 인버터(1461), 제 6 PMOS 트랜지스터(MP10), 제 7 PMOS 트랜지스터(MP11), 제 8 PMOS 트랜지스터(MP12), 제 6 NMOS 트랜지스터(MN11), 제 7 NMOS 트랜지스터(MN12) 및 제 8 NMOS 트랜지스터(MN13)를 포함한다.
인버터(1461)는 제 3 제어신호(DP1)를 반전시킨다. 제 6 PMOS 트랜지스터(MP10)는 전원전압(VDD)에 연결된 소스, 인버터(1461)의 출력신호(DP1B)가 인가되는 게이트, 및 제 4 노드(NS2)에 연결된 드레인을 가진다. 제 7 PMOS 트랜지스터(MP11)는 제 4 노드(NS2)에 연결된 소스, 제 1 노드(NSAO1)에 연결된 드레인 및 제 2 노드(NSAO2)에 연결된 게이트를 가진다. 제 8 PMOS 트랜지스터(MP12)는 제 4 노드(NS2)에 연결된 소스, 제 2 노드(NSAO2)에 연결된 드레인 및 제 1 노드(NSAO1)에 연결된 게이트를 가진다. 제 6 NMOS 트랜지스터(MN11)는 제 1 노드(NSAO1)에 연결된 드레인, 제 2 노드(NSAO2)에 연결된 게이트, 및 제 5 노드(NS3)에 연결된 소스를 가진다. 제 7 NMOS 트랜지스터(MN12)는 제 2 노드(NSAO1)에 연결된 드레인, 제 1 노드(NSAO1)에 연결된 게이트, 및 제 5 노드(NS3)에 연결된 소스를 가진다. 제 8 NMOS 트랜지스터(MN13)는 제 5 노드(NS3)에 연결된 드레인, 접지(GND)에 연결된 소스, 및 제 3 제어신호(DP1)가 인가되는 게이트를 가진다. 제 1 노드(NSAO1)는 제 1 라인(1402)에 연결되어 있고, 제 2 노드(NSAO2)는 제 2 라인(1404)에 연결되어 있다.
도 2 내지 도 8을 참조하여, 본 발명의 실시예에 따른 입출력 센스 앰프 회로(1400a)의 동작을 설명한다.
도 2에 도시된 입출력 센스 앰프 회로(1400)는 전류 센스 앰프(1410)와 전압 센스 앰프(1460)를 모두 포함하는 듀얼 센스 앰프 회로이다. 입출력 센스 앰프 회로(1400)는 전류 센스 앰프(1410)와 전압 센스 앰프(1460)가 입력 및 출력 노드를 공유한다. 도 2를 참조하면, 글로벌 입출력 라인(GIO)을 통해 유입되는 제 1 입력전류(IIN1)와 글로벌 입출력 라인바(GIOB)를 통해 유입되는 제 2 입력전류(IIN2)의 차이는 전류 센스 앰프(1410) 및 전압 센스 앰프(1460)에 의해 증폭된다. 전류 센스 앰프(1410)는 출력 안정화 회로(1420)와 결합하여 동작한다. 출력 안정화 회로(1420)는 전압 센스 앰프(1460)의 출력전압을 안정화시키는 기능을 수행하고, 전류 센스 앰프(1410)의 부하로서 동작한다.
도 3과 도 4를 참조하면, 전류 센스 앰프(1410)는 입력 전류쌍(IIN1, IIN2)을 수신하고, 입력 전류쌍(IIN1, IIN2)에 대응하는 센스 앰프 출력 전압쌍(VSAO1, VSAO2)을 발생시킨다. 제 1 입력전류(IIN1)가 제 2 입력전류(IIN2)보다 커지면, 제 1 노드(NSAO1)의 전압인 제 1 센스 앰프 출력전압(VSAO1)의 전압 레벨이 증가하고, 제 2 노드(NSAO2)의 전압인 제 2 센스 앰프 출력전압(VSAO2)의 전압 레벨이 감소한다. 제 1 PMOS 트랜지스터(MP1)와 제 2 PMOS 트랜지스터(MP2)는 래치 형태로 연결되어 있다. 따라서, 입력 전류쌍(IIN1, IIN2)의 값이 변화하지 않으면 제 1 노드(NSAO1)는 제 1 센스 앰프 출력전압(VSAO1)의 전압 레벨을 유지하고, 제 2 노드(NSAO2)는 제 2 센스 앰프 출력전압(VSAO2)의 전압 레벨을 유지한다.
제 1 센스 앰프 출력전압(VSAO1)과 제 2 센스 앰프 출력전압(VSAO2)의 전압 레벨 차이가 클수록 전류 센스 앰프(1410)의 이득(gain)이 높다고 할 수 있다. 전 류 센스 앰프(1410)의 이득은 전류 센스 앰프(1410)의 입력 저항값이 작을수록, 다이오드 연결된 제 3 NMOS 트랜지스터(MN1)의 트랜스컨덕턴스(transconductance)(gmMN1) 및 다이오드 연결된 제 4 NMOS 트랜지스터(MN2)의 트랜스컨덕턴스(gmMN2)가 작을수록 높아진다.
전류 센스 앰프(1410)에 의해 발생된 센스 앰프 출력 전압쌍(VSAO1, VSAO2)은 전압 센스 앰프(1460)에 의해 다시 증폭된다. 도 8을 참조하면, 전압 센스 앰프(1460)는 제 3 제어신호(DP1)가 로직 "로우" 상태일 때, 제 6 PMOS 트랜지스터(MP10)와 제 8 NMOS 트랜지스터(MN13)가 턴온되어 활성화된다. 전압 센스 앰프(1460)는 크로스 커플된(cross-coupled) PMOS 트랜지스터쌍(MP11, MP12) 및 크로스 커플된(cross-coupled) NMOS 트랜지스터쌍(MN11, MN12)을 포함하며, 정궤환(positive feedback) 방식으로 센스 앰프 출력 전압쌍(VSAO1, VSAO2)의 전압 레벨 차이를 증폭한다.
전류 센스 앰프(1410)에 의해 일차적으로 발생된 센스 앰프 출력 전압쌍(VSAO1, VSAO2) 중에서, 상대적으로 센스 앰프 출력전압이 높은 쪽의 전압 레벨은 더 높아진다. 반대로, 전류 센스 앰프(1410)에 의해 일차적으로 발생된 센스 앰프 출력 전압쌍(VSAO1, VSAO2) 중에서, 상대적으로 전압 레벨이 낮은 센스 앰프 출력전압의 전압 레벨은 더 낮아진다. 전압 센스 앰프(1460)에 의해 증폭된 센스 앰프 출력 전압쌍(VSAO1, VSAO2) 중 제 1 센스 앰프 출력전압(VSAO1)은 제 1 라인(1402)에 출력되고, 제 2 센스 앰프 출력전압(VSAO2)은 제 2 라인(1404)에 출력된다.
상기한 바와 같이, 출력 안정화 회로(1420)는 전류 센스 앰프(1410)의 부하로서 동작할 뿐만 아니라 전압 센스 앰프(1460)의 출력전압을 안정화시키는 기능을 수행한다. 도 4 및 도 8을 참조하면, 출력 안정화 회로(1420)는 양의 입력 저항값을 갖는 출력 안정화 소자를 포함하며, 음의 저항값을 갖는 전압 센스 앰프(1460)에 병렬로 결합되어 전압 센스 앰프(1460)의 출력전압을 안정화시킨다. 예를 들어, 출력 안정화 회로(1420)는 전압 센스 앰프(1460)의 입력 저항(RD)과 출력 안정화 회로(1420)의 입력저항(RS)의 합성 입력저항(RT)이 양의 값을 갖도록 한다.
따라서, 전류 센스 앰프(1410)와 전압 센스 앰프(1460)를 포함하는 듀얼 센스 앰프는 안정적으로 차동 증폭동작을 수행할 수 있다.
전압 센스 앰프(1460)와 출력 안정화 회로(1420)는 서로 병렬로 결합되어 있으므로, 전압 센스 앰프(1460)와 출력 안정화 회로(1420)의 합성 입력저항(RT)은 수학식 1과 같이 나타낼 수 있다.
RT = RD // RS = (RD * RS)/(RD + RS)
수학식 1에서, 전압 센스 앰프(1460)의 입력 저항(RD)은 음의 값을 가지고, 출력 안정화 회로(1420)의 입력저항(RS)은 양의 값을 가지므로, 분자 (RD * RS)는 음의 값을 가진다. 출력 안정화 회로(1420)의 입력저항(RS)의 절대값이 전압 센스 앰프(1460)의 입력 저항(RD)의 절대값보다 작으면, 분모 (RD + RS)도 음의 값을 가진다. 따라서, 전압 센스 앰프(1460)와 출력 안정화 회로(1420)의 합성 입력저항(RT)은 양의 값을 가진다.
상기한 바와 같이, 출력 안정화 회로(1420)는 전압 센스 앰프(1460)의 출력전압을 안정화시키는 기능 외에도 전류 센스 앰프(1410)의 부하로서 동작할 뿐만 아니라 입력 전류로부터 센스 앰프 출력전압을 발생시키는 부하(load)로서의 기능을 수행한다. 따라서, 도 4에 도시된 출력 안정화 회로(1420)는 도 3에 도시된 전류 센스 앰프(1410)에 포함될 수 있다.
등화 회로(1450)는 제 1 제어신호(CSLM)보다 늦게 활성화되는 제 2 제어신호(P1)에 응답하여 센스 앰프 출력라인쌍(1402, 1404)을 등화시킨다. 예를 들면, 제 2 제어신호(P1)가 로직 "하이" 상태일 때 출력라인쌍(1402, 1404)이 등화되고, 제 2 제어신호(P1)가 로직 "로우" 상태일 때 출력라인쌍(1402, 1404)이 등화 해제된다. 즉, 등화 회로(1450)는 제 2 제어신호(P1)에 응답하여 센스 앰프 출력라인쌍(1402, 1404)을 이루는 제 1 라인(1402)과 제 2 라인(1404)을 전기적으로 결합한다. 제 2 제어신호(P1)가 디스에이블 상태일 때 제 1 라인(1402)과 제 2 라인(1404)을 전기적으로 독립적이다.
도 9는 종래기술에 따른 입출력 센스 앰프 회로의 차동 출력전압과 도 2에 도시된 본 발명의 실시예에 따른 입출력 센스 앰프 회로의 차동 출력전압을 함께 나타낸 그래프이다.
도 9에서 VSAO1_1 및 VSAO2_1은 전류 센스 앰프만으로 구성된 종래의 입출력 센스 앰프 회로의 차동 출력전압의 파형을 나타내고, VSAO1_2 및 VSAO2_2는 전류 센스 앰프와 전압 센스 앰프를 포함하는 듀얼 센스 앰프 회로의 차동 출력전압의 파형을 나타낸다. 도 9에는 제 1 센스 앰프 출력전압(VSAO1)의 전압 레벨이 제 2 센스 앰프 출력전압(VSAO2)의 전압 레벨보다 높은 경우가 도시되어 있다. 도 5에서, P1, DP1B 및 P2는 각각 도 2에 도시된 제 2 제어신호(P1), 제 3 제어신호(DP1)의 반전 신호(DP1B) 및 제 4 제어신호(P2)를 나타낸다.
도 9를 참조하면, 본 발명의 실시예에 따른 입출력 센스 앰프 회로의 차동 출력전압(VSAO1_2, VSAO2_2)을 이루는 VSAO1_2와 VSAO2_2 사이의 전압 차이가 종래 기술에 따른 입출력 센스 앰프 회로의 차동 출력전압(VSAO1_1, VSAO2_1)을 이루는 VSAO1_1과 VSAO2_1 사이의 전압 차이보다 크다는 것을 알 수 있다. 전압 레벨의 차이가 크다는 것은 센스 앰프 증폭기의 이득이 크다는 것을 나타낸다.
또한, 본 발명의 실시예에 따른 입출력 센스 앰프 회로는 차동 출력전압(VSAO1_2, VSAO2_2)을 이루는 VSAO1_2와 VSAO2_2 사이의 전압 차이가 검출하기에 충분히 벌어지는(developed) 데 걸리는 시간이 종래의 입출력 센스 앰프 회로의 차동 출력전압(VSAO1_1, VSAO2_1)을 이루는 VSAO1_1과 VSAO1_2 사이의 전압 차이가 검출하기에 충분히 벌어지는 데 걸리는 시간보다 짧다. 차동 출력전압(VSAO1_2, VSAO2_2)의 전압 차이가 검출하기에 충분히 벌어지는(developed) 데 걸리는 시간이 감소한다는 것은 지연시간을 줄일 수 있다는 것을 의미한다. 따라서, 본 발명의 실시예에 따른 입출력 센스 앰프 회로는 종래의 입출력 센스 앰프 회로에 비해 타이밍 마진을 확보할 수 있다.
도 10은 입출력 센스 앰프 회로를 구성하는 각 블록에서 소모되는 전류의 파형을 나타내는 그래프이다.
도 10에서, I_CSA_1은 전압 센스 앰프(도 2의 1460)가 활성화되기 전에 전류 센스 앰프(도 2의 1410 및 1420)를 통해 흐르는 전류의 파형을 나타내고, I_CSA_2은 전압 센스 앰프가 활성화된 이후 전류 센스 앰프를 통해 흐르는 전류의 파형을 나타낸다. 또한, I_VSA는 전압 센스 앰프를 통해 흐르는 전류의 파형을 나타낸다. 또한, I_DF는 종래의 입출력 센스 앰프 회로를 구성하는 회로 블록인 차동증폭기를 통해 흐르는 전류의 파형을 나타내고, I_LAT는 래치회로(도 2의 1470)를 통해 흐르는 전류의 파형을 나타낸다.
도 10을 참조하면, 듀얼 센스 앰프를 포함하는 본 발명의 실시예에 따른 입출력 센스 앰프 회로(1400a)는 전압 센스 앰프가 활성화된 후 전류 센스 앰프와 전류 센스 앰프의 부하를 비활성화시킨다. 따라서, 본 발명의 실시예에 따른 입출력 센스 앰프 회로(1400a)는 전압 센스 앰프가 활성화된 후에 전류 센스 앰프를 통해 흐르는 전류는 I_CSA_1보다 낮은 I_CSA_2의 파형을 가진다. 또한, 도 2에 도시된 본 발명에 따른 입출력 센스 앰프 회로(1400a)는 종래의 입출력 센스 앰프 회로가 가지는 차동증폭기를 제거할 수 있다. 본 발명의 실시예에 따른 입출력 센스 앰프 회로(1400a)는 도 10의 그래프에서 I_DF를 제거할 수 있다. 본 발명의 실시예에 따른 입출력 센스 앰프 회로(1400a)는 전압 센스 앰프의 추가로 인하여 I_VSA 만큼 전류소모가 증가한다. 그러나, 추가된 전압 센스 앰프에 기인하는 전류소모는 종래의 센스 앰프 회로에 포함된 차동증폭기에서 소모되는 전류(I_DF)보다 훨씬 적다. 따라서, 도 2에 도시된 본 발명에 따른 입출력 센스 앰프 회로는 종래 기술에 따른 입출력 센스 앰프 회로보다 전류 소모를 크게 줄일 수 있다.
도 11은 도 1에 도시된 반도체 메모리 장치(1000)에 포함되어 있는 입출력 센스 앰프 회로(1400)의 다른 하나의 실시예를 나타내는 회로도이다.
도 11에 도시된 입출력 센스 앰프 회로(1400b)는 전류 센스 앰프(1410), 전압 센스 앰프(1460), 출력 안정화 회로(1420), 프리차지/등화 회로(1440), 등화 회로(1450), 지연 회로(1430), 래치 회로(1470), 구동회로(1480) 및 프리차지 전압 발생회로(1490)를 포함한다. 도 11에 도시된 입출력 센스 앰프 회로(1400b)는 도 2에 도시된 입출력 센스 앰프 회로(1400a)의 구성에 프리차지 전압 발생회로(1490)를 더 포함한다.
프리차지 전압 발생회로(1490)는 독출 인에이블 신호(RD_EN)에 응답하여 프리차지 전압(VPRC)을 발생시킨다.
도 12는 도 11에 도시된 입출력 센스 앰프 회로(1400b)에 포함되어 있는 프리차지 전압 발생회로(1490)의 하나의 실시예를 나타내는 회로도이다.
도 12를 참조하면, 프리차지 전압 발생회로(1490)는 PMOS 트랜지스터(MP6) 및 NMOS 트랜지스터(MN6)를 포함한다.
인버터(1491)는 독출 인에이블 신호(RD_EN)를 반전시킨다. NOR 게이트(1492)는 제 1 제어신호(CSLM)와 인버터(1491)의 출력신호에 대해 비논리합 연산을 수행한다. PMOS 트랜지스터(MP6)는 독출 인에이블 신호(RD_EN)에 응답하여 내부 전원전압(IVC)을 프리차지 전압(VPRC)으로서 출력한다. NMOS 트랜지스터(MN6)는 독출 인에이블 신호(RD_EN)에 응답하여 제 1 기준전압(VREF1)을 프리차지 전압(VPRC)으로서 출력한다.
도 13은 도 1에 도시된 반도체 메모리 장치(1000)에 포함되어 있는 입출력 센스 앰프 회로(1400)의 또 다른 하나의 실시예를 나타내는 회로도이다.
도 13에 도시된 입출력 센스 앰프 회로(1400c)는 전류 센스 앰프(1410), 전압 센스 앰프(1460), 출력 안정화 회로(1420), 프리차지/등화 회로(1440), 등화 회로(1450), 지연 회로(1430), 래치 회로(1470), 구동회로(1480), 프리차지 전압 발생회로(1490) 및 전류 센스 앰프 제어회로(1485)를 포함한다. 도 13에 도시된 입출력 센스 앰프 회로(1400c)는 도 12에 도시된 입출력 센스 앰프 회로(1400b)의 구성에 전류 센스 앰프 제어회로(1485)를 더 포함한다.
전류 센스 앰프 제어회로(1485)는 제 1 제어신호(CSLM) 및 제 3 제어신호(DP1)에 기초하여 전류 센스 앰프 인에이블 신호(CSA_EN)를 발생시킨다. 출력 안정화 회로(1420a)는 앰프 출력라인쌍(1402, 1404)에 결합되어 있고 양의 입력 저항값을 가지며, 전류 센스 앰프 인에이블 신호(CSA_EN)에 응답하여 전압 센스 앰프(1460)의 출력전압을 안정화시킨다. 출력 안정화 회로(1420a)는 또한 전류 센스 앰프(1410)의 부하로서 동작한다.
도 14는 도 13에 도시된 입출력 센스 앰프 회로(1400c)에 포함되어 있는 전류 센스 앰프 제어회로(1485)의 하나의 실시예를 나타내는 회로도이다.
도 14를 참조하면, 전류 센스 앰프 제어회로(1485)는 제 1 인버터(INV11), NAND 게이트(NAND11), 제 2 인버터(INV12)를 포함한다.
제 1 인버터(INV11)는 제 3 제어신호(DP1)를 반전시킨다. NAND 게이트(NAND11)는 제 1 제어신호(CSLM)와 제 1 인버터(INV11)의 출력신호에 대해 비논리곱 연산을 수행한다. 제 2 인버터(INV12)는 NAND 게이트(NAND11)의 출력신호를 반전시키고 전류 센스 앰프 인에이블 신호(CSA_EN)를 출력한다.
도 15는 도 13에 도시된 입출력 센스 앰프 회로의 동작을 나타내는 타이밍도이다.
도 13 내지 도 15를 참조하여 입출력 센스 앰프 회로(1400c)의 동작을 설명한다.
전류 센스 앰프(1410)와 래치 회로(1470) 사이에 위치한 센스 앰프 출력라인쌍(1402, 1404)은 제 1 제어신호(CSLM)에 응답하여 프리차지/등화 회로(1440)에 의해 프리차지 전압(VPRC)으로 프리차지되고 등화된다. 프리차지 전압(VPRC)은 독출 인에이블 신호(RD_EN)에 응답하여 프리차지 전압 발생회로(1490)에 의해 발생된다.
상기한 바와 같이, 출력 안정화 회로(1420a)는 전압 센스 앰프(1460)의 출력전압을 안정화시킬 뿐만 아니라 전류 센스 앰프(1410)의 부하로서 동작한다. 그러므로 전류 센스 앰프(1410)는 출력 안정화 회로(1420a)가 전류 센스 앰프 인에이블 신호(CSA_EN)에 의해 활성화된 후 동작한다. 등화 회로(1450)는 제 1 제어신호(CSLM)보다 늦게 활성화되는 제 2 제어신호(P1)에 응답하여 센스 앰프 출력라인쌍(1402, 1404)을 등화시킨다. 예를 들면, 제 2 제어신호(P1)가 로직 "하이" 상태일 때 출력라인쌍(1402, 1404)이 등화되고, 제 2 제어신호(P1)가 로직 "로우" 상태일 때 출력라인쌍(1402, 1404)이 등화 해제된다. 전압 센스 앰프(1460)는 제 2 제어신호(P1)가 지연 회로(1430)에 의해 지연된 제 3 제어신호(DP1)에 응답하여 활성화된다.
전류 센스 앰프 인에이블 신호(CSA_EN)는 제 1 제어신호(CSLM) 및 제 3 제어 신호(DP1)에 기초하여 전류 센스 앰프 제어회로(1485)에 의해 발생된다.
도 15를 참조하면, 본 발명의 실시예에서는 프리차지 전압(VPRC)은 독출 인에이블 신호(RD_EN)가 디스에이블 상태일 때 내부 전원전압(IVC)의 전압 레벨을 갖고, 독출 인에이블 신호(RD_EN)가 인에이블 상태일 때 내부 전원전압(IVC)의 1/2(IVC/2)인 전압 레벨을 가진다. 상기한 바와 같이, 제 1 제어신호(CSLM)는 칼럼선택 마스터 신호일 수 있다.
제 2 제어신호(P1)가 로직 "로우" 상태인 구간에서 등화 회로(1450)가 오프되고 등화 동작은 일어나지 않는다.
도 15를 참조하면, 제 3 제어신호(DP1)의 반전 신호(DP1B)의 선단(front edge)은 제 2 제어신호(P1)의 선단보다 지연되어 발생되고, 제 3 제어신호(DP1)의 반전 신호(DP1B)의 후단(back edge)은 제 2 제어신호(P1)의 후단으로부터 거의 지연되지 않고 발생되고 있음을 알 수 있다. 즉, 도 5에 도시된 지연회로(1430)는 제 2 제어신호(P1)의 선단은 지연시키지만, 제 2 제어신호(P1)의 후단은 지연시키지 않는다. 제 2 제어신호(P1)의 후단을 지연시키지 않는 이유는 다음 센싱 동작을 위한 프리차지 동작을 빨리 시작하기 위함이다. 제 2 제어신호(P1)가 로직 "하이" 상태일 때 등화회로(1450)에 의해 센스 앰프 출력라인쌍(1402, 1404)의 등화가 수행되고, 제 2 제어신호(P1)가 로직 "로우"상태일 때 센스 앰프 출력라인쌍(1402, 1404)의 등화가 수행되지 않는다.
도 8을 참조하면, 제 3 제어신호(DP1)가 로직 "하이" 상태이고 제 3 제어신호(DP1)의 반전 신호(DP1B)가 로직 "로우" 상태이면, 전압 센스 앰프(1460)가 활성 화된다(VSA ON). 전류 센스 앰프 인에이블 신호(CSA_EN)는 제 1 제어신호(CSLM)에 응답하여 인에이블되고, 제 3 제어신호(DP1)의 반전 신호(DP1B)에 응답하여 디스에이블된다. 도 13을 참조하면, 전류 센스 앰프 인에이블 신호(CSA_EN)가 디스에이블되면 출력 안정화 회로(1420a)가 비활성화 된다.
상기한 바와 같이, 출력 안정화 회로(1420a)가 비활성화되면 전류 센스 앰프(1410)가 동작하지 않는다. 전압 센스 앰프(1460)가 전류 센스 앰프(1410)의 출력을 센싱한 후 전류 센스 앰프(1410)를 동작시키지 않으면, 전력소모를 줄일 수 있으며, 클럭 사이클 시간(clock cycle time)을 줄일 수 있다.
도 15에서 T1은 프리차지 전압 발생회로(1490)가 동작하여 프리차지 전압(VPRC)이 IVC에서 IVC/2로 바뀌는 시점과 제 1 제어신호(CSLM)가 인에이블되는 시점까지의 시간 간격을 나타낸다. 또한, T2는 제 1 제어신호(CSLM)가 디스에이블되는 시점과 프리차지 전압(VPRC)이 IVC/2에서 IVC로 바뀌는 시점까지의 시간 간격을 나타낸다. 이와 같이, 제 1 제어신호(CSLM)가 인에이블되는 시점보다 먼저 프리차지 전압 발생회로(1490)를 턴온시키고, 제 1 제어신호(CSLM)가 디스에이블되는 시점보다 늦게 프리차지 전압 발생회로(1490)를 턴오프시키는 것은 입출력 센스 앰프 회로(1400c)가 안전하게 증폭동작을 수행할 수 있게 하기 위함이다. 프리차지 전압(VPRC)은 반드시 내부 전원전압(IVC)의 1/2인 전압(IVC/2)일 필요는 없다.
또한, 내부 전원전압(IVC)의 1/2인 전압(IVC/2)으로 센스 앰프 출력라인쌍(1402, 1404)을 프리차지하는 것은 등화(equalizing) 동작이 빨리 이루어질 수 있고, 등화가 완전히 이루어진 후 센싱 동작을 수행할 수 있도록 하기 위함이다. 특히, 2 번째 센싱 동작을 하기 위한 프리차지 동작 구간(T3)부터는 내부 전원전압(IVC)의 1/2인 전압으로 센스 앰프 출력라인쌍(1402, 1404)을 프리차지하는 것이 센스 앰프 출력라인쌍(1402, 1404)을 확실하게 등화시킬 수 있다. 등화 구간에서 센스 앰프 출력라인쌍(1402, 1404)을 특정 전압으로 프리차지하는 것은 듀얼 센스 앰프의 센싱 동작이 마무리된 시점, 즉 전압 센스 앰프가 비활성화되는 영역에서 센스 앰프 출력라인쌍(1402, 1404)이 플로팅(floating)되지 않게 하기 위함이다.
또한, 전압 센스 앰프(1460)가 제 3 제어신호(DP1)의 반전 신호(DP1B)에 의해 턴온된 후 전류 센스 앰프 인에이블 신호(CSA_EN)를 디스에이블시켜 전류 센스 앰프(1410)를 비활성화시키는 것은 불필요한 전류 소모를 방지하기 위함이다.
도 16은 도 13에 도시된 입출력 센스 앰프 회로의 동작을 나타내는 시뮬레이션도이다.
도 16을 참조하면, 제 2 제어신호(P1)가 로직"하이"상태일 때 센스 앰프 출력라인쌍(도 13의 1402, 1404)이 IVC/2로 프리차지되고 등화되고, 제 2 제어신호(P1)가 로직"로우"상태일 때 전류 센스 앰프(1410) 및 전압 센스 앰프(1460)에 의해 증폭동작이 수행된다. 제 3 제어신호(DP1)의 반전 신호(DP1B)가 로직 "로우" 상태이면, 전압 센스 앰프(도 13의 1460)는 활성화된다. 제 3 제어신호(DP1)의 반전 신호(DP1B)가 로직 "로우" 상태이면, 전류 센스 앰프 인에이블 신호(CSA_EN)는 디스에이블되고 출력 안정화 회로(도 13의 1420a)는 비활성화된다. 상기한 바와 같이, 출력 안정화 회로(도 13의 1420a)가 활성화되었을 때 전류 센스 앰프(도 13의 1410)가 동작한다. 따라서, 전류 센스 앰프 인에이블 신호(CSA_EN)가 디스에이블되 면 전류 센스 앰프(도 13의 1410)가 동작하지 않는다.
연속적인 센싱동작에서, 제 1 제어신호(CSLM)의 제 1 펄스에서 입출력 센스 앰프 회로에 의해 입력 전류의 제 1 증폭 동작이 이루어지고, 제 1 제어신호(CSLM)의 제 2 펄스에서 입출력 센스 앰프 회로에 의해 입력 전류의 제 2 증폭동작이 이루어진다.
도 16에 도시된 바와 같이, 제 2 증폭 동작이 일어나기 전에 프리차지 및 등화가 안정적으로 이루어지고 있음을 알 수 있다.
본 발명에 따른 센스 앰프 회로는 전류 센스 앰프와 전압 센스 앰프를 포함하는 듀얼 센스 앰프 회로로서 높은 증폭 이득을 가지며 안정적인 증폭 동작을 수행할 수 있다. 본 발명에 따른 센스 앰프 회로는 DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치에 포함된 회로 블록인 센스 앰프 회로, 특히 입출력 센스 앰프 회로에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도 2는 도 1에 도시된 반도체 메모리 장치에 포함되어 있는 입출력 센스 앰프 회로의 하나의 실시예를 나타내는 회로도이다.
도 3은 도 2에 도시된 입출력 센스 앰프 회로에 포함되어 있는 전류 센스 앰프의 하나의 실시예를 나타내는 회로도이다.
도 4는 도 2에 도시된 입출력 센스 앰프 회로에 포함되어 있는 출력 안정화 회로의 하나의 실시예를 나타내는 회로도이다.
도 5는 도 2에 도시된 입출력 센스 앰프 회로에 포함되어 있는 지연회로의 하나의 실시예를 나타내는 회로도이다.
도 6은 도 2에 도시된 입출력 센스 앰프 회로에 포함되어 있는 프리차지/등화 회로의 하나의 실시예를 나타내는 회로도이다.
도 7은 도 2에 도시된 입출력 센스 앰프 회로에 포함되어 있는 등화 회로의 하나의 실시예를 나타내는 회로도이다.
도 8은 도 2에 도시된 입출력 센스 앰프 회로에 포함되어 있는 전압 센스 앰프의 하나의 실시예를 나타내는 회로도이다.
도 9는 종래기술에 따른 입출력 센스 앰프 회로의 차동 출력전압과 도 2에 도시된 본 발명의 실시예에 따른 입출력 센스 앰프 회로의 차동 출력전압을 함께 나타낸 그래프이다.
도 10은 입출력 센스 앰프 회로를 구성하는 각 블록에서 소모되는 전류의 파형을 나타내는 그래프이다.
도 11은 도 1에 도시된 반도체 메모리 장치에 포함되어 있는 입출력 센스 앰프 회로의 다른 하나의 실시예를 나타내는 회로도이다.
도 12는 도 11에 도시된 입출력 센스 앰프 회로에 포함되어 있는 프리차지 전압 발생회로의 하나의 실시예를 나타내는 회로도이다.
도 13은 도 1에 도시된 반도체 메모리 장치에 포함되어 있는 입출력 센스 앰프 회로의 또 다른 하나의 실시예를 나타내는 회로도이다.
도 14는 도 13에 도시된 입출력 센스 앰프 회로에 포함되어 있는 전류 센스 앰프 제어회로의 하나의 실시예를 나타내는 회로도이다.
도 15는 도 13에 도시된 입출력 센스 앰프 회로의 동작을 나타내는 타이밍도이다.
도 16은 도 13에 도시된 입출력 센스 앰프 회로의 동작을 나타내는 시뮬레이션도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000 : 반도체 메모리 장치 1100 : 메모리 코어
1200 : 칼럼 선택회로 1300 : 로컬 센스 앰프 회로
1400, 1400a, 1400b, 1400c : 입출력 센스 앰프 회로
1402, 1404 : 센스 앰프 출력라인쌍 1410 : 전류 센스 앰프
1420 : 출력 안정화 회로 1430 : 지연 회로
1440 : 프리차지/등화 회로 1450 : 등화 회로
1460 : 전압 센스 앰프 1470 : 래치 회로
1480 : 구동회로 1485 : 전류 센스 앰프 제어회로
1490 : 프리차지 전압 발생회로 1500 : 입출력 버퍼

Claims (24)

  1. 차동 입력전류를 증폭하여 제 1 차동 출력전압을 발생시키고, 상기 차동 출력전압을 제 1 센스 앰프 출력라인쌍에 제공하는 전류 센스 앰프;
    상기 제 1 센스 앰프 출력라인쌍에 결합되어 있고 상기 전류 센스 앰프보다 제 1 시간 뒤에 활성화되며, 상기 제 1 차동 출력전압을 증폭하여 제 2 차동 출력전압을 발생시키고, 상기 제 2 차동 출력전압을 상기 제 1 센스 앰프 출력라인쌍에 제공하는 전압 센스 앰프; 및
    상기 제 1 센스 앰프 출력라인쌍에 결합되어 있고 양의 입력 저항 값을 가지며, 상기 전압 센스 앰프의 출력전압을 안정화시키는 출력 안정화 회로를 포함하는 센스 앰프 회로.
  2. 제 1 항에 있어서, 상기 출력 안정화 회로는
    상기 전류 센스 앰프의 부하로서 동작하는 것을 특징으로 하는 센스 앰프 회로.
  3. 제 1 항에 있어서,
    상기 전압 센스 앰프의 입력 저항과 상기 출력 안정화 회로의 입력 저항의 병렬 합성 저항의 저항 값은 양의 값을 갖는 것을 특징으로 하는 센스 앰프 회로.
  4. 제 3 항에 있어서,
    상기 출력 안정화 회로의 입력 저항의 저항 값의 절대 값은 상기 전압 센스 앰프의 입력 저항의 저항 값의 절대 값보다 작은 것을 특징으로 하는 센스 앰프 회로.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 전압 센스 앰프가 활성화된 후에 상기 전류 센스 앰프는 비활성화되는 것을 특징으로 하는 센스 앰프 회로.
  7. 제 1 항에 있어서, 상기 센스 앰프 회로는
    제 1 제어신호에 응답하여 상기 제 1 센스 앰프 출력라인쌍을 제 1 프리차지 전압으로 프리차지시키고 상기 제 1 센스 앰프 출력라인쌍을 등화시키는 프리차지/등화 회로;
    상기 제 1 제어신호보다 늦게 활성화되는 제 2 제어신호에 응답하여 상기 제 1 센스 앰프 출력라인쌍을 등화시키는 등화 회로; 및
    상기 제 2 제어신호를 지연시켜 제 3 제어신호를 발생시키는 지연 회로를 더 포함하고,
    상기 전압 센스 앰프는 상기 제 3 제어신호에 응답하여 활성화되는 것을 특징으로 하는 센스 앰프 회로.
  8. 삭제
  9. 삭제
  10. 제 7 항에 있어서,
    상기 출력 안정화 회로는 상기 제 1 제어신호에 응답하여 활성화되는 것을 특징으로 하는 센스 앰프 회로.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 7 항에 있어서, 상기 센스 앰프 회로는
    상기 제 1 제어신호 및 상기 제 3 제어신호에 기초하여 전류 센스 앰프 인에이블 신호를 발생시키는 전류 센스 앰프 제어회로를 더 포함하고,
    상기 출력 안정화 회로는 상기 전류 센스 앰프 인에이블 신호에 응답하여 활성화되는 것을 특징으로 하는 센스 앰프 회로.
  15. 삭제
  16. 비트라인쌍에 결합된 메모리 코어;
    칼럼 선택신호에 응답하여 상기 비트라인쌍의 전압신호들을 로컬 입출력 라인쌍에 출력하는 칼럼 선택회로;
    상기 로컬 입출력 라인쌍의 신호를 증폭하여 글로벌 입출력 라인쌍에 출력하는 로컬 센스 앰프 회로; 및
    상기 글로벌 입출력 라인쌍의 신호를 증폭하여 출력 데이터를 발생시키는 입출력 센스 앰프 회로를 포함하고,
    상기 입출력 센스 앰프 회로는
    차동 입력전류를 증폭하여 제 1 차동 출력전압을 발생시키고, 상기 차동 출력전압을 제 1 센스 앰프 출력라인쌍에 제공하는 전류 센스 앰프;
    상기 제 1 센스 앰프 출력라인쌍에 결합되어 있고 상기 전류 센스 앰프보다 제 1 시간 뒤에 활성화되며, 상기 제 1 차동 출력전압을 증폭하여 제 2 차동 출력전압을 발생시키고, 상기 제 2 차동 출력전압을 상기 제 1 센스 앰프 출력라인쌍에 제공하는 전압 센스 앰프; 및
    상기 제 1 센스 앰프 출력라인쌍에 결합되어 있고 양의 입력 저항값을 가지며, 상기 전압 센스 앰프의 출력전압을 안정화시키는 출력 안정화 회로를 포함하는 반도체 메모리 장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 전류 센스 앰프를 활성화시키는 단계;
    상기 전류 센스 앰프를 사용하여 차동 입력전류를 증폭하여 제 1 차동 출력전압을 발생시키는 단계;
    상기 제 1 차동 출력전압을 제 1 센스 앰프 출력라인쌍에 제공하는 단계;
    상기 전류 센스 앰프보다 제 1 시간 뒤에 전압 센스 앰프를 활성화시키는 단계;
    상기 전압 센스 앰프를 사용하여 상기 제 1 차동 출력전압을 증폭하여 제 2 차동 출력전압을 발생시키는 단계;
    상기 제 2 차동 출력전압을 상기 제 1 센스 앰프 출력라인쌍에 제공하는 단계; 및
    양의 저항 값을 갖는 출력 안정화 회로를 사용하여 음의 저항 값을 갖는 상기 전압 센스 앰프의 입력 저항을 보상하는 단계를 포함하는 신호 증폭 방법.
  23. 삭제
  24. 삭제
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