KR20010093475A - 반도체 메모리 장치의 입출력 감지 증폭기 회로 - Google Patents

반도체 메모리 장치의 입출력 감지 증폭기 회로 Download PDF

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Abstract

여기에 개시되는 반도체 메모리 장치는 적어도 한 쌍의 비트 라인들 및; 열 패스 게이트 회로를 통해 상기 적어도 한 쌍의 비트 라인들에 연결된 적어도 한 쌍의 입출력 라인들을 포함한다. 게다가, 본 발명에 따른 반도체 메모리 장치는 입출력 감지 증폭기 회로를 더 포함하며, 상기 입출력 감지 증폭기 회로는 제어 신호 (PIOSE)에 응답하여 상기 입출력 라인들 사이의 전류차를 감지 증폭하는 전류형 감지 증폭기와; 제어 신호 (PIOSE_d)에 응답하여 상기 전류형 감지 증폭기의 출력 전압들 사이의 전압차를 감지 증폭하는 전압형 감지 증폭기와; 제어 신호 (FRP)에 응답하여 상기 전압형 감지 증폭기의 출력을 래치하는 래치단 및; 상기 래치단의 출력 신호들에 응답하여 상기 입출력 감지 증폭기 회로의 출력단을 구동하는 드라이버를 포함한다.

Description

반도체 메모리 장치의 입출력 감지 증폭기 회로{INPUT/OUTPUT SENSE AMPLIFIER CIRCUIT OF A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치들에 관한 것으로서, 구체적으로는 다이나믹 랜덤 액세스 메모리 (Dynamic Random Access Memory, 이하 DRAM이라 칭함) 장치에사용되는 입출력 감지 증폭기 회로에 관한 것이다.
반도체 메모리 장치, 특히 DRAM 장치는 메모리 셀들이 배치되는 메모리 셀 어레이와 상기 셀들을 액세스하고 셀들로부터 읽혀진 데이터를 외부로 전송하기 위한 회로들을 포함한다. 잘 알려진 바와 같이, 셀과 외부 영역을 연결하는 전송 통로는, 도 1에 도시된 바와 같이, 메모리 셀 (MC)과 입출력 멀티플렉서 (IOMUX)를 연결하기 위한 입출력 라인들 (IOi/IOiB), 입출력 멀티플렉서 (IOMUX)와 입출력 감지 증폭기 (IOSA)를 연결하기 위한 데이터 입출력 라인들 (DIOi/DIOiB)을 포함한다.
입출력 라인들 (IOi/IOiB)은 열 선택 라인 (column selection line, CSL)에 의해서 선택되는 트랜지스터들 (T1, T2) (또는 열 패스 게이트 회로)을 통해 비트 라인들 (BLi/BLiB) 상에 실린 셀 데이터를 대응하는 입출력 멀티플렉서 (IOMUX)로 전달한다. 상기 입출력 멀티플렉서 (IOMUX)에는, 비록 도면에는 도시되지 않았지만, 한 쌍의 데이터 입출력 라인들 (DIOi/DIOiB)에 대응하는 다수의 쌍들의 입출력 라인들 (IOi/IOiB)이 연결된다. 즉, 하나의 입출력 멀티플렉서 (IOMUX)는 한 쌍의 데이터 입출력 라인들 (DIOi/DIOiB)에 대응하는 다수의 쌍들의 입출력 라인들 (IOi/IOiB) 중 한 쌍의 입출력 라인들을 대응하는 쌍의 데이터 입출력 라인들 (DIOi/DIOiB)에 연결하기 위한 것이다.
상기 데이터 입출력 라인 쌍 (DIOi/DIOiB)은 대응하는 입출력 멀티플렉서 (IOMUX)에서 전달된 셀 데이터를 대응하는 입출력 감지 증폭기 회로 (20)로 전달한다. 비트 라인 감지 증폭기 (10)의 사이즈는, 일반적으로, 작은 반면에 입출력 라인과 데이터 입출력 라인의 로딩은 매우 크기 때문에, 데이터 입출력 라인 쌍 (DIOi/DIOiB)의 끝에서 신호를 다시 한번 증폭하기 위하여 입출력 감지 증폭기 회로 (20)가 사용된다.
일반적으로, 반도체 메모리 장치에서 입출력 신호의 증폭을 위해 사용되는 감지 증폭기 (sense amplifier)는 전류 감지형과 전압 감지형으로 분류될 수 있다. 앞서 설명된 바와 같이, 입출력 라인의 길이는 매우 길게 배치되어 있기 때문에 입출력 라인 로딩은 상당히 크다. 그러한 이유 때문에, 전압 감지 증폭기 (voltage sensing amplifier)는 동작 특성을 고려할 때 전류 감지 증폭기 (current sensing amplifier)에 비해 느린 응답 속도를 갖는다. 다시 말해서, 전압 감지 증폭기는 큰 스윙 폭을 갖도록 신호를 증폭하기 때문에, 신호 천이에 많은 시간이 소요된다. 이에 반해서, 전류 감지 증폭기는 작은 스윙 폭을 갖도록 신호를 증폭하기 때문에, 전압 감지 증폭기와 비교하여 볼 때 신호 천이에 짧은 시간이 소요된다. 이러한 이유 때문에, 전류 감지 증폭기는 전압 감지 증폭기에 비해서 더 많이 사용된다. 도 1의 입출력 감지 증폭기 회로 (20)는 전류형 감지 증폭기 (22), 전압형 감지 증폭기 (24), 래치단 (24) 그리고 드라이버 (28)로 구성되며, 이에 대한 상세한 회로가 도 2에 도시되어 있다.
도 2에서, 신호 (PIOSE)는 입출력 감지 증폭기 회로 (20)의 전류형 감지 증폭기 (22)를 인에이블시키기 위한 신호이며, 신호 (PIOSE_d)는 입출력 감지 증폭기 회로 (20)의 전압형 감지 증폭기 (24')를 인에이블시키기 위한 신호이다. 그리고, 신호 (PIOSE_dd)는 입출력 감지 증폭기 회로 (20)의 래치단 (26')을 인에이블시키기 위한 신호이고, 신호 (FRP)는 드라이버 (28)를 인에이블시키기 위한 신호이다. 도 3은 입출력 감지 증폭기 회로에 사용되는 제어 신호들 사이의 타이밍을 보여주는 도면이다.
회로 동작에 있어서, 도 3에 도시된 바와 같이, 신호 (PIOSE)가 로우 레벨에서 하이 레벨이 될 때 데이터 입출력 라인들 (DIOj/DIOjB) 상의 데이터는 전류형 감지 증폭기 (22) 및 전압 감지 증폭기 (24)를 통해 어느 정도 증폭된다. 그 다음에, 지연 신호 (PIOSE_dd)가 로우 레벨에서 하이 레벨로 천이할 때 래치단 (26)은 전압형 감지 증폭기 (24)의 출력을 래치한다. 그렇게 래치된 데이터는 신호 (FRP)가 로우 레벨에서 하이 레벨로 천이할 때 드라이버 (28)를 통해 데이터 라인 (FDIOB) 상으로 전달된다.
종래 기술에 따르면, 앞서 설명된 바와 같이, 입출력 감지 증폭기 회로 (20)는 지연 신호 (PIOSE)의 제어를 받고 다시 신호 (FRP)의 제어를 받음으로써 그에 상응하는 시간 (도 3에서, t1)만큼 입출력 감지 증폭기 회로 (20)의 동작 속도가 늦어진다. 뿐만 아니라, 신호 (FRP)를 이용하여 드라이버 (28)를 제어하는 것은 입출력 감지 증폭기 회로 (20)를 구성하는 드라이버 (28)의 레이 아웃 증가의 원인이 된다.
따라서 본 발명의 목적은 동작 속도를 향상시킬 수 있는 반도체 메모리 장치의 입출력 감지 증폭기 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 데이터 출력 경로에 따른 회로 구성을 보여주는 블록도;
도 2는 도 1에 도시된 입출력 감지 증폭기 회로의 상세 회로도;
도 3은 도 2에 사용된 제어 신호들간의 타이밍을 보여주는 도면; 그리고
도 4는 본 발명의 바람직한 실시예에 따른 입출력 감지 증폭기 회로의 상세 회로도이다.
*도면의 주요 부분에 대한 부호 설명
10 : 비트 라인 감지 증폭기 20 : 입출력 감지 증폭기 회로
22, 22' : 전류 감지 증폭기 24, 24' : 전압 감지 증폭기
26, 26' : 래치단 28, 28' : 드라이버
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 메모리 장치는 적어도 한 쌍의 비트 라인들 및; 열 패스 게이트 회로를 통해 상기 적어도 한 쌍의 비트 라인들에 연결된 적어도 한 쌍의 입출력 라인들을 포함한다. 본 발명에 따른 반도체 메모리 장치는 입출력 감지 증폭기 회로를 더 포함하며, 상기 입출력 감지 증폭기 회로는 제 1 제어 신호에 응답하여 상기 입출력 라인들 사이의 전류차를 감지 증폭하는 제 1 감지 증폭기와; 상기 제 1 제어 신호의 지연된 제 2 제어 신호에 응답하여 상기 제 1 감지 증폭기의 출력 전압들 사이의 전압차를 감지 증폭하는 제 2 감지 증폭기와; 제 3 제어 신호에 응답하여 상기 제 2 감지 증폭기의 출력을 래치하는 래치 수단 및; 상기 래치 수단의 출력 신호들에 응답하여 상기 입출력 감지 증폭기 회로의 출력단을 구동하는 드라이버를 포함한다.
이 실시예에 있어서, 상기 제 3 제어 신호가 디세이블될 때 상기 래치 수단의 출력 신호들은 상기 입출력 감지 증폭기 회로의 출력단이 고임피던스 상태를 갖도록 프리챠지 레벨을 가지며, 상기 래치 수단은 상기 제 3 제어 신호가 인에이블될 때 상기 래치된 데이터를 상기 드라이버를 통해 출력한다.
(작용)
이와 같은 장치에 의해서, 입출력 감지 증폭기 회로의 래치단을 입출력 감지 증폭기 회로의 지연된 활성화 신호 대신에 종래의 드라이버의 활성화 신호를 이용하여 제어함으로써 입출력 감지 증폭기 회로의 동작 속도를 향상시킬 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예가 참조 도면에 의거하여 상세히 설명된다.
본 발명의 신규한 반도체 메모리 장치는 입출력 감지 증폭기 회로를 포함하며, 상기 입출력 감지 증폭기 회로는 전류 감지 증폭기, 전압 감지 증폭기, 래치단 및 드라이버로 구성된다. 본 발명에 따른 래치단은 입출력 감지 증폭기 회로의 지연된 활성화 신호 대신에 종래의 드라이버의 활성화 신호에 따라 동작하도록 구현되어 있다. 아울러, 상기 드라이버는 별도의 신호 제어 없이 래치단의 출력에 따라 동작하도록 구현되어 있다. 이러한 구성에 따르면, 종래 기술에서 발생되는 문제점 즉, 래치단 및 드라이버를 서로 다른 제어 신호들을 이용하여 제어할 때 제어 신호들 간의 스큐만큼 입출력 감지 증폭기 회로의 속도가 저하되는 문제점을 방지할 수 있다.
도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치의 입출력 감지 증폭기 회로를 보여주는 회로도가 도시되어 있다. 도 4에서, 참조 번호 (22')는 전류형 감지 증폭기를 나타내고, 참조 번호 (24')는 전압형 감지 증폭기를 나타내며, 참조 번호들 (26', 28')은 각각 래치단 및 드라이버를 나타낸다. 본 발명에 따른 입출력 감지 증폭기 회로 (20')는 래치단 (26')과 드라이버 (28')가 신호 (FRP)에 의해서 동시에 제어된다는 점을 제외하고 도 2에 도시된 입출력 감지 증폭기 회로 (20')와 동일하다. 그러므로, 동일한 구성 요소에 대한 설명은 여기서 생략된다.
도 4에서, 신호 (FRP)가 로우 레벨일 때, 래치단 (26')의 출력 노드들 (N1, N2)은 하이 레벨로 각각 프리챠지되고, 그 결과 드라이버 (28')의 풀업 트랜지스터 (M29)와 풀다운 트랜지스터 (M30)는 턴 오프된다. 즉, 드라이버 (28')의 출력(FDIOB)은 고임피던스 상태 (Hi-Z)로 유지된다. 반면에, 신호 (FRP)가 하이 레벨일 때, 래치단 (26')의 출력 노드들 (N1, N2)은 전단의 전압형 감지 증폭기 (24')의 출력 신호들에 따라 하이 레벨 및 로우 레벨 또는 로우 레벨 및 하이 레벨이 되며, 그 결과 드라이버 (28')의 풀업 트랜지스터 (M29)와 풀다운 트랜지스터 (M30) 중 어느 하나가 턴 온된다. 즉, 드라이버 (28')의 출력 (FDIOB)은 로우 레벨 또는 하이 레벨이 된다.
회로 동작에 있어서, 입출력 감지 증폭기 회로 (20')를 활성화시키기 위한 신호 (PIOSE)가 로우 레벨에서 하이 레벨이 될 때 데이터 입출력 라인들 (DIOj/DIOjB) 상의 데이터는 전류형 감지 증폭기 (22') 및 전압형 감지 증폭기 (24')를 통해 어느 정도 증폭된다. 그 다음에, 래치단 (26')은 신호 (FRP)의 로우-하이 천이 (low-to-high transition)에 응답하여 전단의 출력들을 래치한다. 그렇게 래치된 데이터는 드라이버 (28')를 통해 데이터 라인 (FDIOB) 상으로 전달된다.
앞서 설명된 바와 같이, 본 발명에 따른 입출력 감지 증폭기 회로 (20')의 래치단 (26')이 신호 (FRP)에 의해서 제어됨에 따라, 도 2에 사용된 제어 신호들 (PIOSE_dd, FRP)간의 스큐에 상응하는 시간 (도 3의 t1)만큼 속도 마진 (speed margin)을 확보할 수 있다. 결과적으로, 그렇게 확보된 속도 마진 내에서 입출력 감지 증폭기 회로 (20')의 동작 속도를 향상시킬 수 있다. 래치단 (26')에 유효한 데이터가 래치되는 경우에 있어서, 드라이버 (28')에 방향성 즉, 드라이버 (28')의 입력 신호들의 기울기를 제어함으로써 추가로 속도를 향상시킬 수 있을 것이다.
상기한 바와 같이, 입출력 감지 증폭기 회로의 래치단의 활성화 신호로서 입출력 감지 증폭기 회로의 지연된 활성화 신호 대신에 종래의 드라이버의 활성화 신호를 사용함으로써 입출력 감지 증폭기 회로의 동작 속도를 향상시킬 수 있다.

Claims (3)

  1. 적어도 한 쌍의 비트 라인들 및; 열 패스 게이트 회로를 통해 상기 적어도 한 쌍의 비트 라인들에 연결된 적어도 한 쌍의 입출력 라인들을 포함하는 반도체 메모리 장치의 입출력 감지 증폭기 회로에 있어서:
    제 1 제어 신호 (PIOSE)에 응답하여 상기 입출력 라인들 사이의 전류차를 감지 증폭하는 제 1 감지 증폭기와;
    상기 제 1 제어 신호 (PIOSE)의 지연된 제 2 제어 신호 (PIOSE_d)에 응답하여 상기 제 1 감지 증폭기의 출력 전압들 사이의 전압차를 감지 증폭하는 제 2 감지 증폭기와;
    제 3 제어 신호 (FRP)에 응답하여 상기 제 2 감지 증폭기의 출력을 래치하는 래치 수단 및;
    상기 래치 수단의 출력 신호들에 응답하여 상기 입출력 감지 증폭기 회로의 출력단 (FDIOB)을 구동하는 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기 회로.
  2. 제 1 항에 있어서,
    상기 제 3 제어 신호 (FRP)가 디세이블될 때 상기 래치 수단의 출력 신호들은 상기 입출력 감지 증폭기 회로의 출력단 (FDIOB)이 고임피던스 상태를 갖도록 프리챠지 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기 회로.
  3. 제 1 항에 있어서,
    상기 래치 수단은 상기 제 3 제어 신호 (FRP)가 인에이블될 때 상기 래치된 데이터를 상기 드라이버를 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치의 감지 증폭기 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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US7573756B2 (en) 2007-01-22 2009-08-11 Samsung Electronics Co., Ltd. Sense amplifiers and semiconductor memory devices for reducing power consumption and methods for operating the same
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