KR20010068246A

KR20010068246A - 반도체 메모리 장치의 입력 버퍼

Info

Publication number: KR20010068246A
Application number: KR1020000000056A
Authority: KR
Inventors: 김진현; 임성민
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-01-03
Filing date: 2000-01-03
Publication date: 2001-07-23

Abstract

본 발명은 반도체 메모리 장치의 입력 버퍼에 관한 것으로서, 외부 입력 데이터의 전압 레벨을 내부 신호에 적합한 전압 레벨로 변환하는 반도체 메모리 장치의 입력 버퍼에 있어서, 상기 외부 입력 데이터의 전압 레벨을 소정 레벨로 변환하는 차동 증폭기, 상기 차동 증폭기에 연결되며 클럭 신호의 상승 에지에 동기되어 상기 차동 증폭기의 출력을 증폭하는 감지 증폭기, 및 상기 차동 증폭기에 연결되며 클럭 신호의 하강 에지에 동기되어 상기 차동 증폭기의 출력을 증폭하는 다른 감지 증폭기를 구비하므로써 반도체 메모리 장치의 크기가 감소된다.

Description

반도체 메모리 장치의 입력 버퍼{Input buffer included in a semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 입력단에 구비되는 입력 버퍼에 관한 것이다.

반도체 메모리 장치는 다수개의 입력 버퍼와 다수개의 출력 버퍼를 구비한다. 일반적으로 반도체 메모리 장치에 연결되는 반도체 장치들, 예컨대 중앙 처리 장치(Central Process Unit; CPU), 마이크로 콘트롤 유니트(Micro control Unit) 등은 전원 전압으로서 5볼트를 사용한다. 이에 반해 반도체 메모리 장치는 전력 소모를 감소시키기 위하여 5볼트보다 낮은 전압, 예컨대 3.3볼트를 전원 전압으로서사용한다. 따라서, 반도체 메모리 장치는 외부에서 입력되는 높은 전압을 낮은 전압으로 변환하는 입력 버퍼를 필요로 한다.

도 1은 종래의 반도체 메모리 장치의 입력 버퍼의 블록도이다. 도 1을 참조하면, 반도체 메모리 장치(101)는 입력 패드(111)와 입력 버퍼(105)를 구비한다. 입력 버퍼(105)는 우수 입력 수신부(121)와 기수 입력 수신부(122)를 구비한다. 우수 입력 수신부(121)는 차동 증폭기(differential amplifier)(131), 감지 증폭기(sense amplifier)(141) 및 데이터 래치 드라이버(data latch driver)(151)를 구비하고, 기수 입력 수신부(122)는 차동 증폭기(132), 감지 증폭기(142) 및 데이터 래치 드라이버(152)를 구비한다.

우수 입력 수신부(121)는 클럭 신호(CLK)의 상승 에지(rising edge)에 동기되어 입력 데이터(DB)를 버퍼링(buffering)하고, 기수 입력 수신부(122)는 클럭 신호의 하강 에지(falling edge), 클럭 바 신호(CLKB)에 동기되어 입력 데이터(DB)를 버퍼링한다.

도 1에 도시된 바와 같이 종래의 입력 버퍼(105)는 우수 입력 수신부(121)와 기수 입력 수신부(122)에 각각 하나의 차동 증폭기를 구비한다. 즉, 입력 버퍼(105)는 2개의 차동 증폭기들(131, 132)을 구비한다. 차동 증폭기들(131, 132)은 각각 전류 소스(current source)(미도시)를 구비하는데, 이로 인하여 반도체 메모리 장치(101)의 기입 동작(write operation)시 소스 전류를 항상 흘려주어야 한다. 이것은 기입 파워(power)에 있어서 많은 부분을 차지하게 되어 기입 파워 스펙(specification)을 벗어나며, 반도체 메모리 장치(101) 내부의 노이즈(noise)의 원인이 되어 궁극적으로 반도체 메모리 장치(101)의 동작 특성 열화로 나타나게 된다.

또, 차동 증폭기가 입력 패드(111) 당 2개가 있으므로 입력 패드(111) 당 2개의 게이트 캐패시턴스(gate capacitance) 성분을 포함하게되어 시스템 신호 시간 지연과 신호 유동(fluctuation)의 원인으로 작용하게 된다. 또한, 기준 전압(Vref)을 받는 트랜지스터가 두 개가 있어서 드래인(drain)-게이트 결합 캐패시턴스에 의한 기준 전압 노이즈가 더 심해지고, 이는 입력 레벨을 검출하는 동작에서 입력 레벨 마진(margin)에 악영향을 주게 된다. 그리고 입력 버퍼(105) 내의 클럭 신호(CLK)의 상승 에지를 받는 회로와 클럭 신호(CLK)의 하강 에지에 동기되어 데이터를 패치(patch)하는 두 개의 차동 증폭기들(131, 132)의 불일치로 인해 입력 데이터(DB)의 셋업 타입(set-up time)과 홀드 타임(hold time)의 차이로 나타나게 된다. 또한, 2개의 차동 증폭기들(131, 132)로 인하여 반도체 메모리 장치(101)의 크기가 커진다.

본 발명이 이루고자하는 기술적 과제는 기입 동작시 전력 소모를 감소시키고, 노이즈를 감소시키며, 입력단의 신호 지연을 감소시키고, 입력 데이터의 셋업 타임과 홀드 타임의 차이를 감소시키는 반도체 메모리 장치의 입력 버퍼를 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 반도체 메모리 장치의 입력 버퍼의 블록도.

도 2는 본 발명에 따른 반도체 메모리 장치의 입력 버퍼의 블록도.

도 3은 상기 도 2에 도시된 차동 증폭기의 회로도.

상기 기술적 과제를 이루기 위하여 본 발명은, 외부 입력 데이터의 전압 레벨을 내부 신호에 적합한 전압 레벨로 변환하는 반도체 메모리 장치의 입력 버퍼에 있어서, 상기 외부 입력 데이터의 전압 레벨을 소정 레벨로 변환하는 차동 증폭기, 상기 차동 증폭기에 연결되며 클럭 신호의 상승 에지에 동기되어 상기 차동 증폭기의 출력을 증폭하는 감지 증폭기, 및 상기 차동 증폭기에 연결되며 클럭 신호의 하강 에지에 동기되어 상기 차동 증폭기의 출력을 증폭하는 다른 감지 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼를 제공한다.

상기 본 발명에 의하여 반도체 메모리 장치의 수율이 향상되고 반도체 메모리 장치의 크기가 축소된다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명에 따른 반도체 메모리 장치의 입력 버퍼의 블록도이다. 도 2를 참조하면, 반도체 메모리 장치(201)는 입력 패드(211)와 입력 버퍼(205)를 구비한다. 입력 버퍼(205)는 차동 증폭기(231)와 우수 입력 수신부(221) 및 기수 입력 수신부(222)를 구비한다. 우수 입력 수신부(221)는 감지 증폭기(241) 및 데이터 래치 드라이버(251)를 구비하고, 기수 입력 수신부(222)는 감지 증폭기(242) 및 데이터 래치 드라이버(252)를 구비한다.

우수 입력 수신부(221)와 기수 입력 수신부(222)는 차동 증폭기(231)를 공유한다. 우수 입력 수신부(221)는 클럭 신호(CLK)의 상승 에지에 동기되어 입력 데이터(DB)를 버퍼링하고, 기수 입력 수신부(222)는 클럭 신호(CLK)의 하강 에지 즉, 클럭 바 신호(CLKB)에 동기되어 입력 데이터(DB)를 버퍼링한다.

차동 증폭기(231)의 회로가 도 3에 도시되어있다. 도 3을 참조하면, 차동 증폭기(231)는 NMOS 트랜지스터들(N1, N2, N3)과 저항들(311, 312)을 구비한다. 도 3을 참조하여 도 2에 도시된 입력 버퍼(205)를 설명하기로 한다. 외부로부터 입력 패드(211)를 통해 입력되는 데이터(DB)는 차동 증폭기(231)에 구비되는 트랜지스터(N1)의 게이트로 입력되어 소스 결합된 트랜지스터(N3)에 의해 기준 전압(Vref)과의 전압 차이가 전류 차이로 변환된다. 여기서 전류 차이는 차동 부하, 예컨대 저항들(311, 312)에서 다시 전압 차이로 변환되어 증폭된다. 또한, 싱글 데이터 스윙(single data swing)을 차동(differential) 데이터 스윙으로 바꾸어주면서 스윙 레벨을 감지 증폭기들(241, 242)의 입력 트랜지스터들(미도시)의 드래인-소스 전류의 증가와 상기 트랜지스터들의 전이 시간을 빨리 하기 위해 전원 전압(Vdd) 근처에서 스윙하도록 한다. 차동 증폭기(231)의 출력 신호들(OUT, OUTB)은 클럭 신호(CLK)의 상승 에지에 동기되어 우수 입력 수신부(221)의 감지 증폭기(241)로 입력되고, 또 클럭 신호(CLK)의 하강 에지에 동기되어 기수 입력 수신부(222)의 감지 증폭기(242)로 입력된다.

감지 증폭기(241)의 출력 신호들(AA1, AB1)은 데이터 래치 드라이버(251)에 의해 래치되며, 데이터 래치 드라이버(251)는 내부 데이터(Dout_even)를 발생한다.감지 증폭기(242)의 출력 신호들(AA2, AB2)은 데이터 래치 드라이버(252)에 의해 래치되며, 데이터 래치 드라이버(252)는 내부 데이터(Dout_odd)를 발생한다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따르면, 입력 버퍼(205)는 하나의 차동 증폭기(231)를 공유함으로써 전류 소스(N3)가 하나로 줄어들어서 기입 동작시 전력 소모가 종래 기술에 비해 절반으로 감소된다. 또, 입력 패드(211)에 연결되는 게이트의 수가 감소되어 시스템 레벨에서 신호 특성을 결정하는 입력 캐패시턴스가 작아진다. 그로 인하여 입력 데이터(DB)의 지연이 감소되고 입력 데이터(DB)의 왜곡현상도 감소된다. 또한, 차동 증폭기(231)의 트랜지스터(N3)의 게이트와 드래인 사이의 기생 캐패시턴스가 반으로 감소되고, 기준 노드의 결합에 의한 노이즈가 반으로 감소한다. 그에 따라서 입력 레벨 마진과 같은 특성 효과가 개선될 수 있다. 또한, 차동 증폭기(231)를 공유함으로써 같은 출력 신호들(OUT, OUTB)의 차동 신호를 만들어서 입력 데이터(DB)의 우수/기수 스큐(skew)가 제거되고, 그에 따라서 입력 데이터(DB)의 셋업 타임과 홀드 타임 마진이 향상된다. 그리고, 반도체 메모리 장치(201)의 크기가 작아진다.

Claims

외부 입력 데이터의 전압 레벨을 내부 신호에 적합한 전압 레벨로 변환하는 반도체 메모리 장치의 입력 버퍼에 있어서,

상기 외부 입력 데이터의 전압 레벨을 소정 레벨로 변환하는 차동 증폭기;

상기 차동 증폭기에 연결되며 클럭 신호의 상승 에지에 동기되어 상기 차동 증폭기의 출력을 증폭하는 감지 증폭기; 및

상기 차동 증폭기에 연결되며 클럭 신호의 하강 에지에 동기되어 상기 차동 증폭기의 출력을 증폭하는 다른 감지 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.