JP4491730B2 - 一定遅延零待機の差動論理レシーバおよび方法 - Google Patents

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Description

技術分野
本発明は、半導体集積回路におけるクロックおよびストローブ信号の分配に関する。特に、本発明は差動クロックおよびストローブ信号を受信する差動レシーバに関する。
発明の背景
メモリチップなどの半導体集積回路は、面積が物理的に大きくなってきており、かつそれらの動作速度は高速化してきている。そのような回路における一つの課題は、クロックおよびデータストローブ信号のような信号を、長い距離と特徴付けられる距離、少なくとも立上り時間、立下り時間、パルス幅等に利用可能な時間に比較して長い距離にわたって分配することである。そのような回路では、特に高周波数において、クロックおよびストローブ信号のような特定のクリティカル信号の正確なデューティサイクルを維持することが、ますます重要になってきている。しかし、単一パルスが多くのドライバレシーバ対を通して伝播するときに、デューティサイクル（例えば正または負パルス幅によって測定される）は、一部には、ドライバおよびレシーバを構成するｐチャネルおよびｎチャネルトランジスタの例えば特性の相違のため、変化することがある。
一つのそのようなストローブ信号がＤＱＳ（「データストローブ」）信号であり、ＤＱＳ信号のタイミングは、ＤＱＳ信号の立上り縁および立下り縁の両方を使用してＤＲＡＭへのデータの入出力ストローブするダブルデータレート（ＤＤＲ）ＤＲＡＭにとって、特に重要である。ストローブのデューティサイクルの増加または減少は、何らかの理由で、データが早くまたは遅くクロックされる結果を招く。高周波数では、早くクロックされるデータは、データ線の電圧がデータ値を表わすレベルに安定する時間が無いかもしれないので、正確でないかもしれない。
重負荷および多負荷へドライブされる信号を促進するために、設計は、信号源と「ファンアウト」構成の最終負荷との間に中間ドライバを採用することがある。中間ドライバも同様に、デューティサイクルスキューを生じる傾向がある。例えば３ナノ秒パルス幅は、パルスが中間ドライバを通して伝播されるときに、元の３ナノ秒より狭くまたは広くなることがある。これは、受信信号が別の状態に（つまり「１」から「０」に、または「０」から「１」に）切り替わったことを中間ドライバが認識する閾値（トリップ点）によるかもしれない。これはまた、中間ドライバを構成するｐチャネルおよびｎチャネルトランジスタのドライブの差（Ｐ−Ｎドライブ不平衡とも呼ばれる）にもよるかもしれない。これらの効果により、「１」は「０」とは異なる仕方で伝播する。
差動信号中間ドライバの使用は、これらの型のデューティサイクルエラーを解消することができるが、宛先に差動レシーバが必要になる。実際には信号およびそのコンプリメント（ｃｏｍｐｌｉｍｅｎｔ）である差動入力信号が、差動レシーバの入力に印加される。入力差動信号を構成する二つの信号のクロス点とは、信号が交差しかつ全く同時に全く同一電圧を持つときの電圧と定義される。しかし、クロス点は必ずしも信号高および信号低電圧間の中間には無いかもしれない。それどころか、入力差動信号のクロス点は、差動レシーバの設計感知閾値に対し高いか、あるいは低いかもしれない。高または低クロス点は、半導体プロセスのばらつき、Ｐ−Ｎドライブの差異、温度、Ｖｃｃ、差動信号への均等なコモンモードノイズの結合等によってもたらされる。差動レシーバの機能は、（クロス点が高いかまたは低いかもしれない）入力差動信号を中心化出力信号に、差動出力信号またはシングルエンド出力信号のいずれかに変換することである。最終的にＣＭＯＳ論理関数用のシングルエンド信号として使用しなければならない差動ドライバの出力信号は、最終用途のための一貫したタイミングを有する。両方の論理状態に対し一方の信号が高になり、他方の信号が低になり、かつ各状態のクロス点は元のデューティサイクル情報を含むので、デューティサイクルエラーはレシーバで解消される。
差動レシーバは追加の利点を有する。漂遊信号または供給ノイズからの差動信号に結合されるコモンモードバイアスは、シングルエンドドライバにタイミングエラー（望ましくない遅延）を引き起こし得る。しかし、差動レシーバはこれらのタイミングエラーを解消する。両方の差動信号に共通する結合ノイズまたは供給ノイズは、差動レシーバによって解消することができる。しかし、公知の差動レシーバの使用には問題が残る。公知の差動レシーバは差動トランジスタ対に基づいており、差動対のいずれかのトランジスタを通して伝播する定電流源を必要とする。したがって、差動信号が実際に特定の時間にレシーバを通して処理する必要があるか否かに関係なく、差動レシーバはかなりの電流を消費する。多くの用途において、別段のことが無ければ求められる限りの個数の差動対レシーバをクリティカルクロックパスで使用することは、高い待機電流を消費することになるので、実用的ではない。
別の問題は、この型の差動レシーバが、（コモンモード電圧バイアスが差動入力信号に結合された場合のように）差動入力信号のクロス点の電圧によっては異なる伝播遅延を持つことである。クリティカルタイミングパスにとっては、特に高周波数においては、変動伝播遅延は受け入れられない。
したがって、差動入力信号のタイミング特性を維持しながら、差動入力信号から差動出力信号を生成することのできる差動レシーバが必要である。
発明の概要
本発明に係る集積回路は、待機電力を実質的に消費せず、入力コモンモードバイアスに関係なく一定伝播遅延を持ち、受入れ可能なコモンモードリジェクションを有し、かつ差動入力信号を受け取るために第一および第二パス回路ならびにバッファを含む、差動レシーバ回路を含む。第一パス回路は、「真」バッファ信号と「コンプリメンタリ」バッファ信号との間に相違があるときに、「真」出力信号を提供する。第二パス回路は、「コンプリメンタリ」バッファ信号と「真」バッファ信号との間の相違があるときに、「コンプリメンタリ」出力信号を提供する。差動レシーバ回路はさらに、コンプリメンタリ状態で真およびコンプリメンタリ出力信号をラッチする交差結合インバータと、真およびコンプリメンタリ出力信号を増幅するための最終ドライブバッファとを含む。
発明の詳細な説明
本発明の一実施例に係るコモンモードレシーバ１００を図１に示す。レシーバ１００は、真入力信号ＩＮに結合されて反転信号ＧＩ１ＯＵＴを生成する第一インバータＧＩ１を含み、かつコンプリメンタリ入力信号ＩＮ＊に結合されてコンプリメンタリ信号ＧＩ２ＯＵＴを生成する第二インバータＧＩ２をも含む。レシーバ１００はまた、真出力信号ＯＵＴを提供する第一パス回路１１０をも含む。中間ドライバの場合と同様に、差動出力信号が求められる場合、レシーバ１００はまた、コンプリメンタリ出力信号ＯＵＴ＊を提供する第二パス回路１２０をも含む。
第一パス回路１１０は、ｐチャネルトランジスタＭＰ１およびｎチャネルトランジスタＭＮ１を含む。両トランジスタＭＰ１およびＭＮ１のゲートは第一インバータＧＩ１の出力に結合されるので、信号ＧＩ１ＯＵＴがトランジスタＭＰ１およびＭＮ１のゲートに印加される。信号ＧＩ１ＯＵＴはトランジスタＭＰ１、ＭＮ１の導電状態を制御し、したがって第一パス回路１１０の制御入力を構成する。両トランジスタＭＰ１およびＭＮ１のソースは、第二インバータＧＩ２の出力から信号ＧＩ２ＯＵＴを受け取るように結合される。ＧＩ２ＯＵＴ信号は、ＧＩ１ＯＵＴ信号の状態に応じて、トランジスタＭＰ１およびＭＮ１の一方を介して、トランジスタＭＮ１およびＭＰ１のドレーンに結合される。さらに詳しくは、ＧＩ２ＯＵＴ信号は、ＧＩ１ＯＵＴ信号が低レベルである（つまりＩＮが高レベルである）ときに、トランジスタＭＰ１を介して結合され、ＧＩ１ＯＵＴ信号が高レベルである（つまりＩＮが低レベルである）ときに、トランジスタＭＮ１を介して結合される。トランジスタＭＰ１およびＭＮ１のドレーンは出力信号ＯＵＴに結合され、したがって第一パス回路１１０の出力およびレシーバ１００の真出力を構成する。
信号ＧＩ２ＯＵＴは、トランジスタＭＰ１またはＭＮ１の、両方ではなく、いずれか一方を通して出力信号ＯＵＴに渡されるが、それは、信号ＧＩ１ＯＵＴが十分に低レベルになってトランジスタＭＰ１がオンになるまで、トランジスタＭＰ１を通過せず、かつ信号ＧＩ１ＯＵＴが十分に高レベルになってトランジスタＭＮ１がオンになるまで、信号ＧＩ２ＯＵＴはトランジスタＭＮ１を通過しない。これはレシーバ１００に所望の差動効果をもたらす。差動効果は、信号ＧＩ１ＯＵＴが信号ＧＩ２ＯＵＴの極性とは異なる極性のときにだけ、トランジスタＭＰ１、ＭＮ１が導通することに由来する。パス回路１２０はパス回路１１０と同様に動作し、信号ＧＩ１ＯＵＴを、ＧＩ２ＯＵＴが低レベルである（つまりＩＮ＊が高レベルである）ときには、ｐチャネルトランジスタＭＰ２を介してコンプリメンタリ出力信号ＯＵＴ＊に結合し、ＧＩ２ＯＵＴが高レベルである（つまりＩＮ＊が低レベルである）ときには、ｎチャネルトランジスタＭＮ２を介してコンプリメンタリ出力信号ＯＵＴ＊に結合する。再び、信号ＧＩ２ＯＵＴが十分に低レベルになってトランジスタＭＰ２がオンになるまで、信号ＧＩ１ＯＵＴはトランジスタＭＰ２を通過せず、かつ信号ＧＩ２ＯＵＴが十分に高レベルになってトランジスタＭＮ２がオンになるまで、信号ＧＩ１ＯＵＴはＭＮ２を通過しない。これはレシーバ１００に所望の差動効果のみならず、差動出力信号をももたらす。差動効果は、信号ＧＩ１ＯＵＴが信号ＧＩ２ＯＵＴの極性とは異なる極性のときにだけ、トランジスタＭＰ１、ＭＮ１が導通することに由来する。
当業熟練者は、これらの教示に照らして、第一および第二インバータＧＩ１およびＧＩ２が好都合にも非反転バッファとなることを理解されるであろう。そのような構成では、バッファからの信号は、パス回路１１０、１２０への正しい信号極性を維持するために、信号ＧＩ１ＯＵＴ、ＧＩ２ＯＵＴを交換するようにクロス接続しなければならない。さらに、差動出力信号が求められない場合、パス回路１２０は省くことができる。
レシーバ１００は、従来の差動レシーバに見られるような定電流源を含まない。したがって、レシーバ１００は、過渡スイッチング電力を消費するが、定常状態電力を実質的に消費しない。さらに、上述した差動効果は、従来の差動レシーバがコモンモードバイアスおよびノイズを排除することができるのとほぼ同じ方法で、コモンモードバイアスおよびノイズを排除する能力をレシーバ１００に提供する。しかし、従来の差動レシーバとは異なり、レシーバ１００は、一部には上述した差動効果のため、一部にはパス回路、つまりパス回路１１０または１２０のいずれか一方、または両方を通過する信号が最終的に信号の最大と最小との間の中間にある固定デジタル閾値と比較されるため、コモンモードバイアスまたはノイズとは無関係に、入力信号の実質的に一定の時間遅延をもたらす。従来の差動レシーバの伝播遅延は、コモンモードバイアスまたはノイズに依存することが知られている。
本発明に係るレシーバ２００の別の実施形態を図２に示す。レシーバ２００は、図１のレシーバ１００に存在するものと同じ構成要素を全て含む。簡潔にするために、これらの構成要素には同じ参照文字を付記し、それらの動作の説明は繰り返さない。レシーバ２００は、第三インバータ１３０および第四インバータ１４０を含むことによって、レシーバ１００とは異なる。インバータ１３０、１４０は、公知のインバータ構成で一つに結合されたそれぞれのｐチャネルトランジスタＭＰ３、ＭＰ４およびそれぞれのｎチャネルトランジスタＭＮ３、ＭＮ４を含む。第三インバータ１３０の入力は真出力信号ＯＵＴに結合され、第三インバータ１３０の出力はコンプリメンタリ出力信号ＯＵＴ＊に結合される。第四インバータ１４０の入力はコンプリメンタリ出力信号ＯＵＴ＊に結合され、第四インバータ１４０の出力は真出力信号ＯＵＴに結合される。したがってインバータ１３０、１４０は交差結合され、それらはラッチ機能を果たす。
第一および第二インバータＧＩ１、ＧＩ２ならびに第一および第二パス回路１１０、１２０におけるトランジスタは、第三および第四インバータ１３０、１４０内のトランジスタをオーバドライブするように設計される。第三および第四インバータ１３０、１４０は交差結合されて、二つの安定状態を有するラッチを形成するので、第一および第二インバータＧＩ１、ＧＩ２ならびに第一および第二パス回路１１０、１２０は、必要な場合にラッチに状態を変化させるのに十分なドライブ電流をもたらすサイズに作られる。トランジスタのドライブ能力は、チャネル幅対長さ比によって特徴付けることができる。ここで論じる発明の実施例の幾つかの構成要素の長さ対幅比の一例を下に、本発明に係るレシーバを設計するための指針として提供する。しかし、幾つかの構成要素のドライブは、発明の実施例の単なる代表であって、これらの教示に照らして変形を施すことができることを理解されたい。下述するシミュレーションで使用する例では、ｐチャネルトランジスタＭＰ１、ＭＰ２の各々、およびｎチャネルトランジスタＭＮ１、ＭＮ２の各々が、１５の幅対長さ比を有する。第一および第二インバータＧＩ１、ＧＩ２の各々が、ｐチャネルトランジスタおよびｎチャネルトランジスタを含む。第一および第二インバータＧＩ１、ＧＩ２のｐチャネルトランジスタの各々は５０の幅対長さ比を有し、第一および第二インバータＧＩ１、ＧＩ２のｎチャネルトランジスタの各々は２０の幅対長さ比を有する。これらの好適な幅対長さ比は、特定の半導体プロセスおよび関係するトランジスタの設計特性の関数である。この例では、ｐチャネルトランジスタＭＰ３、ＭＰ４の各々は８の幅対長さ比を有し、ｎチャネルトランジスタＭＮ３、ＭＮ４の各々は６の幅対長さ比を有する。代替的に、ｐチャネルトランジスタＭＰ３、ＭＰ４は６の幅対長さ比を有し、ｎチャネルトランジスタＭＮ３、ＭＮ４の各々は４の幅対長さ比を有することができる。これらのパラメータにより、第三および第四インバータＧＩ３、ＧＩ４は、第一および第二インバータＧＩ１、ＧＩ２ならびに第一および第二パス回路１１０、１２０のドライブ能力によって過電力供給することができる。第三および第四インバータＧＩ３、ＧＩ４は俊敏にラッチされるクリティカル負荷電圧を提供し、それらは下述するように、さらにバッファリングされる。
本発明に係る完全差動レシーバ３００の別の実施形態を図３に示す。レシーバ３００はレシーバ２００と、レシーバ２００のドライブ能力を改善するためにＯＵＴおよびＯＵＴ＊信号をそれぞれ受信するように結合されたバッファＧＩ５、ＧＩ６の最終対とを含む。バッファＧＩ５、ＧＩ６は、（長い伝送線のＲＣ構造によって生じるような）波形歪みがほとんどまたは全くないように、レシーバ２００に近接して配置することが好ましい。最終対のバッファＧＩ５、ＧＩ６の各々は、ｐチャネルトランジスタおよびｎチャネルトランジスタを含む。最終対のバッファＧＩ５、ＧＩ６のｐチャネルトランジスタの各々は、６０の幅対長さ比を持つことが好ましく、最終対のバッファＧＩ５、ＧＩ６のｎチャネルトランジスタの各々は３０の幅対長さ比を持つことが好ましい。
本発明に係る半導体チップ上の集積回路３６０の別の実施形態を図３に示す。集積回路３６０はレシーバ３００に加えて、低レベル信号を増幅するドライブチェーン３２０、差動信号伝送線から形成される寄生要素Ｚ１、Ｚ２、および負荷３４０を含む。ドライブチェーン３２０は第七および第八インバータＧＩ７およびＧＩ８を含み、かつ第九および第十インバータＧＩ９およびＧＩ１０を含む。真およびコンプリメンタリ入力信号ＩＮＰＵＴおよびＩＮＰＵＴ＊は、それぞれ第七および第八インバータＧＩ７およびＧＩ８の入力に提供される。第七および第八インバータＧＩ７およびＧＩ８の出力は、第九および第十インバータＧＩ９およびＧＩ１０のそれぞれの入力に結合される。インバータＧＩ７、ＧＩ８、ＧＩ９、およびＧＩ１０の各々が一つのｐチャネルおよび一つのｎチャネルトランジスタを含み、インバータＧＩ７、ＧＩ８、ＧＩ９、およびＧＩ１０が全部あわせてドライブチェーン３２０を構成して、真およびコンプリメンタリ入力信号ＩＮＰＵＴおよびＩＮＰＵＴ＊を増幅する。インバータＧＩ９およびＧＩ１０の出力における増幅された真およびコンプリメンタリ入力信号は、Ｚ１およびＺ２によって表わされた差動伝送線をドライブするために印加され、Ｚ１およびＺ２はしばしば寄生要素Ｚ１およびＺ２と呼ばれる。寄生要素Ｚ１および寄生要素Ｚ２は分布抵抗およびキャパシタンスの複合体であり、下述するように考慮される特定の設計によって異なる。
上述の通り、本書で論じる幅対長さ比、および寄生要素Ｚ１およびＺ２の特性は、下述するシミュレーションで使用する限定された本発明の実施例のみに関連するが、これらの教示に照らした変形は、本発明の精神および範囲内である。上述した幅対長さ比の規模を踏まえて、第七および第八インバータＧＩ７、ＧＩ８のｐチャネルトランジスタの各々は、８０の幅対長さ比を有することが好ましく、第七および第八インバータＧＩ７、ＧＩ８のｎチャネルトランジスタの各々は、４０の幅対長さ比を有することが好ましい。第九および第十インバータＧＩ９、ＧＩ１０のｐチャネルトランジスタの各々は、２５０の幅対長さ比を有することが好ましく、第九および第十インバータＧＩ９、ＧＩ１０のｎチャネルトランジスタの各々は、１２５の幅対長さ比を有することが好ましい。ドライブチェーン３２０は、寄生要素Ｚ１およびＺ２で差動信号を発射し、かつそこから負荷３４０の先（例えば一つまたはそれ以上の完全差動レシーバ３００）まで送り込むために適切なドライブ能力を提供する。寄生要素Ｚ１および寄生要素Ｚ２は概して分布抵抗およびキャパシタンスの複合体であるが、各寄生要素の分布抵抗は約６２９オームの直列抵抗によって適正に表わされ、各寄生要素の分布キャパシタンスは約０．８９２６ピコファラッドのシャントキャパシタンス（対接地）によって適正に表わされる。しかし、特定のパラメータは考慮される特定の設計によって異なる。各寄生要素は低域フィルタとして機能する。
集積回路３６０において、完全差動レシーバ３００の差動出力は、第１１および第１２インバータ負荷ＧＩ１１およびＧＩ１２によって表わされる負荷３４０に印加される。第１１および第１２インバータ負荷ＧＩ１１およびＧＩ１２の各々が実際には、ファンアウト構成の五つの個別インバータを含み、これら十個のインバータの各々が公知のインバータ構成でｐチャネルおよびｎチャネルトランジスタを含む。これら十個のインバータは、完全差動レシーバ３００からの出力に印加される負荷（例えば幾つかのＣＭＯＳ回路の入力）を表わすが、この負荷の特定の構成は、集積回路の設計毎に変動することができる。上述した幅対長さ比の規模を踏まえて、第１１および第１２インバータ負荷ＧＩ１１、ＧＩ１２における十個のインバータのｐチャネルトランジスタの各々は、４０の幅対長さ比を持つことが好ましく、第１１および第１２インバータ負荷ＧＩ１１、ＧＩ１２における十個のインバータのｎチャネルトランジスタの各々は、２０の幅対長さ比を持つことが好ましい。
図４は、６ナノ秒の全サイクルの理想的方形波が真およびコンプリメンタリ入力信号ＩＮＰＵＴおよびＩＮＰＵＴ＊として入力され（図３参照）、ドライブチェーン３２０を通し、かつ寄生要素Ｚ１および寄生要素Ｚ２を通して、完全差動レシーバ３００の入力である負荷まで伝播された後の、完全差動レシーバ３００への入力信号のシミュレーション結果のプロットである。波形は歪んでいるが、クロス点は約１．１ボルト（つまり零ボルトと全波波形の大きさである２．２ボルトとの中間）のほぼ中心位置に維持される。二つの論理レベルを区別するためのＣＭＯＳ閾値（例えばこの場合１．１ボルト）で、差動信号の両側のデューティサイクルが５０％に平衡する。ドライブチェーン３２０はシングルエンドとなるように設計することができ、負荷を構成するＣＭＯＳ回路は平衡５０％デューティサイクルの信号を入力するので、寄生要素Ｚ１からの信号は負荷３４０に直接印加することができる。この結果は、ドライブチェーン３２０におけるｐチャネルおよびｎチャネルトランジスタが平衡しているとき、および寄生要素Ｚ１、Ｚ２が平衡しているときに、得ることができる。この場合、デューティサイクルの損失無く、シングルエンド信号を使用することができる。
図５は、図４に示した信号が完全差動レシーバ３００への入力に提供されたときの、完全差動レシーバ３００から第１１および第１２インバータ負荷ＧＩ１１およびＧＩ１２への出力信号のシミュレーション結果のプロットである。このシミュレーション結果は、完全差動レシーバ３００が、各過渡型（上および下）に対し入力クロス点から出力クロス点への０．５４ナノ秒の固定伝播遅延で、中心化クロス点を保持することを確認する。
図６は、中間点（例えば約１．１ボルト）にスキューデューティサイクルを持つシングルエンド波形のシミュレーション結果のプロットである。スキューデューティサイクルとは、中間点の約１．１ボルトで、正パルス幅が負パルス幅と異なることを意味する。図６において、正パルス幅は約３．６ナノ秒幅であり、負パルス幅はわずか約２．４ナノ秒幅である。このシミュレーションでは、ドライブチェーン３２０への入力信号は６ナノ秒の全サイクルを持つ理想的方形波であった。そのようなスキューデューティサイクルは、おそらくドライブチェーン３２０におけるｐチャネルおよびｎチャネルトランジスタの蓄積された不整合の結果であろう。そのようなスキューデューティサイクルを持つシングルエンド信号の使用は、立上り縁および立下り縁の両方を使用してデータを転送する場合に限定される。
図７は、差分波形を構成するために図６のプロットの上に重ね合わされた、中間点（例えば約１．１ボルト）にスキューデューティサイクルを持つコンプリメンタリシングルエンド波形のシミュレーション結果のプロットである。重ね合わされた波形は両方ともスキューされ、クロス点は１．１ボルトの中間点より上の約１．７ボルトに現われる。デューティサイクルはクロス点からクロス点まで測定され、図７の重ね合わされた波形は、高クロス点ではあるが、均等なデューティサイクル（約３ナノ秒）を持つ。差動信号路の使用により、高クロス点の形であるが、元の（つまり外部から印加された）５０％デューティサイクル情報が保持される。この場合、クロス点は約１．１ボルトの中間点またはＣＭＯＳ検出閾値より上にあり、１．７ボルトの位置にある。有用であるためには、５０％デューティサイクル情報を抽出して、５０％デューティサイクルが中間点またはＣＭＯＳ検出閾値にある、ＣＭＯＳ論理関数のためのシングルエンド波形として使用されなければならない。レシーバ１００、２００または３００は、信号の大きさの極値間の中間点の閾値で５０％デューティサイクル情報を抽出するので好都合である。
図８は、図９に関連して配置されているが、完全差動レシーバ３００への入力と同じ高クロス点波形を示す。図９は、図８に示した差動信号が完全差動レシーバ３００への入力に提供されるときの、完全差動レシーバ３００から第１１および第１２インバータ負荷ＧＩ１１およびＧＩ１２への出力信号のシミュレーション結果のプロットである。入力クロス点から出力クロス点まで約０．５９ナノ秒の遅延で完全差動レシーバ３００を通過した後、高クロス点の差動信号は、図４および図５に関連して上述した中心化クロス点に関連付けられた遅延とほぼ同一の固定伝播遅延で、中心（つまり１．１ボルト）により近接して復元される。元のデューティサイクルの大半が両方に復元されたので、次いで完全差動レシーバ３００からの差動出力のどちらでも、シングルエンド信号として使用することができる。
図１０は、図８に示した高クロス点波形とは逆の低クロス点波形を示す。図１１は、図１０に示した差動信号が完全差動レシーバ３００への入力に提供されたときの、完全差動レシーバ３００から第１１および第１２インバータ負荷ＧＩ１１およびＧＩ１２への出力信号のシミュレーション結果のプロットである。高クロス点の場合と同様に、低クロス点波形は、入力クロス点から出力クロス点まで約０．５９ナノ秒の遅延で、完全差動レシーバ３００を通過する。高クロス点の場合と同様に、低クロス点の差動信号は、中心により近接して復元される。元のデューティサイクルの大半が両方に復元されたので、次いで完全差動レシーバ３００からの差動出力のどちらでも、シングルエンド信号として使用することができる。
図１２は、差動入力へのコモンモードバイアスの結合から、または供給ノイズから生じるような、低クロス点と高クロス点の混合波形を示す。図１３は、図１２に示した差動信号が完全差動レシーバ３００への入力に提供されたときの、完全差動レシーバ３００から第１１および第１２インバータ負荷ＧＩ１１およびＧＩ１２への出力信号のシミュレーション結果のプロットである。混合クロス点波形は、入力クロス点から出力クロス点まで０．５６から０．５９ナノ秒の間の遅延で、完全差動レシーバ３００を通過する。シミュレーションから結果的に得られた出力信号は、より中心化された出力の復元クロス点を示す。これは、コモンモードバイアスおよび供給ノイズによって生じる歪みを効果的に排除する。
この単純な回路は、定電流源および変動伝播遅延を有する差動対ベースの増幅器を使用する場合と比較したとき、適正な性能をもたらす。
図１４は、チップ上の半導体集積回路（例えばメモリデバイス）４００と、集積回路４００の一部ではない少なくとももう一つの回路構成要素４６０とを含むシステム５００を示す。集積回路４００は、真およびコンプリメンタリ信号ＩＮＰＵＴおよびＩＮＰＵＴ＊（図３に関連して上述した通り）を生成する差動信号発生器４１０と、ドライブチェーン４２０（例えば図３のドライブ列３２０または均等物）と、寄生要素Ｚ１、Ｚ２と、完全差動レシーバ３００と、負荷３２０（図３）と同様とすることができるが通常追加回路機構を含む負荷４４０とを含む。例えば負荷４００は、負荷３２０のインバータＧＩ１１、ＧＩ１２を含むことができ、かつ追加的に、中央処理装置（ＣＰＵ）またはＤＲＡＭと呼ばれる最新のダイナミックランダムアクセスメモリチップのような大規模半導体集積回路におけるデータの移動を制御する制御回路機構を含むことができる。
差動信号発生器４１０は、集積回路４００の外部からシングルエンドまたは差動クロックまたはストローブを受け取るためにバッファだけを含み、クロックまたはストローブをドライブチェーン４２０で増幅する前に差動信号に変換することができる。代替的に、差動信号発生器は、集積回路４００の外部または内部から受け取った信号の論理組合せから差動信号を生成する、論理回路を含むことができる。
集積回路４００の一部ではない少なくとももう一つの回路構成要素４６０は、集積回路４００がメモリデバイスである場合、ＣＰＵチップとすることができる。代替的に、集積回路４００の一部ではない少なくとももう一つの回路構成要素４６０は、集積回路４００がＣＰＵチップである場合、メモリデバイスとすることができる。いずれの場合も、システム５００は二つまたはそれ以上の別個の集積回路チップを含む。これらの別個の集積回路は、装置のマザーボードに設置する前に、同一または異なるプリント配線組立体に実装することができ、あるいはこれらの別個の集積回路は、いずれかの方法で同一または異なる装置内に実装し、プリンタ装置にケーブル接続されるデスクトップコンピュータの場合のように、ケーブルによって一つに接続することができる。
メモリデバイスもしくはいずれかの他の集積回路において、またはそのような集積回路が別個のプリント配線組立体上または別個の装置内に実装されたシステムにおいて、先行技術に勝る低待機電力、不変パルスデューティサイクル、および再現可能な伝播遅延の利点は、集積回路４００およびシステム５００に恩恵を与える。
新規の一定遅延零待機の差動論理レシーバの好適な実施形態（例証として意図されたものであって、限定するものではない）を、特許法によって要求される詳細および特殊性と共に記載したが、上記の教示に照らして当業者は変更および変形を施すことができることに留意されたい。したがって、添付の請求の範囲に記載する本発明の範囲および精神内である変化を、開示した本発明の特定の実施形態に施すことができることを理解されたい。したがって、請求しかつ特許証によって保護されることを希望するものを添付の請求の範囲に記載する。
本発明について、以下の好適な実施形態の説明で、以下の図に関連して詳細に説明する。
図１は、基本的発明の一実施例に係るレシーバの回路図である。 図２は、本発明の別の実施例に係る、ラッチを有する図１のレシーバの回路図である。 図３は、本発明の別の実施例に係る、最終ドライバを有する図２のレシーバの回路図である。 図４は、図３のレシーバへの平衡差動入力信号のグラフである。 図５は、図４に示した入力波形で刺激したときの、図３に示した完全差動レシーバからの差動出力信号のシミュレーション結果のグラフである。 図６は、スキューしたシングルエンド入力信号のグラフである。 図７は、差動入力信号の各信号がスキューし、結果的に高クロス点を生じる場合の差動入力信号のグラフである。 図８は、図７のグラフと同一であるが図９のグラフと位置合わせされた、図３のレシーバへの高クロス点を持つ差動入力信号のグラフである。 図９は、図８に示した高クロス点の入力波形で刺激したときの、図３に示した完全差動レシーバからの差動出力信号のシミュレーション結果のグラフである。 図１０は、図３のレシーバへの低クロス点を持つ差動入力信号のグラフである。 図１１は、図１０に示した低クロス点の入力波形で刺激したときの、図３に示した完全差動レシーバからの差動出力信号のシミュレーション結果のグラフである。 図１２は、低クロス点と高クロス点が混合した、図３のレシーバへの差動入力信号のグラフである。 図１３は、図１２に示した混合クロス点入力波形で刺激したときの、図３に示した完全差動レシーバからの差動出力信号のシミュレーション結果のグラフである。 図１４は、発明の別の実施例に係る図３の完全差動レシーバを組み込んだ集積回路およびシステムの略ブロック図である。

Claims (31)

  1. 差動伝送線の第一出力に結合された制御入力と前記差動伝送線の第二出力に結合された信号入力とを有する第一パス回路を備え、
    前記第一パス回路が、ドレーン、ソース、およびゲート電極を有するｐチャネルトランジスタと、ドレーン、ソース、およびゲート電極を有するｎチャネルトランジスタとを含み、
    前記第一パス回路の前記制御入力が、前記ｐチャネルトランジスタのゲート電極と、前記ｎチャネルトランジスタのゲート電極とを含み、
    前記第一パス回路の前記信号入力が、前記ｐチャネルトランジスタのソースと、前記ｎチャネルトランジスタのソースとを含み、
    前記ｐチャネルトランジスタのドレーンと、前記ｎチャネルトランジスタのドレーンとを含む前記第一パス回路の出力が第一出力信号を提供して成るレシーバ回路。
  2. 前記差動伝送線の第二出力に結合された制御入力と前記差動伝送線の第一出力に結合された信号入力とを有する第二パス回路をさらに備え、前記第二パス回路の出力が第二出力信号を提供して成る、請求項１に記載のレシーバ回路。
  3. 前記第二パス回路が、ドレーン、ソース、およびゲート電極を有する第二ｐチャネルトランジスタと、ドレーン、ソース、およびゲート電極を有する第二ｎチャネルトランジスタを含み、
    前記第二パス回路の前記制御入力が、前記第二ｐチャネルトランジスタのゲート電極と、前記第二ｎチャネルトランジスタのゲート電極とを含み、
    前記第二パス回路の前記信号入力が、前記第二ｐチャネルトランジスタのソースと、前記第二ｎチャネルトランジスタのソースとを含み、かつ
    前記第二パス回路の前記出力が、前記第二ｐチャネルトランジスタのドレーンと、前記第二ｎチャネルトランジスタのドレーンとを含む、
    請求項２に記載のレシーバ回路。
  4. 差動伝送線の第一出力に結合された制御入力と前記差動伝送線の第二出力に結合された信号入力とを有し、出力が第一出力信号を提供する第一パス回路と、
    前記差動伝送線の前記第二出力に結合された制御入力と前記差動伝送線の前記第一出力に結合された信号入力とを有し、出力が第二出力信号を提供する第二パス回路と、
    前記差動伝送線の前記第一出力と前記第一パス回路の前記制御入力との間に結合された第一インバータと、
    前記差動伝送線の前記第二出力と前記第一パス回路の前記信号入力との間に結合された第二インバータと、
    前記第一出力信号に結合された入力を有し、かつ前記第二出力信号に結合された出力を有する第三インバータと、
    前記第二出力信号に結合された入力を有し、かつ前記第一出力信号に結合された出力を有する第四インバータと、
    をさらに備えたレシーバ回路。
  5. 前記第一出力信号に結合された入力を有する第五インバータと、
    前記第二出力信号に結合された入力を有する第六インバータと、
    をさらに備えた、請求項４に記載のレシーバ回路。
  6. チップ上の差動伝送線であって、第一および第二出力を有し、低域通過を特徴とする差動伝送線と、
    前記差動伝送線の前記第一出力に結合された制御入力と前記差動伝送線の前記第二出力に結合された信号入力とを有する第一パス回路を含み、
    前記第一パス回路が、ドレーン、ソース、およびゲート電極を有するｐチャネルトランジスタと、ドレーン、ソース、およびゲート電極を有するｎチャネルトランジスタとを含み、
    前記第一パス回路の前記制御入力が、前記ｐチャネルトランジスタのゲート電極と、前記ｎチャネルトランジスタのゲート電極とを含み、
    前記第一パス回路の前記信号入力が、前記ｐチャネルトランジスタのソースと、前記ｎチャネルトランジスタのソースとを含み、
    前記ｐチャネルトランジスタのドレーンと、前記ｎチャネルトランジスタのドレーンとを含む前記第一パス回路の出力が第一出力信号を提供して成る、チップ上の差動レシーバと、
    を備えた集積回路。
  7. 前記差動レシーバが、前記差動伝送線の前記第二出力に結合された制御入力と前記差動伝送線の前記第一出力に結合された信号入力とを有する第二パス回路をさらに含み、前記第二パス回路の出力が第二出力信号を提供して成る、請求項６に記載の集積回路。
  8. 前記第一パス回路が、ドレーン、ソース、およびゲート電極を有する第一ｐチャネルトランジスタを含み、
    前記第一パス回路が、ドレーン、ソース、およびゲート電極を有する第一ｎチャネルトランジスタをさらに含み、
    前記第二パス回路が、ドレーン、ソース、およびゲート電極を有する第二ｐチャネルトランジスタを含み、
    前記第二パス回路が、ドレーン、ソース、およびゲート電極を有する第二ｎチャネルトランジスタをさらに含み、
    前記第二パス回路の前記制御入力が、前記第二ｐチャネルトランジスタのゲート電極と、前記第二ｎチャネルトランジスタのゲート電極とを含み、
    前記第二パス回路の前記信号入力が、前記第二ｐチャネルトランジスタのソースと、前記第二ｎチャネルトランジスタのソースとを含み、かつ
    前記第二パス回路の前記出力が、前記第二ｐチャネルトランジスタのドレーンと、前記第二ｎチャネルトランジスタのドレーンとを含む、
    請求項７に記載の集積回路。
  9. チップ上の差動伝送線であって、第一および第二出力を有し、低域通過を特徴とする差動伝送線と、
    前記チップ上の差動レシーバであって、
    差動伝送線の前記第一出力に結合された制御入力と前記差動伝送線の前記第二出力に結合された信号入力とを有し、出力が第一出力信号を提供する第一パス回路と、
    前記差動伝送線の前記第二出力に結合された制御入力と前記差動伝送線の前記第一出力に結合された信号入力とを有し、出力が第二出力信号を提供する第二パス回路と、
    前記差動伝送線の前記第一出力と前記第一パス回路の前記制御入力との間に結合された第一インバータと、
    前記差動伝送線の前記第二出力と前記第一パス回路の前記信号入力との間に結合された第二インバータと、
    前記第一出力信号に結合された入力を有し、かつ前記第二出力信号に結合された出力を有する第三インバータと、
    前記第二出力信号に結合された入力を有し、かつ前記第一出力信号に結合された出力を有する第四インバータと、
    からなる前記チップ上の差動レシーバと、
    を含む集積回路。
  10. 前記第一出力信号に結合された入力を有する第五インバータと、
    前記第二出力信号に結合された入力を有する第六インバータと、
    をさらに備えた、請求項９に記載の集積回路。
  11. 差動信号発生器と、
    前記差動信号発生器に結合されたチップ上の差動伝送線であって、第一および第二出力を有し、かつ低域通過を特徴とする差動伝送線と、
    前記差動伝送線の前記第一出力に結合された制御入力と前記差動伝送線の前記第二出力に結合された信号入力とを有する第一パス回路を含み、
    前記第一パス回路が、ドレーン、ソース、およびゲート電極を有するｐチャネルトランジスタと、ドレーン、ソース、およびゲート電極を有するｎチャネルトランジスタとを含み、
    前記第一パス回路の前記制御入力が、前記ｐチャネルトランジスタのゲート電極と、前記ｎチャネルトランジスタのゲート電極とを含み、
    前記第一パス回路の前記信号入力が、前記ｐチャネルトランジスタのソースと、前記ｎチャネルトランジスタのソースとを含み、
    前記ｐチャネルトランジスタのドレーンと、前記ｎチャネルトランジスタのドレーンとを含む前記第一パス回路の出力が第一出力信号を提供して成る、前記チップ上の差動レシーバと、
    前記第一出力信号に結合された入力を有する、前記チップ上の論理回路と、
    を備えたメモリデバイス。
  12. 前記差動レシーバが、前記差動伝送線の前記第二出力に結合された制御入力と前記差動伝送線の前記第一出力に結合された信号入力とを有する第二パス回路をさらに含み、前記第二パス回路の出力が第二出力信号を提供して成る、請求項１１に記載のメモリデバイス。
  13. 前記第二パス回路が、ドレーン、ソース、およびゲート電極を有する第二ｐチャネルトランジスタを含み、
    前記第二パス回路が、ドレーン、ソース、およびゲート電極を有する第二ｎチャネルトランジスタをさらに含み、
    前記第二パス回路の前記制御入力が、前記第二ｐチャネルトランジスタのゲート電極と、前記第二ｎチャネルトランジスタのゲート電極とを含み、
    前記第二パス回路の前記信号入力が、前記第二ｐチャネルトランジスタのソースと、前記第二ｎチャネルトランジスタのソースとを含み、かつ
    前記第二パス回路の前記出力が、前記第二ｐチャネルトランジスタのドレーンと、前記第二ｎチャネルトランジスタのドレーンとを含む、
    請求項１２に記載のメモリデバイス。
  14. 差動信号発生器と、
    前記差動信号発生器に結合されたチップ上の差動伝送線であって、第一および第二出力を有し、かつ低域通過を特徴とする差動伝送線と、
    前記チップ上の差動レシーバであって、
    前記差動伝送線の前記第一出力に結合された制御入力と前記差動伝送線の前記第二出力に結合された信号入力とを有し、出力が第一出力信号を提供する第一パス回路と、
    前記差動伝送線の前記第二出力に結合された制御入力と前記差動伝送線の前記第一出力に結合された信号入力とを有し、出力が第二出力信号を提供する第二パス回路と、
    前記差動伝送線の前記第一出力と前記第一パス回路の前記制御入力との間に結合された第一インバータと、
    前記差動伝送線の前記第二出力と前記第一パス回路の前記信号入力との間に結合された第二インバータと、
    前記第一出力信号に結合された入力を有し、かつ前記第二出力信号に結合された出力を有する第三インバータと、
    前記第二出力信号に結合された入力を有し、かつ前記第一出力信号に結合された出力を有する第四インバータと、
    からなる前記チップ上の差動レシーバと、
    前記第一出力信号に結合された入力を有する前記チップ上の論理回路と、
    を含むメモリデバイス。
  15. 前記第一出力信号に結合された入力を有する第五インバータと、
    前記第二出力信号に結合された入力を有する第六インバータと、
    をさらに備えた、請求項１４に記載のメモリデバイス。
  16. 集積回路と少なくとも一つの他の回路とを備えたシステムにおいて、前記集積回路が、
    差動信号発生器と、
    前記少なくとも一つの他の回路が実装されていないチップ上の回路であって、前記差動信号発生器に結合され、第一および第二出力を有し、かつ低域通過を特徴とするチップ上の差動伝送線と、
    前記差動伝送線の前記第一出力に結合された制御入力と前記差動伝送線の前記第二出力に結合された信号入力とを有する第一パス回路を含み、
    前記第一パス回路が、ドレーン、ソース、およびゲート電極を有するｐチャネルトランジスタと、ドレーン、ソース、およびゲート電極を有するｎチャネルトランジスタとを含み、
    前記第一パス回路の前記制御入力が、前記ｐチャネルトランジスタのゲート電極と、前記ｎチャネルトランジスタのゲート電極とを含み、
    前記第一パス回路の前記信号入力が、前記ｐチャネルトランジスタのソースと、前記ｎチャネルトランジスタのソースとを含み、
    前記ｐチャネルトランジスタのドレーンと、前記ｎチャネルトランジスタのドレーンとを含む前記第一パス回路の出力が第一出力信号を提供して成る、前記チップ上の差動レシーバと、
    前記第一出力信号に結合された入力を有する、前記チップ上の論理回路と、
    を含んで成るシステム。
  17. 前記差動レシーバが、前記差動伝送線の前記第二出力に結合された制御入力と前記差動伝送線の前記第一出力に結合された信号入力とを有する第二パス回路をさらに含み、前記第二パス回路の出力が第二出力信号を提供して成る、請求項１６に記載のシステム。
  18. 前記第二パス回路が、ドレーン、ソース、およびゲート電極を有する第二ｐチャネルトランジスタと、ドレーン、ソース、およびゲート電極を有する第二ｎチャネルトランジスタとを含み、
    前記第二パス回路の前記制御入力が、前記第二ｐチャネルトランジスタのゲート電極と、前記第二ｎチャネルトランジスタのゲート電極とを含み、
    前記第二パス回路の前記信号入力が、前記第二ｐチャネルトランジスタのソースと、前記第二ｎチャネルトランジスタのソースとを含み、かつ
    前記第二パス回路の前記出力が、前記第二ｐチャネルトランジスタのドレーンと、前記第二ｎチャネルトランジスタのドレーンとを含む、
    請求項１７に記載のシステム。
  19. 集積回路および少なくとも一つの他の回路を含むシステムであって、
    前記集積回路は、
    差動信号発生器と、
    前記差動信号発生器に結合されたチップ上の差動伝送線であって、第一および第二出力を有し、かつ低域通過を特徴とする差動伝送線と、
    前記少なくとも一つの他の回路は、前記ッチップ上に非実装の回路であり、
    前記チップ上の差動レシーバであって、
    前記差動伝送線の前記第一出力に結合された制御入力と前記差動伝送線の前記第二出力に結合された信号入力とを有し、出力が第一出力信号を提供する第一パス回路と、
    前記差動伝送線の前記第二出力に結合された制御入力と前記差動伝送線の前記第一出力に結合された信号入力とを有し、出力が第二出力信号を提供する第二パス回路と、
    前記差動伝送線の前記第一出力と前記第一パス回路の前記制御入力との間に結合された第一インバータと、
    前記差動伝送線の前記第二出力と前記第一パス回路の前記信号入力との間に結合された第二インバータと、
    前記第一出力信号に結合された入力を有し、かつ前記第二出力信号に結合された出力を有する第三インバータと、
    前記第二出力信号に結合された入力を有し、かつ前記第一出力信号に結合された出力を有する第四インバータと、
    からなる前記チップ上の差動レシーバと、
    前記第一出力信号に結合された入力を有する前記チップ上の論理回路と、
    を含むシステム。
  20. 前記第一出力信号に結合された入力を有する第五インバータと、
    前記第二出力信号に結合された入力を有する第六インバータと、
    をさらに備えた、請求項１９に記載のシステム。
  21. 入力差動信号をバッファリングし、かつ第一および第二バッファ信号を生成するための手段と、
    前記第一バッファ信号に結合された制御入力と前記第二バッファ信号に結合された信号入力とを有する第一パス回路を具備し、前記第一バッファ信号と前記第二バッファ信号との間の差分に基づいて第一出力信号を提供するための手段と、を備え、
    前記第一パス回路が、ドレーン、ソース、およびゲート電極を有するｐチャネルトランジスタと、ドレーン、ソース、およびゲート電極を有するｎチャネルトランジスタとを含み、
    前記第一パス回路の前記制御入力が、前記ｐチャネルトランジスタのゲート電極と、前記ｎチャネルトランジスタのゲート電極とを含み、
    前記第一パス回路の前記信号入力が、前記ｐチャネルトランジスタのソースと、前記ｎチャネルトランジスタのソースとを含み、
    前記第一出力信号が、前記ｐチャネルトランジスタのドレーンと、前記ｎチャネルトランジスタのドレーンとを含む、レシーバ回路。
  22. 前記第二バッファ信号に結合された制御入力と前記第一バッファ信号に結合された信号入力とを有する第二パス回路を具備し、前記第二バッファ信号と前記第一バッファ信号との間の別の差分に基づいて第二出力信号を提供するための手段
    をさらに備えた、請求項２１に記載のレシーバ回路。
  23. 前記第二パス回路が、ドレーン、ソース、およびゲート電極を有する第二ｐチャネルトランジスタと、ドレーン、ソース、およびゲート電極を有する第二ｎチャネルトランジスタを含み、
    前記第二パス回路の前記制御入力が、前記第二ｐチャネルトランジスタのゲート電極と、前記第二ｎチャネルトランジスタのゲート電極とを含み、
    前記第二パス回路の前記信号入力が、前記第二ｐチャネルトランジスタのソースと、前記第二ｎチャネルトランジスタのソースとを含み、かつ
    前記第二出力信号が、前記第二ｐチャネルトランジスタのドレーンと、前記第二ｎチャネルトランジスタのドレーンとを含む、
    請求項２２に記載のレシーバ回路。
  24. 前記第一および第二出力信号をラッチするための手段をさらに備えた、請求項２２に記載のレシーバ回路。
  25. ラッチするための手段が、
    前記第一出力信号に結合された入力を有し、かつ前記第二出力信号に結合された出力を有する第一インバータと、
    前記第二出力信号に結合された入力を有し、かつ前記第一出力信号に結合された出力を有する第二インバータと、
    を含む、請求項２４に記載のレシーバ回路。
  26. 前記第一および第二出力信号を増幅するために手段をさらに備えた、請求項２４に記載のレシーバ回路。
  27. 増幅するための手段が、
    前記第一出力信号に結合された入力を有する第一インバータと、
    前記第二出力信号に結合された入力を有する第二インバータと、
    を含む、請求項２６に記載のレシーバ回路。
  28. 第一および第二バッファ信号を生成するために入力差動信号をバッファリングするステップと、
    ドレーン、ソース、およびゲート電極を有するｐチャネルトランジスタと、ドレーン、ソース、およびゲート電極を有するｎチャネルトランジスタとを含む第一パス回路に対して、前記第一バッファ信号が、前記ｐチャネルトランジスタのゲート電極と、前記ｎチャネルトランジスタのゲート電極とを含み、前記第二バッファ信号が、前記ｐチャネルトランジスタのソースと、前記ｎチャネルトランジスタのソースとを含むように印加し、
    前記第一バッファ信号と前記第二バッファ信号との間の差分に基づいて前記ｐチャネルトランジスタのドレーンと、前記ｎチャネルトランジスタのドレーンとを含む第一出力信号を提供するステップと、
    を含む方法。
  29. ドレーン、ソース、およびゲート電極を有するｐチャネルトランジスタと、ドレーン、ソース、およびゲート電極を有するｎチャネルトランジスタとを含む第二パス回路に対して、前記第二バッファ信号が、前記ｐチャネルトランジスタのゲート電極と、前記ｎチャネルトランジスタのゲート電極とを含み、前記第一バッファ信号が、前記ｐチャネルトランジスタのソースと、前記ｎチャネルトランジスタのソースとを含むように印加し、
    前記第二バッファ信号と前記第一バッファ信号との間の別の差分に基づいて前記ｐチャネルトランジスタのドレーンと、前記ｎチャネルトランジスタのドレーンとを含む第二出力信号を提供するステップをさらに含む、請求項２８に記載の方法。
  30. 前記第一および第二出力信号をラッチするステップをさらに含む、請求項２９に記載の方法。
  31. 前記第一および第二出力信号を増幅するステップをさらに含む、請求項３０に記載の方法。
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